JPH0670199A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPH0670199A JPH0670199A JP4244033A JP24403392A JPH0670199A JP H0670199 A JPH0670199 A JP H0670199A JP 4244033 A JP4244033 A JP 4244033A JP 24403392 A JP24403392 A JP 24403392A JP H0670199 A JPH0670199 A JP H0670199A
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- JP
- Japan
- Prior art keywords
- comparator
- clock
- capacitor
- voltage
- ref
- Prior art date
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Abstract
(57)【要約】
【目的】オートバランス型のコンパレータを備えたＡＤ
変換器のアナログ信号入力からみた入力インピーダンス
を高める。 【構成】ＡＤ変換器は変換ビット数に応じたコンパレー
タとラッチおよびエンコーダを備えている。また、コン
パレータはアナログ信号とリファレンス信号を選択し、
コンデンサを介してインバータに入力する構成の回路で
ある。ここで、コンパレータクロックの周波数はラッチ
クロックの周波数より低い。 【効果】コンパレータクロックの周波数をアナログ映像
信号の水平走査周波数にし、帰線期間内でリファレンス
信号の選択をするようにすれば、キックバックノイズが
発生しない。
変換器のアナログ信号入力からみた入力インピーダンス
を高める。 【構成】ＡＤ変換器は変換ビット数に応じたコンパレー
タとラッチおよびエンコーダを備えている。また、コン
パレータはアナログ信号とリファレンス信号を選択し、
コンデンサを介してインバータに入力する構成の回路で
ある。ここで、コンパレータクロックの周波数はラッチ
クロックの周波数より低い。 【効果】コンパレータクロックの周波数をアナログ映像
信号の水平走査周波数にし、帰線期間内でリファレンス
信号の選択をするようにすれば、キックバックノイズが
発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号などのアナロ
グ信号をディジタル信号に変換するＡＤ変換器に関す
る。
グ信号をディジタル信号に変換するＡＤ変換器に関す
る。
【０００２】
【従来技術】映像信号をＡＤ変換するとき、多くの場合
高い周波数が要求されるので、逐次比較型や積分型など
のＡＤ変換器はあまり使われない。フラッシュ型と呼ば
れるＡＤ変換器は、コンパレータをパラレルに数多く並
べ一度にディジタルに変換することにより高速化できる
ため、映像用として広く用いられている。
高い周波数が要求されるので、逐次比較型や積分型など
のＡＤ変換器はあまり使われない。フラッシュ型と呼ば
れるＡＤ変換器は、コンパレータをパラレルに数多く並
べ一度にディジタルに変換することにより高速化できる
ため、映像用として広く用いられている。
【０００３】図２は、一般に知られているｎビットのフ
ラッシュ型ＡＤ変換器の概略ブロック図である。ｎビッ
トの情報を得るということは、アナログ量を２n の状態
に分解するということなので、２n −１個のコンパレー
タ（電圧比較器）が必要になる。コンパレータはすべて
同じ構造で、比較の基準となるリファレンス信号の電圧
に応じてコンパレートする電圧を制御する。図では、高
い電圧に対応するコンパレータからＣＭ１、ＣＭ２、…
…ＣＭＮと記号を付してある。ここでＮ＝２n−１であ
る。また、コンパレータの出力をサンプリングし、次の
タイミングまでこの出力を保持するために、コンパレー
タと同数のラッチが必要になる。各コンパレータに対応
して、ＬＴ１、ＬＴ２、……ＬＴＮのラッチを設けてい
る。
ラッシュ型ＡＤ変換器の概略ブロック図である。ｎビッ
トの情報を得るということは、アナログ量を２n の状態
に分解するということなので、２n −１個のコンパレー
タ（電圧比較器）が必要になる。コンパレータはすべて
同じ構造で、比較の基準となるリファレンス信号の電圧
に応じてコンパレートする電圧を制御する。図では、高
い電圧に対応するコンパレータからＣＭ１、ＣＭ２、…
…ＣＭＮと記号を付してある。ここでＮ＝２n−１であ
る。また、コンパレータの出力をサンプリングし、次の
タイミングまでこの出力を保持するために、コンパレー
タと同数のラッチが必要になる。各コンパレータに対応
して、ＬＴ１、ＬＴ２、……ＬＴＮのラッチを設けてい
る。
【０００４】コンパレータクロックは各コンパレータの
クロックとして供給されている。アナログ映像信号は各
コンパレータに供給される被変換信号である。ＲＥＦ＋
はコンパレータに基準信号を与えるためのＨＩＧＨ側の
リファレンス信号であり、ＲＥＦ−はコンパレータに基
準信号を与えるためのＬＯＷ側のリファレンス信号であ
る。通常ＲＥＦ＋，ＲＥＦ−は、直流電圧またはサンプ
リングより十分低い周波数の信号である。ＲＥＦ＋とＲ
ＥＦ−の入力の間にＲ１、Ｒ２のように２n −２個の同
じ抵抗値の分割抵抗列で接続することにより、ＲＥＦ＋
とＲＥＦ−間を等間隔に分割した電圧を２n −１種類発
生する。この電圧を基準電圧として、それぞれ対応する
コンパレータのリファレンス入力に供給している。エン
コーダ２０はラッチの出力を２進数表現に変換し出力１
から出力ＮまでのＮ本の信号を出力する。
クロックとして供給されている。アナログ映像信号は各
コンパレータに供給される被変換信号である。ＲＥＦ＋
はコンパレータに基準信号を与えるためのＨＩＧＨ側の
リファレンス信号であり、ＲＥＦ−はコンパレータに基
準信号を与えるためのＬＯＷ側のリファレンス信号であ
る。通常ＲＥＦ＋，ＲＥＦ−は、直流電圧またはサンプ
リングより十分低い周波数の信号である。ＲＥＦ＋とＲ
ＥＦ−の入力の間にＲ１、Ｒ２のように２n −２個の同
じ抵抗値の分割抵抗列で接続することにより、ＲＥＦ＋
とＲＥＦ−間を等間隔に分割した電圧を２n −１種類発
生する。この電圧を基準電圧として、それぞれ対応する
コンパレータのリファレンス入力に供給している。エン
コーダ２０はラッチの出力を２進数表現に変換し出力１
から出力ＮまでのＮ本の信号を出力する。
【０００５】図９に、ＡＤ変換器の入力信号の例を示
す。（ａ）はアナログ映像信号であり、（ｂ）はコンパ
レータクロックであり、（ｃ）はラッチクロックであ
る。（ａ）のアナログ映像信号には、輝度等の映像情報
を電圧レベルで表現している表示期間Ｔ２と、走査線を
戻すための帰線期間がＴ１が存在する。Ｔ１中の立ち下
がりから次の立ち下がりまでで１水平走査期間を構成し
ている。映像用のＡＤ変換器は、映像情報をディジタル
化することが目的であるので、（ｂ）のコンパレータク
ロックは表示期間のみ送られている。（ｃ）のラッチク
ロックも表示期間のみ送られており、（ｂ）のコンパレ
ータクロックとは位相が互いに反転した関係にある。
す。（ａ）はアナログ映像信号であり、（ｂ）はコンパ
レータクロックであり、（ｃ）はラッチクロックであ
る。（ａ）のアナログ映像信号には、輝度等の映像情報
を電圧レベルで表現している表示期間Ｔ２と、走査線を
戻すための帰線期間がＴ１が存在する。Ｔ１中の立ち下
がりから次の立ち下がりまでで１水平走査期間を構成し
ている。映像用のＡＤ変換器は、映像情報をディジタル
化することが目的であるので、（ｂ）のコンパレータク
ロックは表示期間のみ送られている。（ｃ）のラッチク
ロックも表示期間のみ送られており、（ｂ）のコンパレ
ータクロックとは位相が互いに反転した関係にある。
【０００６】図３にアナログ映像信号とリファレンス信
号の電圧の関係を示す。ただし、ＡＤ変換器の＋側電源
電圧をＶＤＤ、−側電源電圧を０とする。３０はアナロ
グ映像信号であり、第９図の（ａ）と同じである。Ｖ
REF+はＲＥＦ＋の電位である。ＲＥＦ＋は、図のように
アナログ映像信号の輝度情報部分の最大値（白レベル）
をコンパレートできるレベルに設定されている。同様
に、ＶREF-はＲＥＦ−の電位を示し、輝度情報部分の最
小値（黒レベル）をコンパレートできるレベル、すなわ
ちペデスタルレベル付近に設定されている。また、Ｖ
REFKはコンパレータＫのリファレンス信号の電圧レベル
を示してある。図３の３０の波形の内３１の部分はペデ
スタルを表し、その電圧レベルをペデスタルレベルと呼
ぶ。
号の電圧の関係を示す。ただし、ＡＤ変換器の＋側電源
電圧をＶＤＤ、−側電源電圧を０とする。３０はアナロ
グ映像信号であり、第９図の（ａ）と同じである。Ｖ
REF+はＲＥＦ＋の電位である。ＲＥＦ＋は、図のように
アナログ映像信号の輝度情報部分の最大値（白レベル）
をコンパレートできるレベルに設定されている。同様
に、ＶREF-はＲＥＦ−の電位を示し、輝度情報部分の最
小値（黒レベル）をコンパレートできるレベル、すなわ
ちペデスタルレベル付近に設定されている。また、Ｖ
REFKはコンパレータＫのリファレンス信号の電圧レベル
を示してある。図３の３０の波形の内３１の部分はペデ
スタルを表し、その電圧レベルをペデスタルレベルと呼
ぶ。
【０００７】つぎに、図４を用いて、図２におけるＣＭ
１等のコンパレータの内部構成について説明する。各コ
ンパレータはすべて同じ構成をしており、リファレンス
信号の電圧によりコンパレートする電圧が決まる。図４
は、オートバランス型コンパレータの構成図である。図
４において、４Ａ、４Ｂ、４Ｃは制御端子に入る制御ク
ロックの電圧により開閉（ＯＮ−ＯＦＦ）が切り替わる
半導体スイッチを示す。制御クロックが”１”（ＨＩＧ
Ｈレベル）のときこのスイッチはＯＮし、インピーダン
スは０になる。制御クロックが”０”（ＬＯＷレベル）
のときこのスイッチはＯＦＦし、インピーダンスは無限
大になる。５Ａ、５Ｂは、インバータで入力信号を反転
して出力する。インバータは、入力インピーダンスが高
ければ、どのような半導体で構成されていてもかまわな
いが、ここではＣＭＯＳを用いるものとする。Ｃ１はＤ
Ｃカット用のコンデンサであり、Ｃ２はインバータ５Ｂ
のゲート容量等を示す。このような構成にして、コンパ
レータクロックのタイミングで、スイッチ４Ａ、または
４Ｂのいずれかを導通させて、アナログ映像信号、また
はリファリンス信号を選択し、コンデンサを介してイン
バータに入力し、インバータから”１”または”０”の
コンパレート結果を出力する。
１等のコンパレータの内部構成について説明する。各コ
ンパレータはすべて同じ構成をしており、リファレンス
信号の電圧によりコンパレートする電圧が決まる。図４
は、オートバランス型コンパレータの構成図である。図
４において、４Ａ、４Ｂ、４Ｃは制御端子に入る制御ク
ロックの電圧により開閉（ＯＮ−ＯＦＦ）が切り替わる
半導体スイッチを示す。制御クロックが”１”（ＨＩＧ
Ｈレベル）のときこのスイッチはＯＮし、インピーダン
スは０になる。制御クロックが”０”（ＬＯＷレベル）
のときこのスイッチはＯＦＦし、インピーダンスは無限
大になる。５Ａ、５Ｂは、インバータで入力信号を反転
して出力する。インバータは、入力インピーダンスが高
ければ、どのような半導体で構成されていてもかまわな
いが、ここではＣＭＯＳを用いるものとする。Ｃ１はＤ
Ｃカット用のコンデンサであり、Ｃ２はインバータ５Ｂ
のゲート容量等を示す。このような構成にして、コンパ
レータクロックのタイミングで、スイッチ４Ａ、または
４Ｂのいずれかを導通させて、アナログ映像信号、また
はリファリンス信号を選択し、コンデンサを介してイン
バータに入力し、インバータから”１”または”０”の
コンパレート結果を出力する。
【０００８】以下詳細に本回路の動作について説明す
る。コンパレータクロックは、スイッチ４Ａ、スイッチ
４Ｃの制御端子とインバータ５Ａの入力に入る。インバ
ータ５Ａの出力はスイッチ４Ｂの制御端子にはいる。リ
ファレンス信号はスイッチ４Ａにはいる。アナログ映像
信号３はスイッチ４Ｂにはいる。スイッチ４Ａとスイッ
チ４Ｂは、制御クロックがインバータ５Ａにより反転関
係にあり、また出力は短絡しているので、制御クロック
によりリファレンス信号とアナログ映像信号をとを選択
するひとつの切り替えスイッチを構成している。この出
力はコンデンサＣ１の左端につながりＤＣカットされス
イッチ４Ｃ、インバータ５Ｂ、コンデンサＣ２に接続し
ている。コンデンサＣ２の他の一端はグランド（０Ｖ）
につながっている。インバータ５Ａの出力は、スイッチ
４Ｃに接続されているとともに、ここからコンパレータ
の出力がでている。コンパレータクロックとアナログ映
像信号はすべてのコンパレータに共通である。リファレ
ンス信号は、前述のように分割抵抗列により各コンパレ
ータで異なった電圧が供給される。
る。コンパレータクロックは、スイッチ４Ａ、スイッチ
４Ｃの制御端子とインバータ５Ａの入力に入る。インバ
ータ５Ａの出力はスイッチ４Ｂの制御端子にはいる。リ
ファレンス信号はスイッチ４Ａにはいる。アナログ映像
信号３はスイッチ４Ｂにはいる。スイッチ４Ａとスイッ
チ４Ｂは、制御クロックがインバータ５Ａにより反転関
係にあり、また出力は短絡しているので、制御クロック
によりリファレンス信号とアナログ映像信号をとを選択
するひとつの切り替えスイッチを構成している。この出
力はコンデンサＣ１の左端につながりＤＣカットされス
イッチ４Ｃ、インバータ５Ｂ、コンデンサＣ２に接続し
ている。コンデンサＣ２の他の一端はグランド（０Ｖ）
につながっている。インバータ５Ａの出力は、スイッチ
４Ｃに接続されているとともに、ここからコンパレータ
の出力がでている。コンパレータクロックとアナログ映
像信号はすべてのコンパレータに共通である。リファレ
ンス信号は、前述のように分割抵抗列により各コンパレ
ータで異なった電圧が供給される。
【０００９】まず、コンパレータクロックが”１”のと
きを考える。スイッチ４Ａとスイッチ４ＣがＯＮし、ス
イッチ４ＢがＯＦＦする。コンデンサＣ１の左端の電圧
は、スイッチ４ＡがＯＮするためにリファレンス信号Ｒ
ＥＦ＋と短絡される。このときの電圧をＶREF+とする。
同時にスイッチ４ＣもＯＮするので、インバータ５Ｂの
入力と出力が短絡されインバータ５ＢのＮｃｈとＰｃｈ
のＭＯＳトランジスタの能力が等しいとすると、インバ
ータ５ＢはコンデンサＣ１とコンデンサＣ２に電荷を充
電し、電源電圧の半分の電圧１／２ＶＤＤがコンデンサ
Ｃ１の右端に発生する。これは、オートバランスと呼ば
れ、この電圧はインバータのスレッシュホルド電圧にな
る。よって、コンデンサＣ１の両端にはＶREF+−１／２
ＶＤＤの電圧が印加され、コンデンサＣ１の静電容量を
Ｃ１とするとコンデンサＣ１の電荷ｑ１は、Ｃ１×（Ｖ
REF+−１／２ＶＤＤ）となる。コンデンサＣ２の静電容
量をＣ２とするとコンデンサＣ２の電荷ｑ２は、Ｃ２×
１／２ＶＤＤとなる。
きを考える。スイッチ４Ａとスイッチ４ＣがＯＮし、ス
イッチ４ＢがＯＦＦする。コンデンサＣ１の左端の電圧
は、スイッチ４ＡがＯＮするためにリファレンス信号Ｒ
ＥＦ＋と短絡される。このときの電圧をＶREF+とする。
同時にスイッチ４ＣもＯＮするので、インバータ５Ｂの
入力と出力が短絡されインバータ５ＢのＮｃｈとＰｃｈ
のＭＯＳトランジスタの能力が等しいとすると、インバ
ータ５ＢはコンデンサＣ１とコンデンサＣ２に電荷を充
電し、電源電圧の半分の電圧１／２ＶＤＤがコンデンサ
Ｃ１の右端に発生する。これは、オートバランスと呼ば
れ、この電圧はインバータのスレッシュホルド電圧にな
る。よって、コンデンサＣ１の両端にはＶREF+−１／２
ＶＤＤの電圧が印加され、コンデンサＣ１の静電容量を
Ｃ１とするとコンデンサＣ１の電荷ｑ１は、Ｃ１×（Ｖ
REF+−１／２ＶＤＤ）となる。コンデンサＣ２の静電容
量をＣ２とするとコンデンサＣ２の電荷ｑ２は、Ｃ２×
１／２ＶＤＤとなる。
【００１０】コンパレータクロックが”０”のとき、ス
イッチ４Ａとスイッチ４ＣはＯＦＦし、スイッチ４Ｂが
ＯＮする。スイッチ４ＣがＯＦＦになるのでインバータ
５Ｂの入力と出力は分離されており、また、ＣＭＯＳイ
ンバータの入力インピーダンスは非常に高いので、コン
デンサＣ２の充放電電流の流れる経路はなくなる。よっ
て、コンデンサＣ２の電荷はコンデンサＣ１へしか移動
しない。つまり、コンデンサＣ１とコンデンサＣ２の電
荷の差ｑ１−ｑ２は保存される。すなわち、ｑ１−ｑ２
＝１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREF+は、つぎに
スイッチ４ＣがＯＮするまでかわらない。アナログ映像
信号の電圧をＶｉｎとすると、コンデンサＣ１左端の電
圧は、スイッチ４ＡがＯＦＦ、スイッチ４ＢがＯＮにな
るために、ＶREF+からＶｉｎに変化する。
イッチ４Ａとスイッチ４ＣはＯＦＦし、スイッチ４Ｂが
ＯＮする。スイッチ４ＣがＯＦＦになるのでインバータ
５Ｂの入力と出力は分離されており、また、ＣＭＯＳイ
ンバータの入力インピーダンスは非常に高いので、コン
デンサＣ２の充放電電流の流れる経路はなくなる。よっ
て、コンデンサＣ２の電荷はコンデンサＣ１へしか移動
しない。つまり、コンデンサＣ１とコンデンサＣ２の電
荷の差ｑ１−ｑ２は保存される。すなわち、ｑ１−ｑ２
＝１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREF+は、つぎに
スイッチ４ＣがＯＮするまでかわらない。アナログ映像
信号の電圧をＶｉｎとすると、コンデンサＣ１左端の電
圧は、スイッチ４ＡがＯＦＦ、スイッチ４ＢがＯＮにな
るために、ＶREF+からＶｉｎに変化する。
【００１１】このときのインバータの入力電圧すなわち
コンデンサＣ２の両端にかかる電圧を考える。まず、ふ
たつのコンデンサに直列にアナログ映像信号電圧が印加
されるので、Ｖｉｎ＝ｑ１／Ｃ１＋ｑ２／Ｃ２が成り立
つ。この式と前述のｑ１−ｑ２の式をｑ２で整理する
と、ｑ２＝１／２Ｃ２ＶＤＤ＋Ｃ１Ｃ２／（Ｃ１＋Ｃ
２）×Ｖｉｎ−Ｃ１Ｃ２／（Ｃ１＋Ｃ２）×ＶREF+とな
る。コンデンサＣ２の両端の電圧をＶ２とすると、Ｖ２
＝１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）×（Ｖｉｎ−Ｖ
REF+）となる。
コンデンサＣ２の両端にかかる電圧を考える。まず、ふ
たつのコンデンサに直列にアナログ映像信号電圧が印加
されるので、Ｖｉｎ＝ｑ１／Ｃ１＋ｑ２／Ｃ２が成り立
つ。この式と前述のｑ１−ｑ２の式をｑ２で整理する
と、ｑ２＝１／２Ｃ２ＶＤＤ＋Ｃ１Ｃ２／（Ｃ１＋Ｃ
２）×Ｖｉｎ−Ｃ１Ｃ２／（Ｃ１＋Ｃ２）×ＶREF+とな
る。コンデンサＣ２の両端の電圧をＶ２とすると、Ｖ２
＝１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）×（Ｖｉｎ−Ｖ
REF+）となる。
【００１２】ＶｉｎがＶREF+より低い場合は、前式の第
２項が負になるので、Ｖ２はインバータのスレッシュホ
ルド電圧よりも低くなる。インバータ５Ｂは”１”を出
力し、これがコンパレータＣＭ１の出力になる。Ｖｉｎ
がＶREF+よりも高い場合は、コンパレータＣＭ１の出力
は０になる。つまり、コンパレータクロックが”１”の
ときに読み込んだＶREF+とコンパレータクロックが”
０”のときのＶｉｎをコンパレートしていることにな
る。コンパレータクロックが再び”１”になると、コン
デンサＣ１の両端の電圧はＶREF+−１／２ＶＤＤに、コ
ンデンサＣ２の両端の電圧は、１／２ＶＤＤに戻り、次
のコンパレートのためのリファレンス信号電圧の読み込
みを行う。
２項が負になるので、Ｖ２はインバータのスレッシュホ
ルド電圧よりも低くなる。インバータ５Ｂは”１”を出
力し、これがコンパレータＣＭ１の出力になる。Ｖｉｎ
がＶREF+よりも高い場合は、コンパレータＣＭ１の出力
は０になる。つまり、コンパレータクロックが”１”の
ときに読み込んだＶREF+とコンパレータクロックが”
０”のときのＶｉｎをコンパレートしていることにな
る。コンパレータクロックが再び”１”になると、コン
デンサＣ１の両端の電圧はＶREF+−１／２ＶＤＤに、コ
ンデンサＣ２の両端の電圧は、１／２ＶＤＤに戻り、次
のコンパレートのためのリファレンス信号電圧の読み込
みを行う。
【００１３】このような動作をアナログ映像信号の表示
期間が終了するまでコンパレータクロックの回数だけ繰
り返す。図１０にコンパレータＣＭ１内の各部の電圧波
形を示す。（ａ）はコンデンサＣ１の左端の電圧波形で
ある。コンパレータクロックが”１”のときＶREF+にな
り、コンパレータクロックが”０”のときＶｉｎに変化
する。図ではコンパレータクロックの切り替わりにより
瞬時に電圧が変化しているように描かれているが、実際
は電圧の変化は、Ｖｉｎを供給するアナログ映像信号の
ソース側の出力インピーダンスとコンデンサＣ１とコン
デンサＣ２の直列合成容量によって決まる時定数をもつ
指数関数曲線になっている。
期間が終了するまでコンパレータクロックの回数だけ繰
り返す。図１０にコンパレータＣＭ１内の各部の電圧波
形を示す。（ａ）はコンデンサＣ１の左端の電圧波形で
ある。コンパレータクロックが”１”のときＶREF+にな
り、コンパレータクロックが”０”のときＶｉｎに変化
する。図ではコンパレータクロックの切り替わりにより
瞬時に電圧が変化しているように描かれているが、実際
は電圧の変化は、Ｖｉｎを供給するアナログ映像信号の
ソース側の出力インピーダンスとコンデンサＣ１とコン
デンサＣ２の直列合成容量によって決まる時定数をもつ
指数関数曲線になっている。
【００１４】（ｂ）はコンデンサＣ１の右端の電圧波形
である。コンパレータクロックが”１”のときは、イン
バータのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF+）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ１の
出力である。コンパレータクロックが”１”のとき１／
２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREF+）が負ならばインバータ１の入力
が１／２ＶＤＤより低くなるので”１”を出力し、（Ｖ
ｉｎ−ＶREF+）が正ならばインバータ５Ｂの入力が１／
２ＶＤＤより高くなるので、”０”が出力される。ただ
し、インバータ５Ｂのゲインが足りない場合は、”１”
がＶＤＤに”０”が０Ｖに達しないことがある。
である。コンパレータクロックが”１”のときは、イン
バータのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF+）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ１の
出力である。コンパレータクロックが”１”のとき１／
２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREF+）が負ならばインバータ１の入力
が１／２ＶＤＤより低くなるので”１”を出力し、（Ｖ
ｉｎ−ＶREF+）が正ならばインバータ５Ｂの入力が１／
２ＶＤＤより高くなるので、”０”が出力される。ただ
し、インバータ５Ｂのゲインが足りない場合は、”１”
がＶＤＤに”０”が０Ｖに達しないことがある。
【００１５】次に、コンパレータＣＭＮの場合について
説明する。コンパレータのリファレンス信号はＲＥＦ−
である。コンパレータクロックが”１”の時、スイッチ
４ＡがＯＮするので、コンデンサＣ１の左端はリファレ
ンス信号ＲＥＦ−と短絡される。この時の電圧をＶREF-
とする。同時にスイッチ４ＣもＯＮするので、インバー
タ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧が
コンデンサＣ１の右端に発生する。よって、コンデンサ
Ｃ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加さ
れ、ｑ１はＣ１（ＶREF-−１／２ＶＤＤ）となる。コン
デンサＣ２の電荷ｑ２は、コンパレータＣＭ１と同じく
Ｃ２ｘ１／２ＶＤＤである。
説明する。コンパレータのリファレンス信号はＲＥＦ−
である。コンパレータクロックが”１”の時、スイッチ
４ＡがＯＮするので、コンデンサＣ１の左端はリファレ
ンス信号ＲＥＦ−と短絡される。この時の電圧をＶREF-
とする。同時にスイッチ４ＣもＯＮするので、インバー
タ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧が
コンデンサＣ１の右端に発生する。よって、コンデンサ
Ｃ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加さ
れ、ｑ１はＣ１（ＶREF-−１／２ＶＤＤ）となる。コン
デンサＣ２の電荷ｑ２は、コンパレータＣＭ１と同じく
Ｃ２ｘ１／２ＶＤＤである。
【００１６】コンパレータクロックが”０”のとき、ス
イッチ４ＢがＯＮし、スイッチ４Ａとスイッチ４ＣがＯ
ＦＦする。スイッチ４ＣがＯＦＦになるのでコンパレー
タＣＭ１と同じくｑ１−ｑ２は保存される。スイッチ４
ＢがＯＮするので、コンデンサＣ１の左端はＶｉｎにな
り、Ｖ２は１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）ｘ（Ｖ
ｉｎ−ＶREF-）となる。ＶｉｎがＶREF-より低い場合
は、前式の第２項が負になるので、Ｖ２はインバータ５
Ｂのスレッシュホルド電圧よりも低くなる。インバータ
５Ｂは”１”を出力し、これがコンパレータＣＭ１の出
力になる。ＶｉｎがＶREF-より高い場合は、コンパレー
タＣＭ１の出力は０になる。つまり、コンパレータクロ
ックが”１”の時に読み込んだＶREF-とコンパレータク
ロックが”０”の時のＶｉｎをコンパレートしているこ
とになる。コンパレータクロックが再び”１”になる
と、コンデンサＣ１の両端の電圧はＶREF-−１／２ＶＤ
Ｄに、コンデンサＣ２の両端の電圧は、１／２ＶＤＤに
戻り、次のコンパレートのためのリファレンス信号電圧
の読み込みを行う。
イッチ４ＢがＯＮし、スイッチ４Ａとスイッチ４ＣがＯ
ＦＦする。スイッチ４ＣがＯＦＦになるのでコンパレー
タＣＭ１と同じくｑ１−ｑ２は保存される。スイッチ４
ＢがＯＮするので、コンデンサＣ１の左端はＶｉｎにな
り、Ｖ２は１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）ｘ（Ｖ
ｉｎ−ＶREF-）となる。ＶｉｎがＶREF-より低い場合
は、前式の第２項が負になるので、Ｖ２はインバータ５
Ｂのスレッシュホルド電圧よりも低くなる。インバータ
５Ｂは”１”を出力し、これがコンパレータＣＭ１の出
力になる。ＶｉｎがＶREF-より高い場合は、コンパレー
タＣＭ１の出力は０になる。つまり、コンパレータクロ
ックが”１”の時に読み込んだＶREF-とコンパレータク
ロックが”０”の時のＶｉｎをコンパレートしているこ
とになる。コンパレータクロックが再び”１”になる
と、コンデンサＣ１の両端の電圧はＶREF-−１／２ＶＤ
Ｄに、コンデンサＣ２の両端の電圧は、１／２ＶＤＤに
戻り、次のコンパレートのためのリファレンス信号電圧
の読み込みを行う。
【００１７】このような動作をアナログ映像信号の表示
信号が終了するまでコンパレータクロックの回数だけ繰
り返す。 図１１にコンパレータＣＭＮ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときＶREF-に
なり、コンパレータクロックが”０”のときＶｉｎに変
化する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ５Ｂのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF-）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREF-）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、
（Ｖｉｎ−ＶREF-）が正ならばインバータ５Ｂの入力が
１／２ＶＤＤより高くなるので、”０”が出力される。
信号が終了するまでコンパレータクロックの回数だけ繰
り返す。 図１１にコンパレータＣＭＮ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときＶREF-に
なり、コンパレータクロックが”０”のときＶｉｎに変
化する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ５Ｂのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF-）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREF-）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、
（Ｖｉｎ−ＶREF-）が正ならばインバータ５Ｂの入力が
１／２ＶＤＤより高くなるので、”０”が出力される。
【００１８】次にコンパレータＣＭＫについて図４で説
明する。コンパレータＣＭＫのリファレンス信号は、Ｋ
番目の抵抗のＨＩＧＨ側から出力され、ＲＥＦｋであ
る。コンパレータクロックが”１”の時、スイッチ４Ａ
がＯＮするので、コンデンサＣ１の左端はリファレンス
信号ＲＥＦｋと短絡される。この時の電圧はＶREF+−
（ｋ−１）ｘ（ＶREF+-ＶREF-）／（２n−２）であり、
ＶREFkとする。スイッチ４ＣもＯＮするので、インバー
タ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧が
コンデンサＣ１の右端に発生する。よって、コンデンサ
Ｃ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加さ
れ、ｑ１はＣ１（ＶREFk−１／２ＶＤＤ）となる。コン
デンサＣ２の電荷ｑ２は、コンパレータＣＭ１と同じく
Ｃ２ｘ１／２ＶＤＤである。
明する。コンパレータＣＭＫのリファレンス信号は、Ｋ
番目の抵抗のＨＩＧＨ側から出力され、ＲＥＦｋであ
る。コンパレータクロックが”１”の時、スイッチ４Ａ
がＯＮするので、コンデンサＣ１の左端はリファレンス
信号ＲＥＦｋと短絡される。この時の電圧はＶREF+−
（ｋ−１）ｘ（ＶREF+-ＶREF-）／（２n−２）であり、
ＶREFkとする。スイッチ４ＣもＯＮするので、インバー
タ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧が
コンデンサＣ１の右端に発生する。よって、コンデンサ
Ｃ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加さ
れ、ｑ１はＣ１（ＶREFk−１／２ＶＤＤ）となる。コン
デンサＣ２の電荷ｑ２は、コンパレータＣＭ１と同じく
Ｃ２ｘ１／２ＶＤＤである。
【００１９】コンパレータクロックが”０”のとき、ス
イッチ４ＢがＯＮし、スイッチ４Ａとスイッチ４ＣがＯ
ＦＦする。スイッチ４ＣがＯＦＦになるのでコンパレー
タＣＭ１と同じくｑ１−ｑ２は保存される。スイッチ４
ＢがＯＮするので、コンデンサＣ１の左端はＶｉｎにな
り、Ｖ２は１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）ｘ（Ｖ
ｉｎ−ＶREFk）となる。ＶｉｎがＶREFkより低い場合
は、前式の第２項が負になるので、Ｖ２はインバータ５
Ｂのスレッシュホルド電圧よりも低くなる。インバータ
５Ｂは”１”を出力し、これがコンパレータＣＭ１の出
力になる。ＶｉｎがＶREFkより高い場合は、コンパレー
タＣＭ１の出力は０になる。つまり、コンパレータクロ
ックが”１”の時に読み込んだＶREFkとコンパレータク
ロックが”０”の時のＶｉｎをコンパレートしているこ
とになる。コンパレータクロックが再び”１”になる
と、コンデンサＣ１の両端の電圧はＶREFk−１／２ＶＤ
Ｄに、コンデンサＣ２の両端の電圧は、１／２ＶＤＤに
戻り、次のコンパレートのためのリファレンス信号電圧
の読み込みを行う。
イッチ４ＢがＯＮし、スイッチ４Ａとスイッチ４ＣがＯ
ＦＦする。スイッチ４ＣがＯＦＦになるのでコンパレー
タＣＭ１と同じくｑ１−ｑ２は保存される。スイッチ４
ＢがＯＮするので、コンデンサＣ１の左端はＶｉｎにな
り、Ｖ２は１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ２）ｘ（Ｖ
ｉｎ−ＶREFk）となる。ＶｉｎがＶREFkより低い場合
は、前式の第２項が負になるので、Ｖ２はインバータ５
Ｂのスレッシュホルド電圧よりも低くなる。インバータ
５Ｂは”１”を出力し、これがコンパレータＣＭ１の出
力になる。ＶｉｎがＶREFkより高い場合は、コンパレー
タＣＭ１の出力は０になる。つまり、コンパレータクロ
ックが”１”の時に読み込んだＶREFkとコンパレータク
ロックが”０”の時のＶｉｎをコンパレートしているこ
とになる。コンパレータクロックが再び”１”になる
と、コンデンサＣ１の両端の電圧はＶREFk−１／２ＶＤ
Ｄに、コンデンサＣ２の両端の電圧は、１／２ＶＤＤに
戻り、次のコンパレートのためのリファレンス信号電圧
の読み込みを行う。
【００２０】このような動作をアナログ映像信号の表示
期間が終了するまで、コンパレータクロックの回数だけ
繰り返す。図１２にコンパレータＣＭＫ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが１のときＶREFkにな
り、コンパレータクロックが”０”のときＶｉｎに変化
する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ１のスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREFk）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREFk）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、
（Ｖｉｎ−ＶREFk）が正ならばインバータ５Ｂの入力が
１／２ＶＤＤより高くなるので、”０”が出力される。
期間が終了するまで、コンパレータクロックの回数だけ
繰り返す。図１２にコンパレータＣＭＫ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが１のときＶREFkにな
り、コンパレータクロックが”０”のときＶｉｎに変化
する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ１のスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREFk）の電圧が、１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREFk）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、
（Ｖｉｎ−ＶREFk）が正ならばインバータ５Ｂの入力が
１／２ＶＤＤより高くなるので、”０”が出力される。
【００２１】このように、コンパレータＣＭ１からコン
パレータＣＭＮは、ＶREF+からＶREF-の間の電圧を等間
隔にコンパレートする。コンパレータの出力はコンパレ
ータクロックが”１”のときに不定状態になるので、コ
ンパレータクロックが”１”のとき”０”になるような
信号をラッチクロックとしてラッチに送り、コンパレー
トした結果を次のデータが出力されるまで保持する。図
８にラッチクロックとラッチの出力の関係を示す。
（ａ）は、ラッチクロックである。（ｂ）は、図１０の
（ｃ）を入力とするラッチＬＴ１の出力である。（ｃ）
は、図１１の（ｃ）を入力とするラッチＬＴＮの出力で
ある。（ｄ）は、図１２の（ｃ）を入力とするラッチＬ
ＴＫの出力である。図２に示すエンコーダは、ラッチか
ら送られてくる２ n−１本の信号より”０”と”１”の
切り替わるコンパレータを検出し、そのコンパレータに
応じた数値をｎビットの２進数に変換する。
パレータＣＭＮは、ＶREF+からＶREF-の間の電圧を等間
隔にコンパレートする。コンパレータの出力はコンパレ
ータクロックが”１”のときに不定状態になるので、コ
ンパレータクロックが”１”のとき”０”になるような
信号をラッチクロックとしてラッチに送り、コンパレー
トした結果を次のデータが出力されるまで保持する。図
８にラッチクロックとラッチの出力の関係を示す。
（ａ）は、ラッチクロックである。（ｂ）は、図１０の
（ｃ）を入力とするラッチＬＴ１の出力である。（ｃ）
は、図１１の（ｃ）を入力とするラッチＬＴＮの出力で
ある。（ｄ）は、図１２の（ｃ）を入力とするラッチＬ
ＴＫの出力である。図２に示すエンコーダは、ラッチか
ら送られてくる２ n−１本の信号より”０”と”１”の
切り替わるコンパレータを検出し、そのコンパレータに
応じた数値をｎビットの２進数に変換する。
【００２２】いま、アナログ映像信号の電圧ＶｉｎがＶ
REFk-1より低く、ＶREFkより高かった場合、ラッチＬＴ
１からラッチＬＴＫは”０”を出力し、ラッチｋ＋１か
らラッチ２ n−１は”１”を出力する。エンコーダは、
各々隣合うコンパレータの出力を比べ、”１”と”０”
があった場合、そこを切り替わり点とみなす。そして、
（２n −１）−ｋを数値として２進数表現で出力する。
REFk-1より低く、ＶREFkより高かった場合、ラッチＬＴ
１からラッチＬＴＫは”０”を出力し、ラッチｋ＋１か
らラッチ２ n−１は”１”を出力する。エンコーダは、
各々隣合うコンパレータの出力を比べ、”１”と”０”
があった場合、そこを切り替わり点とみなす。そして、
（２n −１）−ｋを数値として２進数表現で出力する。
【００２３】このような方法でＡＤ変換した場合におい
て、アナログ映像信号入力端子からの入力電流を考え
る。Ｋ番目のコンパレータのリファレンス信号電圧はＶ
REF+−（ｋ−１）×（ＶREF+−ＶREF-）／（２n −２）
で表され、これをＶｋとする。リファレンス信号入力端
子側からみたコンデンサＣ１とコンデンサＣ２の合成入
力容量は、Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）であるので、ア
ナログ映像信号源の出力インピーダンスが十分大きいと
すると、コンパレータクロックが”１”から”０”に変
化するときの電荷の差は、（Ｖｋ−Ｖｉｎ）×Ｃ１×Ｃ
２／（Ｃ１＋Ｃ２）である。この電荷は、アナログ映像
信号入力端子より供給される。この端子はすべてのコン
パレータ共通であるので、このときアナログ映像信号入
力端子から流れ込む電荷Ｑは、数１で与えられる。
て、アナログ映像信号入力端子からの入力電流を考え
る。Ｋ番目のコンパレータのリファレンス信号電圧はＶ
REF+−（ｋ−１）×（ＶREF+−ＶREF-）／（２n −２）
で表され、これをＶｋとする。リファレンス信号入力端
子側からみたコンデンサＣ１とコンデンサＣ２の合成入
力容量は、Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）であるので、ア
ナログ映像信号源の出力インピーダンスが十分大きいと
すると、コンパレータクロックが”１”から”０”に変
化するときの電荷の差は、（Ｖｋ−Ｖｉｎ）×Ｃ１×Ｃ
２／（Ｃ１＋Ｃ２）である。この電荷は、アナログ映像
信号入力端子より供給される。この端子はすべてのコン
パレータ共通であるので、このときアナログ映像信号入
力端子から流れ込む電荷Ｑは、数１で与えられる。
【００２４】
【数１】
【００２５】ＶREF+とＶREF-の平均電圧をＶM 、アナロ
グ映像信号入力端子側からみたコンパレータＣＭ１から
コンパレータＣＭＮの合成入力容量（２n −１）×Ｃ１
×Ｃ２／（Ｃ１＋Ｃ２）をＣとすると、コンパレータク
ロック１回あたりの電荷は、Ｃ×（ＶM −Ｖｉｎ）とな
る。サンプリング周波数つまり、コンパレータクロック
とラッチクロックの周波数をｆSMP とするとアナログ映
像信号入力端子から流れ込む電流ＩINはＣ×（ＶM −Ｖ
ｉｎ）×ｆSMP となる。しかし、前述した通り、映像信
号には表示期間と帰線期間があり、映像情報のない帰線
期間中はクロックを停止させ消費電流を節約することが
多い。表示期間＋帰線期間を１としたときの表示期間を
ｍとするとＩINは、ｍ×Ｃ×（ＶM −Ｖｉｎ）×ｆSMP
となる。ＶM −ＶｉｎをＶmiとするとこの電流はＩIN＝
ｍＣｆSMP Ｖmiと表される。この式より、アナログ映像
信号入力端子の等価入力インピーダンスは、１／ｍＣｆ
SMP であると言える。
グ映像信号入力端子側からみたコンパレータＣＭ１から
コンパレータＣＭＮの合成入力容量（２n −１）×Ｃ１
×Ｃ２／（Ｃ１＋Ｃ２）をＣとすると、コンパレータク
ロック１回あたりの電荷は、Ｃ×（ＶM −Ｖｉｎ）とな
る。サンプリング周波数つまり、コンパレータクロック
とラッチクロックの周波数をｆSMP とするとアナログ映
像信号入力端子から流れ込む電流ＩINはＣ×（ＶM −Ｖ
ｉｎ）×ｆSMP となる。しかし、前述した通り、映像信
号には表示期間と帰線期間があり、映像情報のない帰線
期間中はクロックを停止させ消費電流を節約することが
多い。表示期間＋帰線期間を１としたときの表示期間を
ｍとするとＩINは、ｍ×Ｃ×（ＶM −Ｖｉｎ）×ｆSMP
となる。ＶM −ＶｉｎをＶmiとするとこの電流はＩIN＝
ｍＣｆSMP Ｖmiと表される。この式より、アナログ映像
信号入力端子の等価入力インピーダンスは、１／ｍＣｆ
SMP であると言える。
【００２６】
【発明が解決しようとする課題】高細密な画像を得るた
めのＡＤ変換には、かなり高いサンプリング周波数が要
求される。従来の方法では、サンプリング周波数ｆSMP
を上げると前述の式より等価入力インピーダンスが低下
してしまうという問題がある。
めのＡＤ変換には、かなり高いサンプリング周波数が要
求される。従来の方法では、サンプリング周波数ｆSMP
を上げると前述の式より等価入力インピーダンスが低下
してしまうという問題がある。
【００２７】よって、本発明の目的は、映像信号を対象
とするＡＤ変換器の等価入力インピーダンスを、サンプ
リング周波数が高くなった場合でも十分高く保つことが
できるＡＤ変換器を提供することにある。
とするＡＤ変換器の等価入力インピーダンスを、サンプ
リング周波数が高くなった場合でも十分高く保つことが
できるＡＤ変換器を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成させるた
めに、本発明は、コンパレータクロックに従って、アナ
ログ信号とリファレンス信号を比較するコンパレータ
と、該コンパレータの比較結果をラッチクロックに従っ
てラッチするラッチ回路を備え、前記コンパレータは前
記アナログ信号と前記リファレンス信号をスイッチで切
り替えて選択し、コンデンサを介してインバータに入力
し、該インバータによりハイまたはロウのコンパレート
結果を出力するＡＤ変換器において、前記コンパレータ
クロックの周波数が、前記ラッチクロックの周波数より
も低いことを特徴とする。
めに、本発明は、コンパレータクロックに従って、アナ
ログ信号とリファレンス信号を比較するコンパレータ
と、該コンパレータの比較結果をラッチクロックに従っ
てラッチするラッチ回路を備え、前記コンパレータは前
記アナログ信号と前記リファレンス信号をスイッチで切
り替えて選択し、コンデンサを介してインバータに入力
し、該インバータによりハイまたはロウのコンパレート
結果を出力するＡＤ変換器において、前記コンパレータ
クロックの周波数が、前記ラッチクロックの周波数より
も低いことを特徴とする。
【００２９】
【作用】前述したように入力インピーダンスは、サンプ
リング周波数に反比例するが、関与するのは、コンパレ
ータクロックの周波数だけである。よって、等価入力イ
ンピーダンス、１／ｍＣｆSMP は、コンパレータクロッ
クの周波数を低くした分上昇する。
リング周波数に反比例するが、関与するのは、コンパレ
ータクロックの周波数だけである。よって、等価入力イ
ンピーダンス、１／ｍＣｆSMP は、コンパレータクロッ
クの周波数を低くした分上昇する。
【００３０】
【実施例】以下、本発明による実施例をｎビットのフラ
ッシュ型ＡＤ変換器で説明する。図１はＡＤ変換器への
入力信号の波形を示している。（ａ）はアナログ映像信
号、（ｂ）はコンパレータクロック、（ｃ）はラッチク
ロックである。コンパレータクロックは、水平走査帰線
期間の中で一度だけ”１”になっている。つまり、コン
パレータクロックの周波数は水平走査周波数である。ラ
ッチクロックは、サンプリングのタイミングに対応して
送られ、従来技術で説明した図９の（ｃ）のラッチクロ
ックと同じである。ＡＤ変換器の概略ブロック図は、従
来技術で説明したものと同じで図２に示す構成になって
いる。アナログ映像信号とＨＩＧＨ側リファレンス信号
であるＲＥＦ＋、ＬＯＷ側リファレンス信号ＲＥＦ−、
Ｋ番目のコンパレータのリファレンス信号ＲＥＦｋの電
圧関係も従来技術と同じで図３に示す関係になってい
る。
ッシュ型ＡＤ変換器で説明する。図１はＡＤ変換器への
入力信号の波形を示している。（ａ）はアナログ映像信
号、（ｂ）はコンパレータクロック、（ｃ）はラッチク
ロックである。コンパレータクロックは、水平走査帰線
期間の中で一度だけ”１”になっている。つまり、コン
パレータクロックの周波数は水平走査周波数である。ラ
ッチクロックは、サンプリングのタイミングに対応して
送られ、従来技術で説明した図９の（ｃ）のラッチクロ
ックと同じである。ＡＤ変換器の概略ブロック図は、従
来技術で説明したものと同じで図２に示す構成になって
いる。アナログ映像信号とＨＩＧＨ側リファレンス信号
であるＲＥＦ＋、ＬＯＷ側リファレンス信号ＲＥＦ−、
Ｋ番目のコンパレータのリファレンス信号ＲＥＦｋの電
圧関係も従来技術と同じで図３に示す関係になってい
る。
【００３１】まず、コンパレータＣＭ１の動作を説明す
る。コンパレータＣＭ１からコンパレータＣＭＮは、す
べて同じ構造をしており、リファレンス信号の電圧によ
りコンパレートする電圧が決まる。本実施例でも、コン
パレータは図４に示したオートバランス型コンパレータ
を用いている。コンパレータＣＭ１のリファレンス信号
はＲＥＦ＋である。まず、水平走査帰線期間中のコンパ
レータクロックが”１”のとき、スイッチ４ＡがＯＮす
るのでコンデンサＣ１の左端はリファレンス信号ＲＥＦ
＋と短絡される。同時にスイッチ４ＣもＯＮするので、
インバータ５Ａの入力と出力が短絡され、１／２ＶＤＤ
の電圧がコンデンサＣ１の右端に発生する。よって、コ
ンデンサＣ１の両端にはＶREF+−１／２ＶＤＤの電圧が
印加され、コンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREF+
−１／２ＶＤＤ）となる。コンデンサＣ２の電荷ｑ２
は、Ｃ２×１／２ＶＤＤとなる。
る。コンパレータＣＭ１からコンパレータＣＭＮは、す
べて同じ構造をしており、リファレンス信号の電圧によ
りコンパレートする電圧が決まる。本実施例でも、コン
パレータは図４に示したオートバランス型コンパレータ
を用いている。コンパレータＣＭ１のリファレンス信号
はＲＥＦ＋である。まず、水平走査帰線期間中のコンパ
レータクロックが”１”のとき、スイッチ４ＡがＯＮす
るのでコンデンサＣ１の左端はリファレンス信号ＲＥＦ
＋と短絡される。同時にスイッチ４ＣもＯＮするので、
インバータ５Ａの入力と出力が短絡され、１／２ＶＤＤ
の電圧がコンデンサＣ１の右端に発生する。よって、コ
ンデンサＣ１の両端にはＶREF+−１／２ＶＤＤの電圧が
印加され、コンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREF+
−１／２ＶＤＤ）となる。コンデンサＣ２の電荷ｑ２
は、Ｃ２×１／２ＶＤＤとなる。
【００３２】クロックが”０”のとき、スイッチ４Ａと
スイッチ４ＣはＯＦＦしスイッチ４ＢがＯＮする。前述
の通りコンデンサＣ２の電荷はコンデンサＣ１へしか移
動しないので、コンデンサＣ１とコンデンサＣ２の電荷
の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝１／２（Ｃ１
＋Ｃ２）ＶＤＤ−Ｃ１ＶREF+は、つぎにスイッチ４Ｃが
ＯＮするまでかわらない。コンデンサＣ１左端の電圧
は、スイッチ４ＡがＯＦＦし、スイッチ４ＢがＯＮする
ために、ＶREF+からＶｉｎに変化する。このときのイン
バータ５Ｂの入力電圧すなわちコンデンサＣ２の両端に
かかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ
２）×（Ｖｉｎ−ＶREF+）となる。ＶｉｎがＶREF+より
低い場合は、前式の第２項が負になるので、Ｖ２はイン
バータ５Ｂのスレッシュホルド電圧よりも低くなる。イ
ンバータ５Ｂは”１”を出力し、これがコンパレータＣ
Ｍ１の出力になる。ＶｉｎがＶREF+よりも高い場合は、
コンパレータ１の出力は”０”になる。つまり、コンパ
レータクロックが”１”のときに読み込んだＶREF+とコ
ンパレータクロックが”０”のときのＶｉｎをコンパレ
ートしていることになる。
スイッチ４ＣはＯＦＦしスイッチ４ＢがＯＮする。前述
の通りコンデンサＣ２の電荷はコンデンサＣ１へしか移
動しないので、コンデンサＣ１とコンデンサＣ２の電荷
の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝１／２（Ｃ１
＋Ｃ２）ＶＤＤ−Ｃ１ＶREF+は、つぎにスイッチ４Ｃが
ＯＮするまでかわらない。コンデンサＣ１左端の電圧
は、スイッチ４ＡがＯＦＦし、スイッチ４ＢがＯＮする
ために、ＶREF+からＶｉｎに変化する。このときのイン
バータ５Ｂの入力電圧すなわちコンデンサＣ２の両端に
かかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ１＋Ｃ
２）×（Ｖｉｎ−ＶREF+）となる。ＶｉｎがＶREF+より
低い場合は、前式の第２項が負になるので、Ｖ２はイン
バータ５Ｂのスレッシュホルド電圧よりも低くなる。イ
ンバータ５Ｂは”１”を出力し、これがコンパレータＣ
Ｍ１の出力になる。ＶｉｎがＶREF+よりも高い場合は、
コンパレータ１の出力は”０”になる。つまり、コンパ
レータクロックが”１”のときに読み込んだＶREF+とコ
ンパレータクロックが”０”のときのＶｉｎをコンパレ
ートしていることになる。
【００３３】図５にコンパレータＣＭ１内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときＶREF+に
なり、コンパレータクロックが”０”のときＶｉｎに変
化する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ５Ｂのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF+）の電圧が１／２ＶＤＤだ
けバイアスされて出現する。
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときＶREF+に
なり、コンパレータクロックが”０”のときＶｉｎに変
化する。（ｂ）はコンデンサＣ１の右端の電圧波形であ
る。コンパレータクロックが”１”のときは、インバー
タ５Ｂのスレッシュホルド電圧である１／２ＶＤＤにな
り、コンパレータクロックが”０”のときＣ１／（Ｃ１
＋Ｃ２）×（Ｖｉｎ−ＶREF+）の電圧が１／２ＶＤＤだ
けバイアスされて出現する。
【００３４】（ｃ）はインバータ５Ｂの出力である。コ
ンパレータクロックが”１”のとき１／２ＶＤＤにな
り、コンパレータクロックが”０”のとき、（Ｖｉｎ−
ＶREF+）が負ならばインバータ５Ｂの入力が１／２ＶＤ
Ｄより低くなるので”１”を出力し、正ならばインバー
タ５Ｂの入力が１／２ＶＤＤより高くなるので”０”が
出力される。よって、Ｖｉｎの最も高い部分がＶREF+を
越えるので”０”が出力され、その他の部分は”１”が
出力される。コンデンサに蓄積された電荷がリークして
失われない限り、この関係は維持され、コンパレータク
ロックによりリファレンス信号電圧の読み込みを続けな
くてもコンパレータの動作には支障はない。実際ＣＭＯ
Ｓのインバータを使った場合リークは非常に小さく、コ
ンパレータクロックの周波数は１００Ｈｚ程度でも映像
に影響を与えない。水平走査周波数はこれに比べ十分高
いので、コンパレータクロックが”０”の間正確なコン
パレート動作が保証される。
ンパレータクロックが”１”のとき１／２ＶＤＤにな
り、コンパレータクロックが”０”のとき、（Ｖｉｎ−
ＶREF+）が負ならばインバータ５Ｂの入力が１／２ＶＤ
Ｄより低くなるので”１”を出力し、正ならばインバー
タ５Ｂの入力が１／２ＶＤＤより高くなるので”０”が
出力される。よって、Ｖｉｎの最も高い部分がＶREF+を
越えるので”０”が出力され、その他の部分は”１”が
出力される。コンデンサに蓄積された電荷がリークして
失われない限り、この関係は維持され、コンパレータク
ロックによりリファレンス信号電圧の読み込みを続けな
くてもコンパレータの動作には支障はない。実際ＣＭＯ
Ｓのインバータを使った場合リークは非常に小さく、コ
ンパレータクロックの周波数は１００Ｈｚ程度でも映像
に影響を与えない。水平走査周波数はこれに比べ十分高
いので、コンパレータクロックが”０”の間正確なコン
パレート動作が保証される。
【００３５】つぎに、コンパレータＣＭＮの動作を図４
で説明する。このコンパレータのリファレンス信号はＲ
ＥＦ−である。まず、水平走査帰線期間中のコンパレー
タクロックが”１”のとき、スイッチ４ＡがＯＮするの
でコンデンサＣ１の左端はリファレンス信号ＲＥＦ−と
短絡される。同時にスイッチ４ＣがＯＮするので、イン
バータ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電
圧がコンデンサＣ１の右端に発生する。よって、コンデ
ンサＣ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加
され、コンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREF-−１
／２ＶＤＤ）となる。コンデンサＣ２の電荷ｑ２は、Ｃ
２×１／２ＶＤＤとなる。
で説明する。このコンパレータのリファレンス信号はＲ
ＥＦ−である。まず、水平走査帰線期間中のコンパレー
タクロックが”１”のとき、スイッチ４ＡがＯＮするの
でコンデンサＣ１の左端はリファレンス信号ＲＥＦ−と
短絡される。同時にスイッチ４ＣがＯＮするので、イン
バータ５Ｂの入力と出力が短絡され、１／２ＶＤＤの電
圧がコンデンサＣ１の右端に発生する。よって、コンデ
ンサＣ１の両端にはＶREF-−１／２ＶＤＤの電圧が印加
され、コンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREF-−１
／２ＶＤＤ）となる。コンデンサＣ２の電荷ｑ２は、Ｃ
２×１／２ＶＤＤとなる。
【００３６】コンパレータクロックが”０”のとき、ス
イッチ４Ａとスイッチ４ＣはＯＦＦしスイッチ４ＢがＯ
Ｎする。前述の通りコンデンサＣ２の電荷はコンデンサ
Ｃ１へしか移動しないので、コンデンサＣ１とコンデン
サＣ２の電荷の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝
１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREF-は、つぎにス
イッチ４ＣがＯＮするまでかわらない。コンデンサＣ１
左端の電圧は、スイッチ４ＡがＯＦＦ、スイッチ４Ｂが
ＯＮするために、ＶREF-からＶｉｎに変化する。このと
きのインバータ５Ｂの入力電圧すなわちコンデンサＣ２
の両端にかかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREF-）となる。ＶｉｎがＶ
REF-より低い場合は、前式の第２項が負になるので、Ｖ
２はインバータ５Ｂのスレッシュホルド電圧よりも低く
なる。インバータ５Ｂは”１”を出力し、これがコンパ
レータＣＭＮの出力になる。ＶｉｎがＶREF-よりも高い
場合は、コンパレータＣＭＮの出力は０になる。つま
り、コンパレータクロックが”１”のときに読み込んだ
ＶREF-とコンパレータクロックが”０”のときのＶｉｎ
をコンパレートしていることになる。
イッチ４Ａとスイッチ４ＣはＯＦＦしスイッチ４ＢがＯ
Ｎする。前述の通りコンデンサＣ２の電荷はコンデンサ
Ｃ１へしか移動しないので、コンデンサＣ１とコンデン
サＣ２の電荷の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝
１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREF-は、つぎにス
イッチ４ＣがＯＮするまでかわらない。コンデンサＣ１
左端の電圧は、スイッチ４ＡがＯＦＦ、スイッチ４Ｂが
ＯＮするために、ＶREF-からＶｉｎに変化する。このと
きのインバータ５Ｂの入力電圧すなわちコンデンサＣ２
の両端にかかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREF-）となる。ＶｉｎがＶ
REF-より低い場合は、前式の第２項が負になるので、Ｖ
２はインバータ５Ｂのスレッシュホルド電圧よりも低く
なる。インバータ５Ｂは”１”を出力し、これがコンパ
レータＣＭＮの出力になる。ＶｉｎがＶREF-よりも高い
場合は、コンパレータＣＭＮの出力は０になる。つま
り、コンパレータクロックが”１”のときに読み込んだ
ＶREF-とコンパレータクロックが”０”のときのＶｉｎ
をコンパレートしていることになる。
【００３７】図６にコンパレータＣＭＮ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときになり、
コンパレータクロックが”０”のときＶｉｎに変化す
る。（ｂ）はコンデンサＣ１の右端の電圧波形である。
コンパレータクロックが”１”のときは、インバータ５
Ｂのスレッシュホルド電圧である１／２ＶＤＤになり、
コンパレータクロックが”０”のときＣ１／（Ｃ１＋Ｃ
２）×（Ｖｉｎ−ＶREF-）の電圧が１／２ＶＤＤだけバ
イアスされて出現する。（ｃ）はインバータ５Ｂの出力
である。コンパレータクロックが”１”のとき１／２Ｖ
ＤＤになり、コンパレータクロックが”０”のとき、
（Ｖｉｎ−ＶREF-）が負ならばインバータ５Ｂの入力が
１／２ＶＤＤより低くなるので”１”を出力し、正なら
ばインバータ５Ｂの入力が１／２ＶＤＤより高くなるの
で”０”が出力される。よって、Ｖｉｎの表示期間で最
も低い部分はＶREF-を下回るので”１”が出力され、そ
の他の部分は”０”が出力される。
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときになり、
コンパレータクロックが”０”のときＶｉｎに変化す
る。（ｂ）はコンデンサＣ１の右端の電圧波形である。
コンパレータクロックが”１”のときは、インバータ５
Ｂのスレッシュホルド電圧である１／２ＶＤＤになり、
コンパレータクロックが”０”のときＣ１／（Ｃ１＋Ｃ
２）×（Ｖｉｎ−ＶREF-）の電圧が１／２ＶＤＤだけバ
イアスされて出現する。（ｃ）はインバータ５Ｂの出力
である。コンパレータクロックが”１”のとき１／２Ｖ
ＤＤになり、コンパレータクロックが”０”のとき、
（Ｖｉｎ−ＶREF-）が負ならばインバータ５Ｂの入力が
１／２ＶＤＤより低くなるので”１”を出力し、正なら
ばインバータ５Ｂの入力が１／２ＶＤＤより高くなるの
で”０”が出力される。よって、Ｖｉｎの表示期間で最
も低い部分はＶREF-を下回るので”１”が出力され、そ
の他の部分は”０”が出力される。
【００３８】つぎに、コンパレータＣＭＫの動作を図４
で説明する。このコンパレータのリファレンス信号はＫ
番目の抵抗のＨＩＧＨ側から出力される。これをＲＥＦ
ｋとし、その電圧をＶREFkする。コンパレータクロック
が”１”のとき、スイッチ４ＡがＯＮするので、コンデ
ンサＣ１の左端はリファレンス信号ＲＥＦｋと短絡され
る。同時にスイッチ４ＣもＯＮするので、インバータ５
Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧がコン
デンサＣ１の右端に発生する。よって、コンデンサＣ１
の両端にはＶREFk−１／２ＶＤＤの電圧が印加され、コ
ンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREFk−１／２ＶＤ
Ｄ）となる。コンデンサＣ２の電荷ｑ２は、Ｃ２×１／
２ＶＤＤとなる。
で説明する。このコンパレータのリファレンス信号はＫ
番目の抵抗のＨＩＧＨ側から出力される。これをＲＥＦ
ｋとし、その電圧をＶREFkする。コンパレータクロック
が”１”のとき、スイッチ４ＡがＯＮするので、コンデ
ンサＣ１の左端はリファレンス信号ＲＥＦｋと短絡され
る。同時にスイッチ４ＣもＯＮするので、インバータ５
Ｂの入力と出力が短絡され、１／２ＶＤＤの電圧がコン
デンサＣ１の右端に発生する。よって、コンデンサＣ１
の両端にはＶREFk−１／２ＶＤＤの電圧が印加され、コ
ンデンサＣ１の電荷ｑ１は、Ｃ１（ＶREFk−１／２ＶＤ
Ｄ）となる。コンデンサＣ２の電荷ｑ２は、Ｃ２×１／
２ＶＤＤとなる。
【００３９】コンパレータクロックが”０”のとき、ス
イッチ４Ａとスイッチ４ＣはＯＦＦしスイッチ４ＢがＯ
Ｎする。前述の通りコンデンサＣ２の電荷はコンデンサ
Ｃ１へしか移動しないので、コンデンサＣ１とコンデン
サＣ２の電荷の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝
１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREFkは、つぎにス
イッチ４ＣがＯＮするまでかわらない。コンデンサＣ１
左端の電圧は、スイッチ４ＡがＯＦＦ、スイッチ４Ｂが
ＯＮするために、ＶREFkからＶｉｎに変化する。このと
きのインバータ５Ｂの入力電圧すなわちコンデンサＣ２
の両端にかかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREFk）となる。ＶｉｎがＶ
REFkより低い場合は、前式の第２項が負になるので、Ｖ
２はインバータ５Ｂのスレッシュホルド電圧よりも低く
なる。インバータ５Ｂは”１”を出力し、これがコンパ
レータＣＭＫの出力になる。ＶｉｎがＶREFkよりも高い
場合は、コンパレータＣＭＫの出力は０になる。つま
り、コンパレータクロックが”１”のときに読み込んだ
ＶREFkとコンパレータクロックが”０”のときのＶｉｎ
をコンパレートしていることになる。
イッチ４Ａとスイッチ４ＣはＯＦＦしスイッチ４ＢがＯ
Ｎする。前述の通りコンデンサＣ２の電荷はコンデンサ
Ｃ１へしか移動しないので、コンデンサＣ１とコンデン
サＣ２の電荷の差ｑ１−ｑ２は保存され、ｑ１−ｑ２＝
１／２（Ｃ１＋Ｃ２）ＶＤＤ−Ｃ１ＶREFkは、つぎにス
イッチ４ＣがＯＮするまでかわらない。コンデンサＣ１
左端の電圧は、スイッチ４ＡがＯＦＦ、スイッチ４Ｂが
ＯＮするために、ＶREFkからＶｉｎに変化する。このと
きのインバータ５Ｂの入力電圧すなわちコンデンサＣ２
の両端にかかる電圧Ｖ２は、１／２ＶＤＤ＋Ｃ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREFk）となる。ＶｉｎがＶ
REFkより低い場合は、前式の第２項が負になるので、Ｖ
２はインバータ５Ｂのスレッシュホルド電圧よりも低く
なる。インバータ５Ｂは”１”を出力し、これがコンパ
レータＣＭＫの出力になる。ＶｉｎがＶREFkよりも高い
場合は、コンパレータＣＭＫの出力は０になる。つま
り、コンパレータクロックが”１”のときに読み込んだ
ＶREFkとコンパレータクロックが”０”のときのＶｉｎ
をコンパレートしていることになる。
【００４０】図７にコンパレータＣＭＫ内の各部の電圧
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときにＶREFk
になり、コンパレータクロックが”０”のときＶｉｎに
変化する。（ｂ）はコンデンサＣ１の右端の電圧波形で
ある。コンパレータクロックが”１”のときは、インバ
ータ５Ｂのスレッシュホルド電圧である１／２ＶＤＤに
なり、コンパレータクロックが”０”のときＣ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREFk）の電圧が１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREFk）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、正
ならばインバータ５Ｂの入力が１／２ＶＤＤより高くな
るので”０”が出力される。よって、Ｖｉｎの表示期間
の前半はＶREFkより低いので”１”が出力され、後半
は”０”が出力される。
波形を示す。（ａ）はコンデンサＣ１の左端の電圧波形
である。コンパレータクロックが”１”のときにＶREFk
になり、コンパレータクロックが”０”のときＶｉｎに
変化する。（ｂ）はコンデンサＣ１の右端の電圧波形で
ある。コンパレータクロックが”１”のときは、インバ
ータ５Ｂのスレッシュホルド電圧である１／２ＶＤＤに
なり、コンパレータクロックが”０”のときＣ１／（Ｃ
１＋Ｃ２）×（Ｖｉｎ−ＶREFk）の電圧が１／２ＶＤＤ
だけバイアスされて出現する。（ｃ）はインバータ５Ｂ
の出力である。コンパレータクロックが”１”のとき１
／２ＶＤＤになり、コンパレータクロックが”０”のと
き、（Ｖｉｎ−ＶREFk）が負ならばインバータ５Ｂの入
力が１／２ＶＤＤより低くなるので”１”を出力し、正
ならばインバータ５Ｂの入力が１／２ＶＤＤより高くな
るので”０”が出力される。よって、Ｖｉｎの表示期間
の前半はＶREFkより低いので”１”が出力され、後半
は”０”が出力される。
【００４１】このように、コンパレータＣＭ１からコン
パレータＣＭＮは、ＶREF+からＶREF-の間の電圧を等間
隔にコンパレートする。コンパレータの出力は、サンプ
リングのタイミングに合わせたラッチクロックによって
次のサンプリングまで保持される。図８にラッチコンパ
レータクロックとラッチの出力に関係を示す。この段階
で、信号は従来技術で記述と同じになる。（ａ）は、ラ
ッチクロックである。（ｂ）は、図５の（ｃ）を入力と
するラッチＬＴ１の出力である。（ｃ）は、図６の
（ｃ）を入力とするラッチＬＴＮの出力である。（ｄ）
は、図７の（ｃ）を入力とするラッチＬＴＫの出力であ
る。エンコーダ２０は、ラッチから送られてくる２n −
１本の信号より”０”と”１”の切り替わるコンパレー
タを検出し、ｎ本の２進数に変換する。よって、本発明
による方法を用いても従来技術と同じ機能は保たれるこ
とがわかる。
パレータＣＭＮは、ＶREF+からＶREF-の間の電圧を等間
隔にコンパレートする。コンパレータの出力は、サンプ
リングのタイミングに合わせたラッチクロックによって
次のサンプリングまで保持される。図８にラッチコンパ
レータクロックとラッチの出力に関係を示す。この段階
で、信号は従来技術で記述と同じになる。（ａ）は、ラ
ッチクロックである。（ｂ）は、図５の（ｃ）を入力と
するラッチＬＴ１の出力である。（ｃ）は、図６の
（ｃ）を入力とするラッチＬＴＮの出力である。（ｄ）
は、図７の（ｃ）を入力とするラッチＬＴＫの出力であ
る。エンコーダ２０は、ラッチから送られてくる２n −
１本の信号より”０”と”１”の切り替わるコンパレー
タを検出し、ｎ本の２進数に変換する。よって、本発明
による方法を用いても従来技術と同じ機能は保たれるこ
とがわかる。
【００４２】このような方法でＡＤ変換した場合におい
ての、アナログ映像信号入力端子からの入力電流と等価
入力インピーダンスは、従来技術で述べた式と同じにな
る。すなわち、入力電流は、ＩIN＝ｍＣｆSMP Ｖmi、等
価入力インピーダンスは、１／ｍＣｆSMP である。ただ
し、従来技術では、コンパレータクロックの周波数とサ
ンプリングに対応するラッチクロックの周波数が等しい
ためｆSMP は数ＭＨｚと高いが、本発明では、コンパレ
ータクロックはラッチクロックに比べ低くなっている。
コンパレータクロックの周波数をｆCMP とすると、等価
入力インピーダンスは１／ｍＣｆCMP である。いま、コ
ンパレータクロックの周波数は映像信号の水平走査周波
数であるので、１水平走査あたりのサンプリング数をｘ
とすると等価入力インピーダンスは、従来技術に比べｘ
倍高くなる。また、コンパレータクロックが”１”の期
間が帰線期間中にあるので、表示期間の中にＡＤ変換器
から入力側に電荷が逆流して起こるキックバックノイズ
が発生しない。さらに、コンパレータ内のインバータ５
Ｂの入力と出力の短絡する時間を短くできるので、貫通
電流が減り、ＡＤ変換器としての消費電流を少なくでき
る。
ての、アナログ映像信号入力端子からの入力電流と等価
入力インピーダンスは、従来技術で述べた式と同じにな
る。すなわち、入力電流は、ＩIN＝ｍＣｆSMP Ｖmi、等
価入力インピーダンスは、１／ｍＣｆSMP である。ただ
し、従来技術では、コンパレータクロックの周波数とサ
ンプリングに対応するラッチクロックの周波数が等しい
ためｆSMP は数ＭＨｚと高いが、本発明では、コンパレ
ータクロックはラッチクロックに比べ低くなっている。
コンパレータクロックの周波数をｆCMP とすると、等価
入力インピーダンスは１／ｍＣｆCMP である。いま、コ
ンパレータクロックの周波数は映像信号の水平走査周波
数であるので、１水平走査あたりのサンプリング数をｘ
とすると等価入力インピーダンスは、従来技術に比べｘ
倍高くなる。また、コンパレータクロックが”１”の期
間が帰線期間中にあるので、表示期間の中にＡＤ変換器
から入力側に電荷が逆流して起こるキックバックノイズ
が発生しない。さらに、コンパレータ内のインバータ５
Ｂの入力と出力の短絡する時間を短くできるので、貫通
電流が減り、ＡＤ変換器としての消費電流を少なくでき
る。
【００４３】以上、本実施例ではコンパレータクロック
を水平走査帰線期間内に１パルスだけ発生させている
が、その位置は表示期間内でもかまわない。また、その
周波数は水平走査周波数に限定されるものではなく、コ
ンデンサからの電荷のリークが少なければ垂直走査周波
数またはそれ以下でも良い。また、図２に示したフラッ
シュ型ＡＤ変換器の概略ブロック図において、ラッチの
あとにエンコーダを配し信号の処理を行っているが、エ
ンコーダのあとにラッチしてもかまわない。
を水平走査帰線期間内に１パルスだけ発生させている
が、その位置は表示期間内でもかまわない。また、その
周波数は水平走査周波数に限定されるものではなく、コ
ンデンサからの電荷のリークが少なければ垂直走査周波
数またはそれ以下でも良い。また、図２に示したフラッ
シュ型ＡＤ変換器の概略ブロック図において、ラッチの
あとにエンコーダを配し信号の処理を行っているが、エ
ンコーダのあとにラッチしてもかまわない。
【００４４】
【発明の効果】ラッチクロックの周波数よりもコンパレ
ータクロックの周波数を低くするために、サンプリング
の周波数が高くなっても、ＡＤ変換器の入力インピーダ
ンスを高く保つことができる。また、アナログ信号がア
ナログ映像信号である場合、コンパレータクロックが”
１”の期間を帰線期間中におくと、表示期間の中にＡＤ
変換器から入力側に電荷が逆流して起こるキックバック
ノイズが発生しない。
ータクロックの周波数を低くするために、サンプリング
の周波数が高くなっても、ＡＤ変換器の入力インピーダ
ンスを高く保つことができる。また、アナログ信号がア
ナログ映像信号である場合、コンパレータクロックが”
１”の期間を帰線期間中におくと、表示期間の中にＡＤ
変換器から入力側に電荷が逆流して起こるキックバック
ノイズが発生しない。
【図１】本発明の実施例を示す説明図である。
【図２】本発明の実施例および従来技術での動作を説明
するためのＡＤ変換器の概略ブロック図である。
するためのＡＤ変換器の概略ブロック図である。
【図３】本発明の実施例および従来技術での入力信号の
説明図である。
説明図である。
【図４】本発明の実施例および従来技術での動作の説明
図である。
図である。
【図５】本発明の実施例での動作の説明図である。
【図６】本発明の実施例での動作の説明図である。
【図７】本発明の実施例での動作の説明図である。
【図８】本発明の実施例での動作の説明図である。
【図９】本発明の実施例および従来技術での動作の説明
図である。
図である。
【図１０】従来技術での動作の説明図である。
【図１１】従来技術での動作の説明図である。
【図１２】従来技術での動作の説明図である。
ＣＭ１、ＣＭＫ、ＣＭＮ コンパレータ ＬＴ１、ＬＴＫ、ＬＴＮ ラッチ ２０ エンコーダ ４Ａ、４Ｂ、４Ｃ スイッチ ５Ａ、５Ｂ インバータ Ｃ１、Ｃ２ コンデンサ
Claims (4)
- 【請求項１】 コンパレータクロックに従って、アナロ
グ信号とリファレンス信号を比較するコンパレータと、
該コンパレータの比較結果をラッチクロックに従ってラ
ッチするラッチ回路を備え、前記コンパレータは前記ア
ナログ信号と前記リファレンス信号をスイッチで切り替
えて選択し、コンデンサを介してインバータに入力し、
該インバータによりハイまたはロウのコンパレート結果
を出力するＡＤ変換器において、前記コンパレータクロ
ックの周波数が、前記ラッチクロックの周波数よりも低
いことを特徴とするＡＤ変換器。 - 【請求項２】 アナログ信号として、アナログ映像信号
を入力し、コンパレータクロックの周波数を該アナログ
映像信号の水平走査周波数に設定することを特徴とする
請求項１記載のＡＤ変換器。 - 【請求項３】 アナログ信号として、アナログ映像信号
を入力し、コンパレータクロックの周波数を該アナログ
映像信号の垂直走査周波数に設定することを特徴とする
請求項１記載のＡＤ変換器。 - 【請求項４】 アナログ信号として、アナログ映像信号
を入力し、コンパレータがリファレンス信号を選択する
タイミングを前記アナログ映像信号の帰線期間内に設定
することを特徴とする請求項１記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244033A JPH0670199A (ja) | 1992-08-21 | 1992-08-21 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244033A JPH0670199A (ja) | 1992-08-21 | 1992-08-21 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0670199A true JPH0670199A (ja) | 1994-03-11 |
Family
ID=17112713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244033A Pending JPH0670199A (ja) | 1992-08-21 | 1992-08-21 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392364B1 (en) | 1999-06-21 | 2002-05-21 | Denso Corporation | High voltage discharge lamp apparatus for vehicles |
| KR100487487B1 (ko) * | 1997-08-16 | 2005-08-01 | 삼성전자주식회사 | 노이즈를줄이기위한아날로그-디지탈변환기 |
-
1992
- 1992-08-21 JP JP4244033A patent/JPH0670199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487487B1 (ko) * | 1997-08-16 | 2005-08-01 | 삼성전자주식회사 | 노이즈를줄이기위한아날로그-디지탈변환기 |
| US6392364B1 (en) | 1999-06-21 | 2002-05-21 | Denso Corporation | High voltage discharge lamp apparatus for vehicles |
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