JPH0668024A - コンピュータ装置バス、マスタ装置とスレーブ装置の間で通信する方法およびデータ幅を調整する方法 - Google Patents
コンピュータ装置バス、マスタ装置とスレーブ装置の間で通信する方法およびデータ幅を調整する方法Info
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- JPH0668024A JPH0668024A JP5064832A JP6483293A JPH0668024A JP H0668024 A JPH0668024 A JP H0668024A JP 5064832 A JP5064832 A JP 5064832A JP 6483293 A JP6483293 A JP 6483293A JP H0668024 A JPH0668024 A JP H0668024A
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】 (修正有)
【目的】処理中にアドレスされたデータ転送とハンドシ
ェイク・データ転送の間で遷移できるバスを得る。 【構成】マスタ制御器80はデータ転送要求を同期装置
71、非同期装置72、コプロセッサ73、ディスク装
置74、ネットワーク・サーバ75、ハンドシェイク装
置76、8ビット装置77から受けて、バス調停器85
を介してバス50の制御を要求する。バス調停器85が
バス50の制御をマスタ制御器80に許すと、その制御
の下でデータ転送シーケンスが実施される。マスタ制御
器80はバスへ結合されている各装置に対するチャネル
・ハラメータのセットを定めるチャネル制御テーブルを
アクセスして、スレーブ装置により要求される転送シー
ケンスの型を決定する。
ェイク・データ転送の間で遷移できるバスを得る。 【構成】マスタ制御器80はデータ転送要求を同期装置
71、非同期装置72、コプロセッサ73、ディスク装
置74、ネットワーク・サーバ75、ハンドシェイク装
置76、8ビット装置77から受けて、バス調停器85
を介してバス50の制御を要求する。バス調停器85が
バス50の制御をマスタ制御器80に許すと、その制御
の下でデータ転送シーケンスが実施される。マスタ制御
器80はバスへ結合されている各装置に対するチャネル
・ハラメータのセットを定めるチャネル制御テーブルを
アクセスして、スレーブ装置により要求される転送シー
ケンスの型を決定する。
Description
【0001】
【産業上の利用分野】本発明はコンピュータ装置の分野
に関するものである。更に詳しく言えば、本発明はコン
ピュータ装置の種々の装置の間で通信するための改良し
た装置に関するものである。
に関するものである。更に詳しく言えば、本発明はコン
ピュータ装置の種々の装置の間で通信するための改良し
た装置に関するものである。
【0002】
【従来の技術】コンピュータ装置においては、少なくと
も1つのプロセッサと種々の周辺装置との間の通信は、
「バス」と一般に呼ばれている信号線セットを介する情
報の転送により通常行われる。典型的なバスはデータ線
と、制御線と、アドレス線とで構成される。バスを介す
る一般的な通信方法は直接メモリアクセス(DMA)で
ある。DMA転送中は、1つの装置がバスマスタの役割
を演じ、別の装置がスレーブの役割を演ずる。マスタか
らスレーブへ(書込みシーケンス)またはスレーブから
マスタへ(読出しシーケンス)データを転送するため
に、バスマスタはバスのデータ線と制御線を制御する。
DMAは転送を行うために中央処理装置を必要としない
ことが有利である。バスへ結合されている多くの装置は
バスマスタの役割をとり、DMA転送を行うことができ
る。
も1つのプロセッサと種々の周辺装置との間の通信は、
「バス」と一般に呼ばれている信号線セットを介する情
報の転送により通常行われる。典型的なバスはデータ線
と、制御線と、アドレス線とで構成される。バスを介す
る一般的な通信方法は直接メモリアクセス(DMA)で
ある。DMA転送中は、1つの装置がバスマスタの役割
を演じ、別の装置がスレーブの役割を演ずる。マスタか
らスレーブへ(書込みシーケンス)またはスレーブから
マスタへ(読出しシーケンス)データを転送するため
に、バスマスタはバスのデータ線と制御線を制御する。
DMAは転送を行うために中央処理装置を必要としない
ことが有利である。バスへ結合されている多くの装置は
バスマスタの役割をとり、DMA転送を行うことができ
る。
【0003】しかし、必ずしも全ての装置がデータ転送
を同じやり方でとり扱うわけではないから互換性の問題
が起きる。ある装置は、装置がバスのアドレス線上のア
ドレスを認識して、「アドレスされたデータ転送」を行
う。他の装置はバスのアドレス線をモニタせず、その代
わりに、ハンドシェイク・プロトコルを含む「ハンドシ
ェイク・データ転送」を要求する。更に、ある装置は6
4ビット幅のデータのデータ転送を行い、一方、別の装
置は32ビット、16ビットまたは8ビットものデータ
幅をとり扱う事ができるだけである。また、ある装置は
同期データ転送を要求し、一方、別の装置は非同期デー
タ転送を要求する。
を同じやり方でとり扱うわけではないから互換性の問題
が起きる。ある装置は、装置がバスのアドレス線上のア
ドレスを認識して、「アドレスされたデータ転送」を行
う。他の装置はバスのアドレス線をモニタせず、その代
わりに、ハンドシェイク・プロトコルを含む「ハンドシ
ェイク・データ転送」を要求する。更に、ある装置は6
4ビット幅のデータのデータ転送を行い、一方、別の装
置は32ビット、16ビットまたは8ビットものデータ
幅をとり扱う事ができるだけである。また、ある装置は
同期データ転送を要求し、一方、別の装置は非同期デー
タ転送を要求する。
【0004】現在利用できるコンピュータバスはアドレ
スされたデータ転送とハンドシェイク・データ転送の両
方を行うことはできない。たとえば、アドレスされたデ
ータ転送を行うために構成されたバスは、ハンドシェイ
ク・データ転送を要求する周辺装置を含むことはできな
い。ハンドシェイク・データ転送を要求する周辺装置を
そのようなバスへ取り付けるためには、周辺装置のハン
ドシェイク・データ転送プロトコルをバスのアドレスさ
れたデータ転送プロトコルへインターフェイスするため
に、バスと周辺装置の間に特別の回路を設ける必要があ
る。同様に、ハンドシェイク・データ転送のために構成
されたバスは、周辺装置をそのバスへインターフェイス
するための付加回路なしには、アドレスされたデータ転
送を要求する周辺装置を含むことはできない。
スされたデータ転送とハンドシェイク・データ転送の両
方を行うことはできない。たとえば、アドレスされたデ
ータ転送を行うために構成されたバスは、ハンドシェイ
ク・データ転送を要求する周辺装置を含むことはできな
い。ハンドシェイク・データ転送を要求する周辺装置を
そのようなバスへ取り付けるためには、周辺装置のハン
ドシェイク・データ転送プロトコルをバスのアドレスさ
れたデータ転送プロトコルへインターフェイスするため
に、バスと周辺装置の間に特別の回路を設ける必要があ
る。同様に、ハンドシェイク・データ転送のために構成
されたバスは、周辺装置をそのバスへインターフェイス
するための付加回路なしには、アドレスされたデータ転
送を要求する周辺装置を含むことはできない。
【0005】変化するデータ幅の装置の間でデータ転送
を行う現在利用できるバスは、適切なデータ幅に一致さ
せるために少なくとも1つの付加データ転送シーケンス
を要求するという欠点を有する。典型的には、バスマス
タはスレーブがとり扱うことができる幅より広い幅を有
するデータを転送しようとすると、スレーブはデータ転
送のためのそれの正しいポートサイズを示す肯定応答を
合図させられる。それからバスマスタはデータ転送シー
ケンスを早めに終わらせ、後でより狭いデータ幅で別の
シーケンスを試みる。不幸なことに、再試行が後に続く
早めに終わらされるデータ転送はバスを介するデータ通
信を遅くする。
を行う現在利用できるバスは、適切なデータ幅に一致さ
せるために少なくとも1つの付加データ転送シーケンス
を要求するという欠点を有する。典型的には、バスマス
タはスレーブがとり扱うことができる幅より広い幅を有
するデータを転送しようとすると、スレーブはデータ転
送のためのそれの正しいポートサイズを示す肯定応答を
合図させられる。それからバスマスタはデータ転送シー
ケンスを早めに終わらせ、後でより狭いデータ幅で別の
シーケンスを試みる。不幸なことに、再試行が後に続く
早めに終わらされるデータ転送はバスを介するデータ通
信を遅くする。
【0006】
【発明が解決しようとする課題】本発明は、アドレスさ
れたデータ転送とハンドシェイク・データ転送の間で
「処理中」に遷移できる改良したコンピュータ装置バス
を提供するものである。更に、本発明のコンピュータ装
置バスは、データ転送中に、データ転送シーケンスを早
めに終わらせることなしに、ダイナミック・サイジング
内のバーストを行い、かつ同期データ転送と非同期デー
タ転送を行う。
れたデータ転送とハンドシェイク・データ転送の間で
「処理中」に遷移できる改良したコンピュータ装置バス
を提供するものである。更に、本発明のコンピュータ装
置バスは、データ転送中に、データ転送シーケンスを早
めに終わらせることなしに、ダイナミック・サイジング
内のバーストを行い、かつ同期データ転送と非同期デー
タ転送を行う。
【0007】
【発明の概要】この明細書では、中間再構成過程無し
に、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間で「処理中」に遷移する改良したコンピュー
タ装置バスについて説明する。本発明の改良したコンピ
ュータ装置バスは、データ転送中に、データ転送シーケ
ンスを早めに終わらせることなしに、ダイナミック・サ
イジング内のバーストも行う。更に、本発明は処理中に
同期データ転送と非同期データ転送の間の変更を行う。
それらの性能は、行われる転送シーケンスの型に応じて
バス信号線の機能を変更する事により達成される。
に、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間で「処理中」に遷移する改良したコンピュー
タ装置バスについて説明する。本発明の改良したコンピ
ュータ装置バスは、データ転送中に、データ転送シーケ
ンスを早めに終わらせることなしに、ダイナミック・サ
イジング内のバーストも行う。更に、本発明は処理中に
同期データ転送と非同期データ転送の間の変更を行う。
それらの性能は、行われる転送シーケンスの型に応じて
バス信号線の機能を変更する事により達成される。
【0008】アドレスされたデータ転送とハンドシェイ
ク・データ転送の間の処理中の遷移は、肯定応答信号の
セットを提供し、それらの信号の機能を進行中のデータ
転送シーケンスの型に従って変更することにより行われ
る。アドレスされたデータ転送シーケンス中に、スレー
ブ装置を選択するためにアドレス線が用いられ、転送の
終わりを示すためにDMA肯定応答信号が用いられる。
ハンドシェイク・データ転送シーケンス中は、アドレス
線ではなくて、DMA肯定応答信号がスレーブ装置を選
択するための装置選択信号として機能する。また、転送
サイズ信号がアドレスされたデータ転送シーケンスに対
するデータサイズを示すが、ハンドシェイク・データ転
送に対しては用いられない。
ク・データ転送の間の処理中の遷移は、肯定応答信号の
セットを提供し、それらの信号の機能を進行中のデータ
転送シーケンスの型に従って変更することにより行われ
る。アドレスされたデータ転送シーケンス中に、スレー
ブ装置を選択するためにアドレス線が用いられ、転送の
終わりを示すためにDMA肯定応答信号が用いられる。
ハンドシェイク・データ転送シーケンス中は、アドレス
線ではなくて、DMA肯定応答信号がスレーブ装置を選
択するための装置選択信号として機能する。また、転送
サイズ信号がアドレスされたデータ転送シーケンスに対
するデータサイズを示すが、ハンドシェイク・データ転
送に対しては用いられない。
【0009】処理中にデータ幅を変更するために、スレ
ーブ装置のバースト転送性能とマスタ装置の性能を利用
することにより、データ転送シーケンス中のダイナミッ
ク・データ・サイジング内のバーストが実行される。デ
ータの最初の部分をデータ線へドライブすることにより
マスタは開始する。スレーブ装置はバス肯定応答をドラ
イブすることにより応答して、スレーブにより受けられ
たデータのサイズを指示する。スレーブ装置はバースト
可能化線をアサートもして、それがバースト転送をサポ
ートできるかどうかを示す。スレーブがバースト転送を
サポートするならば、バスマスタはデータの残りの部分
に対してバースト転送シーケンスで進み、一方、データ
を桁送りしてスレーブ装置のデータ幅限界を克服する。
ーブ装置のバースト転送性能とマスタ装置の性能を利用
することにより、データ転送シーケンス中のダイナミッ
ク・データ・サイジング内のバーストが実行される。デ
ータの最初の部分をデータ線へドライブすることにより
マスタは開始する。スレーブ装置はバス肯定応答をドラ
イブすることにより応答して、スレーブにより受けられ
たデータのサイズを指示する。スレーブ装置はバースト
可能化線をアサートもして、それがバースト転送をサポ
ートできるかどうかを示す。スレーブがバースト転送を
サポートするならば、バスマスタはデータの残りの部分
に対してバースト転送シーケンスで進み、一方、データ
を桁送りしてスレーブ装置のデータ幅限界を克服する。
【0010】バス肯定応答信号のタイミングを修正する
ことにより、処理中に同期データ転送シーケンスと非同
期データ転送シーケンスの間の遷移が行われる。同期デ
ータ転送シーケンス中に、バス肯定応答信号がスレーブ
装置により1バスクロック・サイクルの間ドライブされ
てデータ転送を肯定応答する。しかし、非同期データ転
送シーケンス中は、スレーブ装置は、1バスクロック・
サイクルより長い期間だけバス肯定応答信号をドライブ
して、マスタ装置がバス・クロックの立ち上がり縁部で
バス肯定応答をサイクルできるようにする。
ことにより、処理中に同期データ転送シーケンスと非同
期データ転送シーケンスの間の遷移が行われる。同期デ
ータ転送シーケンス中に、バス肯定応答信号がスレーブ
装置により1バスクロック・サイクルの間ドライブされ
てデータ転送を肯定応答する。しかし、非同期データ転
送シーケンス中は、スレーブ装置は、1バスクロック・
サイクルより長い期間だけバス肯定応答信号をドライブ
して、マスタ装置がバス・クロックの立ち上がり縁部で
バス肯定応答をサイクルできるようにする。
【0011】
【実施例】この明細書においては、アドレスされたデー
タ転送とハンドシェイク・データ転送を実行し、かつ処
理中にアドレスされたデータ転送とハンドシェイク・デ
ータ転送の間で遷移する改良したコンピュータ装置につ
いて説明する。本発明は、シーケンスを早めに終了させ
ることなしに、データ転送シーケンス中にダイナミック
・サイジング内のバーストも行う。更に、本発明は処理
中に同期データ転送シーケンスと非同期データ転送シー
ケンスの間で遷移する。以下の説明においては、本発明
を完全に理解できるようにするために、特定の回路部
品、特定の回路経路のような数多くの詳細事項について
述べる。しかし、本発明を実施するためにそれらの特定
の詳細を必要としないことが当業者には明らかであろ
う。他の場合には、本発明を不必要にあいまいにしない
ようにするために、周知の電気的構造および回路が示さ
れている。
タ転送とハンドシェイク・データ転送を実行し、かつ処
理中にアドレスされたデータ転送とハンドシェイク・デ
ータ転送の間で遷移する改良したコンピュータ装置につ
いて説明する。本発明は、シーケンスを早めに終了させ
ることなしに、データ転送シーケンス中にダイナミック
・サイジング内のバーストも行う。更に、本発明は処理
中に同期データ転送シーケンスと非同期データ転送シー
ケンスの間で遷移する。以下の説明においては、本発明
を完全に理解できるようにするために、特定の回路部
品、特定の回路経路のような数多くの詳細事項について
述べる。しかし、本発明を実施するためにそれらの特定
の詳細を必要としないことが当業者には明らかであろ
う。他の場合には、本発明を不必要にあいまいにしない
ようにするために、周知の電気的構造および回路が示さ
れている。
【0012】図1は、広範囲な装置の間で通信するため
に結合されている本発明のコンピュータ装置バスを示
す。本発明のコンピュータ装置バスはバス50と、マス
タ制御器80と、バス調停器85とで構成される。図1
はバス50を介して通信できる広範囲な装置の例を示
す。本発明は図示の型の装置に限定されないことに注目
すべきである。説明のために、バス50は同期装置71
と、非同期装置72と、コプロセッサ73と、ディスク
装置74と、ネットワーク・サーバ75と、ハンドシェ
イク装置76と、8ビット装置77とへ結合されている
様子が示されている。この実施例においては、32ビッ
トデータ幅または64ビットデータ幅を有するどのよう
な同期装置もバスマスタの役割をとることができる。
に結合されている本発明のコンピュータ装置バスを示
す。本発明のコンピュータ装置バスはバス50と、マス
タ制御器80と、バス調停器85とで構成される。図1
はバス50を介して通信できる広範囲な装置の例を示
す。本発明は図示の型の装置に限定されないことに注目
すべきである。説明のために、バス50は同期装置71
と、非同期装置72と、コプロセッサ73と、ディスク
装置74と、ネットワーク・サーバ75と、ハンドシェ
イク装置76と、8ビット装置77とへ結合されている
様子が示されている。この実施例においては、32ビッ
トデータ幅または64ビットデータ幅を有するどのよう
な同期装置もバスマスタの役割をとることができる。
【0013】マスタ制御器80はバス50上のバスマス
タの役割を取ることができる任意の装置の機能性を表す
ことを意図するものである。マスタ制御器80はデータ
転送要求を装置71〜77から受けて、バス調停器85
を介してバス50の制御を要求する。バス調停器85が
バス50の制御をマスタ制御器80に許すと、データ転
送シーケンスはマスタ制御器80の制御の下に進む。マ
スタ制御器80は、バスへ結合されている各装置に対す
るチャネル・パラメータのセットを定めるチャネル制御
テーブル79を維持する。
タの役割を取ることができる任意の装置の機能性を表す
ことを意図するものである。マスタ制御器80はデータ
転送要求を装置71〜77から受けて、バス調停器85
を介してバス50の制御を要求する。バス調停器85が
バス50の制御をマスタ制御器80に許すと、データ転
送シーケンスはマスタ制御器80の制御の下に進む。マ
スタ制御器80は、バスへ結合されている各装置に対す
るチャネル・パラメータのセットを定めるチャネル制御
テーブル79を維持する。
【0014】次に、チャネル制御テーブル79の例が示
されている図5を参照する。バスマスタの役割をとるこ
とができる各装置は、本発明のコンピュータ装置バスに
より提供される各通信パラメータに対してチャネル・パ
ラメータを定めるチャネル制御テーブル79を維持す
る。この実施例においては、チャネル制御テーブルは、
8つの通信チャネルのおのおのに対して1つのエント
リ、したがって8つのエントリを有する。チャネル制御
テーブル79の1行目はチャネル0の発信元装置と宛先
装置へチャネル・パラメータを供給する。チャネル0パ
ラメータはSB0、DB0、SM0、SP0、DS0、
DM0およびDP0を含む。同様に、チャネル1パラメ
ータはSB1、DB1、SS1、SM1、SP1、DS
1、DM1、DP1を含む。チャネル0〜7に対してチ
ャネル・パラメータは同様に含む。一般に、チャネルx
パラメータはSBx、DBx、SSx、SMx、DS
x、DMx、DPxにより提供される。
されている図5を参照する。バスマスタの役割をとるこ
とができる各装置は、本発明のコンピュータ装置バスに
より提供される各通信パラメータに対してチャネル・パ
ラメータを定めるチャネル制御テーブル79を維持す
る。この実施例においては、チャネル制御テーブルは、
8つの通信チャネルのおのおのに対して1つのエント
リ、したがって8つのエントリを有する。チャネル制御
テーブル79の1行目はチャネル0の発信元装置と宛先
装置へチャネル・パラメータを供給する。チャネル0パ
ラメータはSB0、DB0、SM0、SP0、DS0、
DM0およびDP0を含む。同様に、チャネル1パラメ
ータはSB1、DB1、SS1、SM1、SP1、DS
1、DM1、DP1を含む。チャネル0〜7に対してチ
ャネル・パラメータは同様に含む。一般に、チャネルx
パラメータはSBx、DBx、SSx、SMx、DS
x、DMx、DPxにより提供される。
【0015】SBxは、チャネルx発信元装置に対する
データ転送シーケンスの型、アドレスされたデータ転送
またはハンドシェイク・データ転送、を示す1ビットで
ある。DBxは、チャネルx宛先装置に対するデータ転
送シーケンスの型、アドレスされたデータ転送またはハ
ンドシェイク・データ転送、を示す1ビットである。S
Sxは、チャネルx発信元装置に対する同期データ転送
または非同期データ転送を選択する1ビットである。S
Mxは、チャネルx発信元装置に対する多重化されたデ
ータ転送または多重化されないデータ転送を選択する1
ビットである。SPxはチャネルx発信元装置に対する
データポート・サイズの2ビット標識である。DSx
は、チャネルx宛先装置に対する同期データ転送または
非同期データ転送を選択する1ビットである。DMx
は、チャネルx宛先装置に対する多重化されたデータ転
送または多重化されないデータ転送を選択する1ビット
である。DPxはチャネルx宛先装置に対するデータポ
ート・サイズの2ビット標識である。
データ転送シーケンスの型、アドレスされたデータ転送
またはハンドシェイク・データ転送、を示す1ビットで
ある。DBxは、チャネルx宛先装置に対するデータ転
送シーケンスの型、アドレスされたデータ転送またはハ
ンドシェイク・データ転送、を示す1ビットである。S
Sxは、チャネルx発信元装置に対する同期データ転送
または非同期データ転送を選択する1ビットである。S
Mxは、チャネルx発信元装置に対する多重化されたデ
ータ転送または多重化されないデータ転送を選択する1
ビットである。SPxはチャネルx発信元装置に対する
データポート・サイズの2ビット標識である。DSx
は、チャネルx宛先装置に対する同期データ転送または
非同期データ転送を選択する1ビットである。DMx
は、チャネルx宛先装置に対する多重化されたデータ転
送または多重化されないデータ転送を選択する1ビット
である。DPxはチャネルx宛先装置に対するデータポ
ート・サイズの2ビット標識である。
【0016】本発明により提供される種々の転送シーケ
ンスの間の処理中遷移を実行するために、マスタ制御器
80はチャネル制御テーブル79をアクセスして、スレ
ーブ装置により要求される転送シーケンスの型を決定す
る。チャネル制御テーブル79に含まれている情報を基
にして、マスタ制御器80はバス50を介して送られる
バス信号の機能とタイミングを修正する。
ンスの間の処理中遷移を実行するために、マスタ制御器
80はチャネル制御テーブル79をアクセスして、スレ
ーブ装置により要求される転送シーケンスの型を決定す
る。チャネル制御テーブル79に含まれている情報を基
にして、マスタ制御器80はバス50を介して送られる
バス信号の機能とタイミングを修正する。
【0017】図2は、アドレスされたデータ転送からハ
ンドシェイク・データ転送への処理中遷移に対するタイ
ミングを示す。この図は、コプロセッサ73から同期装
置71への同期アドレスされた書込みシーケンスと、そ
れに続くハンドシェイク装置76からネットワーク・サ
ーバ75への同期ハンドシェイク書込みシーケンスとを
示す。示されている装置は説明のためだけのものであ
る。広範囲な種類の装置が、本発明により行われるデー
タ転送シーケンスを実行するためにマスタの役割とスレ
ーブの役割をとることができる。本発明のここで説明し
ている実施例では、プログラムされたI/Oのような他
の型の転送シーケンスではなくて、DMA転送に対し
て、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移を実行することが好ましい。
ンドシェイク・データ転送への処理中遷移に対するタイ
ミングを示す。この図は、コプロセッサ73から同期装
置71への同期アドレスされた書込みシーケンスと、そ
れに続くハンドシェイク装置76からネットワーク・サ
ーバ75への同期ハンドシェイク書込みシーケンスとを
示す。示されている装置は説明のためだけのものであ
る。広範囲な種類の装置が、本発明により行われるデー
タ転送シーケンスを実行するためにマスタの役割とスレ
ーブの役割をとることができる。本発明のここで説明し
ている実施例では、プログラムされたI/Oのような他
の型の転送シーケンスではなくて、DMA転送に対し
て、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移を実行することが好ましい。
【0018】DMA肯定応答62(DACK)信号のセ
ットを供給し、かつ行われるデータ転送シーケンスの型
に応じてDMA肯定応答62の機能を変更することによ
り、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移が行われる。アドレスされたデ
ータ転送シーケンス中は、データ56(DATA)上の
データは、有効なデータを知らせるデータ・ストローブ
57(DS)へ同期させられる。DMA肯定応答62は
転送の終わりを指示するように機能する。ハンドシェイ
ク・データ転送シーケンス中は、データ56上の有効な
データがデータ・ストローブ57により知らせられる。
しかし、DMA肯定応答62は装置選択信号のセットと
して機能して、転送の終わりを知らせるのではなくて、
スレーブ装置を選択する。また、転送サイズ59がアド
レスされたデータ転送に対するデータサイズを指示する
が、ハンドシェイク・データ転送のためには用いられな
い。
ットを供給し、かつ行われるデータ転送シーケンスの型
に応じてDMA肯定応答62の機能を変更することによ
り、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移が行われる。アドレスされたデ
ータ転送シーケンス中は、データ56(DATA)上の
データは、有効なデータを知らせるデータ・ストローブ
57(DS)へ同期させられる。DMA肯定応答62は
転送の終わりを指示するように機能する。ハンドシェイ
ク・データ転送シーケンス中は、データ56上の有効な
データがデータ・ストローブ57により知らせられる。
しかし、DMA肯定応答62は装置選択信号のセットと
して機能して、転送の終わりを知らせるのではなくて、
スレーブ装置を選択する。また、転送サイズ59がアド
レスされたデータ転送に対するデータサイズを指示する
が、ハンドシェイク・データ転送のためには用いられな
い。
【0019】本発明のここで説明している実施例におい
て供給される残りのバス信号は、バスクロック51(C
LK)と、バス要求52(BREQ)と、バス許可53
(BACK)と、読出し/書込み60(R/W)と、D
MA要求61(DREQ)と、DMA受信63(DAC
P)とを含む。図2、図3および図4のタイミング図に
おいては、3つの異なるレベルを有する信号が示されて
いる。高いレベルは「論理1」を示し、低いレベルは
「論理0」を示す。高いレベルと低いレベルの中間のレ
ベルは、この実施例により行われる3状態制御に関連す
る高インピーダンス状態にあることを示す。
て供給される残りのバス信号は、バスクロック51(C
LK)と、バス要求52(BREQ)と、バス許可53
(BACK)と、読出し/書込み60(R/W)と、D
MA要求61(DREQ)と、DMA受信63(DAC
P)とを含む。図2、図3および図4のタイミング図に
おいては、3つの異なるレベルを有する信号が示されて
いる。高いレベルは「論理1」を示し、低いレベルは
「論理0」を示す。高いレベルと低いレベルの中間のレ
ベルは、この実施例により行われる3状態制御に関連す
る高インピーダンス状態にあることを示す。
【0020】図2を再び参照して、コプロセッサ73か
ら同期装置71へのアドレスされた書込みシーケンスに
ついて説明する。このシーケンスは時刻t1で始まり、
同期装置71はDMA要求61をアサートすることによ
りデータ転送を要求する。この実施例においては、DM
A要求61は周辺装置を構成するために用いる4ビット
で構成される。DMA要求61の状態は、本発明のここ
で説明している実施例により供給される8つの通信チャ
ネルのうちどれが用いられるかを決定し、チャネル制御
テーブル79へインデックスを供給する。コプロセッサ
73は1クロック・サイクル後の時刻t2に、バス要求
52を低くアサートすることにより、DMA要求61に
応答する。バスマスタは、DMA要求61に応答するた
めに、少なくとも1クロック・サイクルを要求すること
に注目すべきである。バス50が別の装置の制御の下に
無いと仮定すると、バス調停器85は、時刻t3に、バ
ス許可53を低くアサートすることによりバス要求50
に応答して、バス50の制御をコプロセッサ73に許可
する。このようにして、時刻t3には、コプロセッサ7
3はバスマスタになる。コプロセッサ73はデータ転送
シーケンス全体にわたってバス要求52を低く保つ。時
刻t4には、コプロセッサ73はDMA受信63を低く
アサートして、DMA要求61が受けられたことを同期
装置71へ知らせる。DMA受信63は時刻t5におい
て同期装置71にDMA要求61を終わらせる。
ら同期装置71へのアドレスされた書込みシーケンスに
ついて説明する。このシーケンスは時刻t1で始まり、
同期装置71はDMA要求61をアサートすることによ
りデータ転送を要求する。この実施例においては、DM
A要求61は周辺装置を構成するために用いる4ビット
で構成される。DMA要求61の状態は、本発明のここ
で説明している実施例により供給される8つの通信チャ
ネルのうちどれが用いられるかを決定し、チャネル制御
テーブル79へインデックスを供給する。コプロセッサ
73は1クロック・サイクル後の時刻t2に、バス要求
52を低くアサートすることにより、DMA要求61に
応答する。バスマスタは、DMA要求61に応答するた
めに、少なくとも1クロック・サイクルを要求すること
に注目すべきである。バス50が別の装置の制御の下に
無いと仮定すると、バス調停器85は、時刻t3に、バ
ス許可53を低くアサートすることによりバス要求50
に応答して、バス50の制御をコプロセッサ73に許可
する。このようにして、時刻t3には、コプロセッサ7
3はバスマスタになる。コプロセッサ73はデータ転送
シーケンス全体にわたってバス要求52を低く保つ。時
刻t4には、コプロセッサ73はDMA受信63を低く
アサートして、DMA要求61が受けられたことを同期
装置71へ知らせる。DMA受信63は時刻t5におい
て同期装置71にDMA要求61を終わらせる。
【0021】データの第1の部分の転送は時刻t5に始
まる。その時刻にはバスマスタ、この例ではコプロセッ
サ73、が希望のアドレスをアドレス線54へドライブ
し、転送サイズ59をアサートして転送のためのデータ
サイズを指示し、読出し/書込み60を低くアサートし
て書込みシーケンスを指示する。この実施例において
は、データ転送サイズは1バイトから128バイトの範
囲である。1クロック・サイクル後の時刻t5において
は、バスマスタはアドレス・ストローブ55の高から低
への遷移をアサートして、有効なアドレスがバス50に
あることを指示する。時刻t5にバスマスタはデータの
第1の部分をデータ線56へドライブし、時刻t6にデ
ータ・ストローブ57をアサートして、データ線56に
おけるデータが有効であることを指示する。この実施例
においては、データ線56は32ビットデータ値を取り
扱う事ができる32の信号線を含む。スレーブ装置、こ
の例においては同期装置71、はアドレス線54を調
べ、時刻t6にバス肯定応答58をアサートすることに
よりデータの第1の部分を肯定応答する。それから、バ
スマスタはデータ線56と、データ・ストローブ57
と、アドレス線54と、アドレス・ストローブ55とを
時刻t7にアサートする。時刻t7においてアドレスさ
れた書込みシーケンスに対してデータの第1の部分の転
送の終了をマークする。それから、バスマスタはアドレ
ス線54上の次の希望のアドレスを直ちにドライブして
データの次の部分の転送を開始する。時刻t4から時刻
t7までのタイミング・シーケンスは、アドレスされた
データ転送シーケンスの間に、転送されるデータの各部
分に対して繰り返される。時刻t9においては、コプロ
セッサ73はバス要求52をデアサートする。それに応
答して、バス調停器85は時刻t10にバス許可53を
デアサートして、アドレスされたデータ転送シーケンス
を終わる。また、時刻t9において、DMA肯定応答6
2はアサートされて、データ転送シーケンスの終わりを
知らせる。時刻t9においては、上記転送シーケンスが
終わらされる前に、新しい装置、この実施例においては
ハンドシェイク装置76、がDMA61をアサートする
ことによりデータ転送を要求する。
まる。その時刻にはバスマスタ、この例ではコプロセッ
サ73、が希望のアドレスをアドレス線54へドライブ
し、転送サイズ59をアサートして転送のためのデータ
サイズを指示し、読出し/書込み60を低くアサートし
て書込みシーケンスを指示する。この実施例において
は、データ転送サイズは1バイトから128バイトの範
囲である。1クロック・サイクル後の時刻t5において
は、バスマスタはアドレス・ストローブ55の高から低
への遷移をアサートして、有効なアドレスがバス50に
あることを指示する。時刻t5にバスマスタはデータの
第1の部分をデータ線56へドライブし、時刻t6にデ
ータ・ストローブ57をアサートして、データ線56に
おけるデータが有効であることを指示する。この実施例
においては、データ線56は32ビットデータ値を取り
扱う事ができる32の信号線を含む。スレーブ装置、こ
の例においては同期装置71、はアドレス線54を調
べ、時刻t6にバス肯定応答58をアサートすることに
よりデータの第1の部分を肯定応答する。それから、バ
スマスタはデータ線56と、データ・ストローブ57
と、アドレス線54と、アドレス・ストローブ55とを
時刻t7にアサートする。時刻t7においてアドレスさ
れた書込みシーケンスに対してデータの第1の部分の転
送の終了をマークする。それから、バスマスタはアドレ
ス線54上の次の希望のアドレスを直ちにドライブして
データの次の部分の転送を開始する。時刻t4から時刻
t7までのタイミング・シーケンスは、アドレスされた
データ転送シーケンスの間に、転送されるデータの各部
分に対して繰り返される。時刻t9においては、コプロ
セッサ73はバス要求52をデアサートする。それに応
答して、バス調停器85は時刻t10にバス許可53を
デアサートして、アドレスされたデータ転送シーケンス
を終わる。また、時刻t9において、DMA肯定応答6
2はアサートされて、データ転送シーケンスの終わりを
知らせる。時刻t9においては、上記転送シーケンスが
終わらされる前に、新しい装置、この実施例においては
ハンドシェイク装置76、がDMA61をアサートする
ことによりデータ転送を要求する。
【0022】ハンドシェイク装置76からネットワーク
・サーバ75へのハンドシェイク読出しシーケンスが時
刻t10に始まる。その時に、ネットワーク・サーバ7
5はバス要求52を低くアサートする。それに応答し
て、バス調停器85は1クロック・サイクル後の時刻t
11にバス許可53を低くアサートすることにより、バ
ス50の制御をネットワーク・サーバ75に許可する。
したがって、ネットワーク・サーバ75は時刻t11に
バスマスタの役割を取る。バスクロック51の1サイク
ルの後で、ネットワーク・サーバ75はDMA受信63
を低くアサートしてDMA要求61の受け取りを指示
し、DMA肯定応答62をアサートしてどのハンドシェ
イク装置が希望の装置であるかを指示する。ここで説明
している実施例では、DMA肯定応答62は4つの信号
線で構成される。また、時刻t11の1クロック・サイ
クル後に、バスマスタは読出し/書込み60を高くアサ
ートして、読出し動作が行われていることをスレーブ装
置へ知らせる。時刻t12には、マスタ装置がDMA要
求61をデアサートする。ハンドシェイク・データ転送
シーケンスに対してデータサイズ59はアサートされな
い。
・サーバ75へのハンドシェイク読出しシーケンスが時
刻t10に始まる。その時に、ネットワーク・サーバ7
5はバス要求52を低くアサートする。それに応答し
て、バス調停器85は1クロック・サイクル後の時刻t
11にバス許可53を低くアサートすることにより、バ
ス50の制御をネットワーク・サーバ75に許可する。
したがって、ネットワーク・サーバ75は時刻t11に
バスマスタの役割を取る。バスクロック51の1サイク
ルの後で、ネットワーク・サーバ75はDMA受信63
を低くアサートしてDMA要求61の受け取りを指示
し、DMA肯定応答62をアサートしてどのハンドシェ
イク装置が希望の装置であるかを指示する。ここで説明
している実施例では、DMA肯定応答62は4つの信号
線で構成される。また、時刻t11の1クロック・サイ
クル後に、バスマスタは読出し/書込み60を高くアサ
ートして、読出し動作が行われていることをスレーブ装
置へ知らせる。時刻t12には、マスタ装置がDMA要
求61をデアサートする。ハンドシェイク・データ転送
シーケンスに対してデータサイズ59はアサートされな
い。
【0023】時刻t12にバスマスタがデータ・ストロ
ーブ57をドライブする時にデータ転送が始まる。スレ
ーブ装置、この実施例においてはハンドシェイク装置7
6、は時刻t13にデータの第1の部分をデータ線56
へドライブする。時刻t14において、バスマスタはデ
ータ・ストローブ57の立ち上がり縁部におけるデータ
を読出す。信号の遅延時間を考慮して、データは時刻t
14においてデータをデータ線56で依然として利用で
きる。時刻t12からt14までのハンドシェイク・シ
ーケンスが、ハンドシェイク読出しシーケンス中に転送
されたデータの各部分に対して繰り返される。時刻t1
5においては、データの最後の部分がバスマスタにより
読出されるにつれて、ネットワーク・サーバ75がバス
要求52をデアサートする。それに応答して、バス調停
器器85は時刻t16にバス許可53をデアサートし、
同期ハンドシェイク読出しシーケンスの終わりを知らせ
る。
ーブ57をドライブする時にデータ転送が始まる。スレ
ーブ装置、この実施例においてはハンドシェイク装置7
6、は時刻t13にデータの第1の部分をデータ線56
へドライブする。時刻t14において、バスマスタはデ
ータ・ストローブ57の立ち上がり縁部におけるデータ
を読出す。信号の遅延時間を考慮して、データは時刻t
14においてデータをデータ線56で依然として利用で
きる。時刻t12からt14までのハンドシェイク・シ
ーケンスが、ハンドシェイク読出しシーケンス中に転送
されたデータの各部分に対して繰り返される。時刻t1
5においては、データの最後の部分がバスマスタにより
読出されるにつれて、ネットワーク・サーバ75がバス
要求52をデアサートする。それに応答して、バス調停
器器85は時刻t16にバス許可53をデアサートし、
同期ハンドシェイク読出しシーケンスの終わりを知らせ
る。
【0024】図3は、動作中における同期転送シーケン
スと非同期転送シーケンスの間の遷移を示す。動作中遷
移は、要求している装置がサポートする転送シーケンス
の型を決定するためにチャネル転送制御テーブル79を
アクセスすることにより及びバス肯定応答58のタイミ
ングを変更することにより行われる。同期転送シーケン
ス中は、バス肯定応答58はデータ転送を肯定応答する
ため、スレーブ装置によりバスクロック51の1サイク
ルだけドライブされる。非同期データ転送シーケンス中
は、マスタ装置がバスクロック51の立ち上がり縁部で
バス肯定応答をサンプルできるようにスレーブ装置はバ
スクロック51の1サイクルより長い期間の間バス肯定
応答58をドライブする。
スと非同期転送シーケンスの間の遷移を示す。動作中遷
移は、要求している装置がサポートする転送シーケンス
の型を決定するためにチャネル転送制御テーブル79を
アクセスすることにより及びバス肯定応答58のタイミ
ングを変更することにより行われる。同期転送シーケン
ス中は、バス肯定応答58はデータ転送を肯定応答する
ため、スレーブ装置によりバスクロック51の1サイク
ルだけドライブされる。非同期データ転送シーケンス中
は、マスタ装置がバスクロック51の立ち上がり縁部で
バス肯定応答をサンプルできるようにスレーブ装置はバ
スクロック51の1サイクルより長い期間の間バス肯定
応答58をドライブする。
【0025】図3は同期書込みシーケンスと、それに続
く、コプロセッサ73から非同期装置72への非同期書
込みシーケンスとを示す。上記のように、装置の指定は
説明のためだけのものである。同期書込みシーケンスは
時刻t20で始まり、時刻t22で終わる。その時にD
MA肯定応答62がアサートされて、前のデータ転送シ
ーケンスの終わりを知らせる。時刻t20からt22ま
での転送シーケンスは、時刻t1から時刻t9までのシ
ーケンスにおいて先に説明したものと同じである。
く、コプロセッサ73から非同期装置72への非同期書
込みシーケンスとを示す。上記のように、装置の指定は
説明のためだけのものである。同期書込みシーケンスは
時刻t20で始まり、時刻t22で終わる。その時にD
MA肯定応答62がアサートされて、前のデータ転送シ
ーケンスの終わりを知らせる。時刻t20からt22ま
での転送シーケンスは、時刻t1から時刻t9までのシ
ーケンスにおいて先に説明したものと同じである。
【0026】時刻t21には、非同期装置72は、前の
シーケンスが終了する前でも、DMA要求61を要求す
ることにより転送の要求を開始する。時刻t23には、
コプロセッサ73は、バス要求を低くアサートすること
により、要求されている転送を行えるようにするために
バスの制御を要求する。1クロック・サイクル後で、バ
ス調停器85はバス許可53を低くアサートすることに
よりバスの制御をコプロセッサ73に許可する。時刻t
24においては、コプロセッサ73はDMA受信63を
低くアサートして、転送要求の受け取りを知らせる。ま
た、時刻t24においては、バスマスタ、この実施例に
おいてはコプロセッサ73、はアドレス線54における
希望のアドレスをドライブし、転送サイズ59をアサー
トすることによりデータサイズを知らせ、読出し/書込
み60を低くアサートすることにより書込みシーケンス
を知らせる。それから、時刻t25には、バスマスタは
アドレス・ストローブを低くアサートし、データの第1
の部分をデータ線56へドライブする。
シーケンスが終了する前でも、DMA要求61を要求す
ることにより転送の要求を開始する。時刻t23には、
コプロセッサ73は、バス要求を低くアサートすること
により、要求されている転送を行えるようにするために
バスの制御を要求する。1クロック・サイクル後で、バ
ス調停器85はバス許可53を低くアサートすることに
よりバスの制御をコプロセッサ73に許可する。時刻t
24においては、コプロセッサ73はDMA受信63を
低くアサートして、転送要求の受け取りを知らせる。ま
た、時刻t24においては、バスマスタ、この実施例に
おいてはコプロセッサ73、はアドレス線54における
希望のアドレスをドライブし、転送サイズ59をアサー
トすることによりデータサイズを知らせ、読出し/書込
み60を低くアサートすることにより書込みシーケンス
を知らせる。それから、時刻t25には、バスマスタは
アドレス・ストローブを低くアサートし、データの第1
の部分をデータ線56へドライブする。
【0027】この転送シーケンスは非同期であるから、
バスクロック51はスレーブ装置、この実施例において
は非同期装置72、によりサンプルされない。バスマス
タは、データを利用できることを、時刻t26に出たス
トローブ57を低くアサートすることにより知らせる。
スレーブ装置は、時刻t27に、バス肯定応答58をア
サートすることにより応答して、データの第1の部分が
受けられたことを示す。バスクロック51の立ち上がり
縁部でバスマスタがバス肯定応答58をサンプルするよ
うにするために、スレーブは1クロック・サンプルより
長い期間にわたってバス肯定応答58をドライブする。
時刻t28においては、バスマスタはデータ線56とデ
ータ・ストローブ57をデアサートする。また、時刻t
28においては、バスマスタは次の希望のアドレスをア
ドレス線54へドライブする。時刻t24からt28ま
でのデータ書込みシーケンスは、非同期書込みシーケン
ス中に転送されたデータの各部分に対して繰り返され
る。時刻t30にDMA肯定応答62はアサートされて
シーケンスの終わりを知らせる。
バスクロック51はスレーブ装置、この実施例において
は非同期装置72、によりサンプルされない。バスマス
タは、データを利用できることを、時刻t26に出たス
トローブ57を低くアサートすることにより知らせる。
スレーブ装置は、時刻t27に、バス肯定応答58をア
サートすることにより応答して、データの第1の部分が
受けられたことを示す。バスクロック51の立ち上がり
縁部でバスマスタがバス肯定応答58をサンプルするよ
うにするために、スレーブは1クロック・サンプルより
長い期間にわたってバス肯定応答58をドライブする。
時刻t28においては、バスマスタはデータ線56とデ
ータ・ストローブ57をデアサートする。また、時刻t
28においては、バスマスタは次の希望のアドレスをア
ドレス線54へドライブする。時刻t24からt28ま
でのデータ書込みシーケンスは、非同期書込みシーケン
ス中に転送されたデータの各部分に対して繰り返され
る。時刻t30にDMA肯定応答62はアサートされて
シーケンスの終わりを知らせる。
【0028】図4は本発明のダイナミック・サイジング
機能内のバーストを示す。転送シーケンスのためのデー
タサイズを示す転送サイズ59信号を供給し、スレーブ
装置のバースト転送性能と、処理中にデータ幅を変更す
るためにマスタ装置乗せ機能とを利用することにより、
転送シーケンス中のダイナミック・サイジング機能内の
バーストが実行される。マスタがデータの第1の部分を
データ56へドライブすると、それは転送サイズ59も
ドライブして転送シーケンスに対するデータのサイズを
示す。スレーブ装置はバス肯定応答58をドライブする
ことにより応答して、スレーブ装置により受けられたデ
ータのサイズを指示する。また、スレーブ装置はバース
ト可能化64(BENA)をアサートして、バースト転
送をそれがサポートできるかどうかを指示する。スレー
ブ装置がバースト転送をサポートするものとすると、バ
スマスタはデータの残りの部分に対してバースト転送シ
ーケンスで進み、その間にデータを桁送りしてスレーブ
装置のデータ幅制限に対処する。
機能内のバーストを示す。転送シーケンスのためのデー
タサイズを示す転送サイズ59信号を供給し、スレーブ
装置のバースト転送性能と、処理中にデータ幅を変更す
るためにマスタ装置乗せ機能とを利用することにより、
転送シーケンス中のダイナミック・サイジング機能内の
バーストが実行される。マスタがデータの第1の部分を
データ56へドライブすると、それは転送サイズ59も
ドライブして転送シーケンスに対するデータのサイズを
示す。スレーブ装置はバス肯定応答58をドライブする
ことにより応答して、スレーブ装置により受けられたデ
ータのサイズを指示する。また、スレーブ装置はバース
ト可能化64(BENA)をアサートして、バースト転
送をそれがサポートできるかどうかを指示する。スレー
ブ装置がバースト転送をサポートするものとすると、バ
スマスタはデータの残りの部分に対してバースト転送シ
ーケンスで進み、その間にデータを桁送りしてスレーブ
装置のデータ幅制限に対処する。
【0029】図4の実施例においては、コプロセッサ7
3からのデータの32ビットの書込みが8ビット装置に
対して試みられる。その8ビット装置は8ビット幅のデ
ータを受けるだけである。8ビット装置77は、時刻t
40の前に、DMA要求61をアサートすることによ
り、データ転送を要求する。それは、時刻t41に、コ
プロセッサ73にバス要求52をアサートさせる。バス
50が別の装置により制御されないと仮定すると、調停
器85が時刻t42にバス許可53を低くアサートする
ことにより、コプロセッサ73がバス50を制御するこ
とを許可する。そのコプロセッサはバスマスタになる。
時刻t43においては、コプロセッサ73はDMA受信
63を低くアサートして、転送要求が受けられたことを
知らせる。また、時刻t43においては、バスマスタは
希望のアドレスをアドレス線へアサートし、転送サイズ
59をアサートして、データの32ビットが転送されて
いることを知らせる。時刻t44においては、バスマス
タはアドレス・ストローブ55を低くアサートし、デー
タをデータ線56へドライブする。それから、バスマス
タは、時刻t45に、データストローブ57を低くアサ
ートして、有効なデータを利用できることをスレーブ装
置へ指示する。スレーブ装置、この実施例においては8
ビット装置77、はバス肯定応答58をドライブするこ
とにより応答して、データの8ビットだけが受けられる
ことを指示する。また時刻t45においては、スレーブ
装置はバースト可能化64(BENA)を低くアサート
して、それがデータのバースト転送を取り扱うことがで
きることを指示する。時刻t45においてスレーブ装置
がバースト可能化64を低くアサートしないとすると、
転送シーケンスは終了し、その結果として残りのデータ
を転送するデータ転送シーケンスが後で行われることに
なる。時刻t45にバースト可能化64がアサートされ
ると、バスマスタは進んで、時刻t46と、時刻t47
と、時刻t48とで、データの残りの8ビット部分を転
送する。時刻t46〜t49において、8ビット幅デー
タがデータ線56へドライブされていることを転送サイ
ズ59が指示する。コプロセッサ73は時刻t49にバ
ス要求をデアサートする。それはバス調停器85にバス
許可53をデアサートさせて、データ転送シーケンスを
終了させる。また、時刻t49においては、DMA肯定
応答62は転送シーケンスの終わりを知らせる。
3からのデータの32ビットの書込みが8ビット装置に
対して試みられる。その8ビット装置は8ビット幅のデ
ータを受けるだけである。8ビット装置77は、時刻t
40の前に、DMA要求61をアサートすることによ
り、データ転送を要求する。それは、時刻t41に、コ
プロセッサ73にバス要求52をアサートさせる。バス
50が別の装置により制御されないと仮定すると、調停
器85が時刻t42にバス許可53を低くアサートする
ことにより、コプロセッサ73がバス50を制御するこ
とを許可する。そのコプロセッサはバスマスタになる。
時刻t43においては、コプロセッサ73はDMA受信
63を低くアサートして、転送要求が受けられたことを
知らせる。また、時刻t43においては、バスマスタは
希望のアドレスをアドレス線へアサートし、転送サイズ
59をアサートして、データの32ビットが転送されて
いることを知らせる。時刻t44においては、バスマス
タはアドレス・ストローブ55を低くアサートし、デー
タをデータ線56へドライブする。それから、バスマス
タは、時刻t45に、データストローブ57を低くアサ
ートして、有効なデータを利用できることをスレーブ装
置へ指示する。スレーブ装置、この実施例においては8
ビット装置77、はバス肯定応答58をドライブするこ
とにより応答して、データの8ビットだけが受けられる
ことを指示する。また時刻t45においては、スレーブ
装置はバースト可能化64(BENA)を低くアサート
して、それがデータのバースト転送を取り扱うことがで
きることを指示する。時刻t45においてスレーブ装置
がバースト可能化64を低くアサートしないとすると、
転送シーケンスは終了し、その結果として残りのデータ
を転送するデータ転送シーケンスが後で行われることに
なる。時刻t45にバースト可能化64がアサートされ
ると、バスマスタは進んで、時刻t46と、時刻t47
と、時刻t48とで、データの残りの8ビット部分を転
送する。時刻t46〜t49において、8ビット幅デー
タがデータ線56へドライブされていることを転送サイ
ズ59が指示する。コプロセッサ73は時刻t49にバ
ス要求をデアサートする。それはバス調停器85にバス
許可53をデアサートさせて、データ転送シーケンスを
終了させる。また、時刻t49においては、DMA肯定
応答62は転送シーケンスの終わりを知らせる。
【0030】本発明は高速デジタルコンピュータ環境に
おいて使用され、各種の通信装置へ組込むことができ
る。以上、本発明を図1〜5に示されている実施例につ
いて説明したが、以上の説明から数多くの変更、代替、
および用途が当業者には明らかであろう。
おいて使用され、各種の通信装置へ組込むことができ
る。以上、本発明を図1〜5に示されている実施例につ
いて説明したが、以上の説明から数多くの変更、代替、
および用途が当業者には明らかであろう。
【図1】種々の装置の間の通信のために用いられる本発
明の概略図示である。
明の概略図示である。
【図2】アドレスされたデータ転送シーケンスおよびそ
れの後に続くハンドシェイク・プロトコル・データ転送
のタイミング図である。
れの後に続くハンドシェイク・プロトコル・データ転送
のタイミング図である。
【図3】同期データ転送シーケンスおよびそれの後に続
く非同期データ転送シーケンスのタイミング図である。
く非同期データ転送シーケンスのタイミング図である。
【図4】本発明のダイナミック・サイジング機能内のバ
ーストを示すタイミング図である。
ーストを示すタイミング図である。
【図5】バスマスタの役割をとることができる各装置に
より維持されるチャネル制御テーブルを示す。
より維持されるチャネル制御テーブルを示す。
50 バス 71 同期装置 72 非同期装置 73 コプロセッサ 74 ディスク 75 ネットワーク・サーバ 76 ハンドシェイク装置 77 8ビット装置 80 マスタ制御器 85 バス調停器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・チャン アメリカ合衆国 95054 カリフォルニア 州・サンタ クララ・レジナ コート・ 2301
Claims (3)
- 【請求項1】 少なくとも1つのマスタ装置と少なくと
も1つのスレーブ装置との間でデータを転送するための
もので、前記スレーブをアドレスにより選択してアドレ
スされたデータ転送を行うとともに選択信号により前記
スレーブを選択してハンドシェイク・データ転送を行う
ことができるコンピュータ装置バスにおいて、 前記マスタ装置へ結合されて前記スレーブ装置からデー
タ転送要求を受け、データ転送シーケンス中に前記バス
を要求してそのバスを制御し、前記データを前記バスの
複数のデータ線を介して転送し、前記データ転送シーケ
ンスがハンドシェイク・データ転送であるならば、前記
選択信号を前記バスの複数のデータ肯定応答信号線を介
して前記スレーブ装置へ送り、前記データ転送シーケン
スがアドレスされたデータ転送であるならば、前記シー
ケンス信号の終わりを前記複数のデータ肯定応答信号線
を介して前記スレーブ装置へ送る制御器手段と、 この制御手段へ結合され、前記スレーブ装置がアドレス
されたデータ転送またはハンドシェイク・データ転送の
いずれを要求しているかを示す情報を記憶する制御テー
ブル手段と、 前記制御器手段からバス要求信号を受け、前記バスが別
の装置により制御されなければ前記バスの制御を前記制
御器手段に認める調停器手段と、 前記制御器手段と前記スレーブ装置へ結合され、前記選
択信号と前記シーケンス信号の終わりを前記スレーブ装
置へ送る複数の肯定応答信号線と、 前記制御器手段と前記スレーブ装置へ結合され、前記デ
ータ転送がアドレスされたデータ転送のとき前記アドレ
スを送るための複数のアドレス信号線と、 前記制御器手段と前記スレーブ装置へ結合され、前記ス
レーブがデータを肯定応答し、スレーブが肯定応答した
データ・サイズを示す肯定応答信号を前記制御器手段へ
送る複数のバス肯定応答信号線と、を備え、前記アドレ
ス信号線および前記データ肯定応答信号線の機能が変化
してアドレスされたデータ転送シーケンスおよびハンド
シェイクデータ転送シーケンスを可能にするコンピュー
タ装置バス。 - 【請求項2】 バスへ選択的に結合される複数の装置を
有するコンピュータ装置でアドレスを用いて第1のマス
タ装置と第1のスレーブ装置の間で通信し、かつハンド
シェイク・プロトコルを用いて第2のマスタ装置と第2
のスレーブ装置の間で通信する方法において、 (a)前記第1のスレーブ装置からの第1のデータ転送
要求を検出し、前記バスの制御を要求する過程と、 (b)前記バスが前記装置の別のものにより制御されて
いない時に前記バスの制御を前記第1のマスタ装置に許
す過程と、 (c)前記アドレスを前記第1のマスタ装置から前記第
1のスレーブ装置へ送る過程と、 (d)前記アドレスが送られていることを前記第1のス
レーブ装置へ知らせる過程と、 (e)データ値を前記バスへ送る過程と、 (f)前記データ値が送られていることを示すデータ・
ストローブ信号を送る過程と、 (g)前記第1のスレーブ装置からの肯定応答信号を検
出して前記第1のスレーブ装置が次のデータ値に対して
レディであることを示す過程と、 (h)前記第1のマスタ装置が前記第1のスレーブ装置
との通信を終了したかどうかを判定する過程と、 (i)前記第1のマスタ装置が前記第1のスレーブ装置
との通信を終了しないとすると、次のアドレスに等しい
前記アドレスと、前記次のデータ値に等しいデータ値と
に対して過程(c)〜(h)を繰り返す過程と、 (j)前記第1のマスタ装置による前記バスの制御を止
める過程と、 (k)前記第2のスレーブ装置からの第2のデータ転送
要求を検出する過程と、 (l)前記バスが前記装置の別のものにより使用されな
い時に前記バスの制御を前記第2のマスタ装置へ許す過
程と、 (m)装置選択信号を前記第2のスレーブ装置へ送る過
程と、 (n)前記データ・スレーブ装置をアサートする過程
と、 (o)第2のデータ値を前記バスへ送る過程と、 (p)前記データ・ストローブ信号をデアサートして前
記第2のデータ値が送られていることを示す過程と、 (q)前記第2のマスタ装置が前記第2のスレーブ装置
との通信を終了したかどうかを判定する過程と、 (r)前記第2のマスタ装置が前記第1のスレーブ装置
との通信を終了しないとすると、次の第2のデータ値に
等しい第2のデータ値に対して過程(n)〜(q)を繰
り返す過程と、 (s)前記第2のマスタ装置による前記バスの制御を止
める過程と、 を備え、それにより前記バスはアドレスを用いて前記装
置の間の通信を可能にし、かつハンドシェイク・プロト
コルを用いて前記装置の間の通信を可能にするマスタ装
置とスレーブ装置の間で通信する方法。 - 【請求項3】 バスへ選択的に結合される複数の装置を
有するコンピュータ装置でマスタ装置とスレーブ装置の
間のデータのバースト転送中にデータ幅をダイナミック
に調整する方法において、 (a)アドレスを前記マスタ装置から前記スレーブ装置
へ送る過程と、 (b)データのmバイトを示すサイズ信号を前記マスタ
装置から前記スレーブ装置へ送る過程と、 (c)前記アドレスが送られていることを前記スレーブ
装置へ知らせる過程と、 (d)前記データを前記バスへ送る過程と、 (e)前記データ値が送られていることを示すデータ・
ストローブ信号を送る過程と、 (f)前記スレーブ装置がデータのsバイトを認識する
事を示す前記スレーブ装置からの肯定応答信号を検出す
る過程と、 (g)sがmに等しければ、過程(n)へ進む過程と、 (h)バースト可能化信号を検出し、そのバースト可能
化信号がアサートされなければ、過程(n)へ進む過程
と、 (i)前記データを最下位のバイトへ向かってsバイト
だけ桁送りする過程と、 (j)前記アドレスを更新し、前記データと前記アドレ
スを前記バスへ送る過程と、 (k)データのsバイトを示す前記サイズ信号を前記マ
スタ装置から前記スレーブ装置へ送る過程と、 (l)前記スレーブ装置からの前記肯定応答信号を検出
する過程と、 (m)過程(i)〜(l)を(m/s−2)回繰り返す
過程と、 (n)前記マスタ装置による前記バスの制御を止める過
程と、 を備え、それにより前記バスは、前記マスタ装置と前記
スレーブ装置の間の通信中にデータ幅のダイナミックな
調整を可能にするデータ幅を調整する方法。
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