JPH0662033A - アドレス判定回路のチェックシステム - Google Patents
アドレス判定回路のチェックシステムInfo
- Publication number
- JPH0662033A JPH0662033A JP22018091A JP22018091A JPH0662033A JP H0662033 A JPH0662033 A JP H0662033A JP 22018091 A JP22018091 A JP 22018091A JP 22018091 A JP22018091 A JP 22018091A JP H0662033 A JPH0662033 A JP H0662033A
- Authority
- JP
- Japan
- Prior art keywords
- address
- vpi
- vci
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
- H04L49/309—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/55—Prevention, detection or correction of errors
- H04L49/555—Error detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
- H04L2012/5627—Fault tolerance and recovery
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/50—Overload detection or protection within a single switching element
- H04L49/501—Overload detection
- H04L49/503—Policing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
定回路のチェックシステムに関し、アドレスを求める回
路にエラーが発生したことを確実に検出することができ
るアドレス判定回路のチェックシステムを提供すること
を目的としている。 【構成】 VPI/VCIの値とアドレスの関係が格納
されたVPI/VCIテーブル3と、セルハイウェイ1
上のセルからVPI/VCIを抽出してラッチするVP
I/VCIラッチ回路2と、該VPI/VCIラッチ回
路2の出力と前記VPI/VCIテーブルの全ての内容
とを同時に比較する一斉比較回路4と、該一斉比較回路
4の出力を受けてアドレスの判定を行い、そのエンコー
ドを行うアドレス判定部10と、該アドレス判定部10
の出力をデコードするアドレスデコード部20と、前記
一斉比較回路4の出力とアドレスデコード部20の出力
の比較を行うことにより、アドレスエラーをチェック
し、エラー信号を出力するエラーチェック部30とで構
成される。
Description
アドレス判定回路のチェックシステムに関する。
おいて、通信の単位であるセルのスイッチングのための
ルーティング情報(TAG:タグ)やポリシング(Po
licing:帯域)情報の管理は、VPI/VCI単
位に行われる。ここで、VPIは論理パス識別子、VC
Iは論理チャネル識別子である。
成要素であり、ATMセルフォーマットは図6に示すよ
うになっている。(a)は計53バイトのATMセルの
全体のフォーマットを示し、(b)は情報部のフォーマ
ットを示す。前記したVPI/VCIはATMヘッダ部
の構成要素である。なお、前記したセルのスイッチング
のためのルーティング情報であるタグは図7に示すよう
にATMセルの前段に16ビットデータとして付加され
る。
理方法として、VPI/VCIを呼の設定時にVPI/
VCIテーブルに設定する(当然に呼のリリース時はそ
のVPI/VCIはテーブルから削除される)。このV
PI/VCIテーブルのアドレスを基準にして他の情報
を管理することにより、間接的にVPI/VCI単位の
情報の管理を行っている。
にVPI/VCIテーブルのアドレスを求めることによ
り、ソフトを介することなく、各セルのデータを処理す
ることが可能となり、処理速度を上げることができる。
図において、1はセルが転送されるセルハイウェイ(H
W)、2はこのセルHW1上を転送されるセルの中から
VPI/VCIを抽出してラッチするVPI/VCIラ
ッチ回路である。3は前述したように、呼の設定時にそ
れぞれのVPI/VCIを設定するVPI/VCIテー
ブルである。このVPI/VCIテーブル3にはアドレ
スとそのアドレスに対応するVPI/VCI値が書き込
まれる。ここで、VPI/VCIテーブル3に書き込ま
れるデータの数はn個であるものとする。
ている全てのVPI/VCIデータとVPI/VCIラ
ッチ回路2にラッチされているVPI/VCIデータと
の一斉比較を行う一斉比較回路である。5は該一斉比較
回路4の出力をもとにアドレスエンコードを行うアドレ
ス判定部で、その出力は各種のデータテーブルにアドレ
スとして入るようになっている。このように構成された
回路の動作を説明すれば、以下のとおりである。
1上のセルからVPI/VCIデータを抽出してラッチ
する。一斉比較回路4は、このラッチされたVPI/V
CIデータと、VPI/VCIテーブル3に格納されて
いる全てのVPI/VCIデータとを一斉に比較する。
このように、一斉比較を行うことにより処理速度を上げ
ることができる。
アドレスに1つのVPI/VCIデータを対応させて格
納しているので、比較した結果n個のVPI/VCIデ
ータの中から1個だけ「一致した」という情報が得られ
る。アドレス判定部5は、この一斉比較回路4の出力を
エンコードしてmビットのアドレスに変換する。変換さ
れたアドレスは、以降の各種データテーブルのアドレス
として用いられる。
らただ1つの一致信号が出力されれば問題ない。しかし
ながら、何らかの障害によって「唯一のアドレス」から
出力されるはずの一致信号が複数のアドレスから出力さ
れた場合、アドレス判定部5は誤ったアドレスデータを
出力してしまう。
ものであって、アドレスを求める回路にエラーが発生し
たことを確実に検出することができるアドレス判定回路
のチェックシステムを提供することを目的としている。
ック図である。図8と同一のものは、同一の符号を付し
て示す。図において、3はVPI/VCIの値とアドレ
スの関係が格納されたVPI/VCIテーブル、2はセ
ルハイウェイ1上のセルからVPI/VCIを抽出して
ラッチするVPI/VCIラッチ回路、4は該VPI/
VCIラッチ回路2の出力と前記VPI/VCIテーブ
ル3の全ての内容とを同時に比較する一斉比較回路、1
0は該一斉比較回路4の出力を受けてアドレスの判定を
行い、そのエンコードを行うアドレス判定部、20は該
アドレス判定部10の出力をデコードするアドレスデコ
ード部、30は前記一斉比較回路4の出力とアドレスデ
コード部20の出力の比較を行うことにより、アドレス
エラーをチェックし、エラー信号を出力するエラーチェ
ック部である。
出したら、アドレス判定部10はその不一致信号に応じ
た誤ったエンコード信号を出力する。このエンコード信
号を受けるアドレスデコーダ20は必ず1個の信号のみ
デコード出力するので、一斉比較回路4が2個以上一致
信号を出したら、この2個以上の信号とアドレスデコー
ダ20の1個の信号との比較となり、エラーチェック部
30は必ず不一致を検出し、エラー信号を出力する。
める回路にエラーが発生したことを確実に検出すること
ができる。
に説明する。先ずテーブルのアドレスを求めるアドレス
判定部10の回路について説明する。一斉比較回路4か
らは、一斉比較を行う毎に一致したかしないかが出力さ
れる。例えば、一致した時が“0”、一致しない時が
“1”とする。所謂ローアクチブであるものとする。ま
た、VPI/VCIテーブル3は32アドレスあるもの
とする。この時、一斉比較回路4で一斉比較を行うと、
32アドレスの中から1個のアドレスだけが“0”を出
力する筈である。
0の5ビットで表示させることができる。そして、その
各ビット毎にVPI/VCIテーブル3のアドレスのグ
ループ分けを行う。グループの分け方としては、あるア
ドレスに対してそのビットが“0”か“1”かによって
分ける。
スを基準に回路を構成する。この時のテーブルのアドレ
スのグループ分けは図2に示すようなものとなる。図2
において、mはアドレスnをエンコードした時の各ビッ
トを示し、nはmを1にするテーブルのアドレスで10
進数を示している。
には24ビットには必ず“1”が立つことを示し、nが 8(2p+1)+0 8(2p+1)+1 8(2p+1)+2 8(2p+1)+3 8(2p+1)+4 8(2p+1)+5 8(2p+1)+6 8(2p+1)+7 (p=0,1)の場合には23ビットには必ず“1”が
立つことを示している。上の式はP=0の場合には、
8,9,10,11,12,13,14,15となり、
P=1の場合には24,25,26,27,28,2
9,30,31となる。つまり、nが前記した値をとる
場合には23ビットには“1”が立つことを示す。
q=0の場合にはnの値は4,5,6,7となり、q=
1の場合には12,13,14,15となり、q=2の
場合には20,21,22,23となり、q=3の場合
には28,29,30,31となる。nがこれらの値を
とる時に22ビットは“1”をとる。
nの値はr=0の場合には2,3であり、r=1の場合
には6,7であり、r=2の場合には10,11であ
り、r=3の場合には14,15であり、r=4の場合
には18,19であり、r=5の場合には22,23で
あり、r=6の場合には26,27であり、r=7の場
合には30,31である。
20ビットが“1”になる。s=0から15まで変化す
ると、nの値は順次1,3,5,7,9,11,13,
15,17,19,21,23,25,27,29,3
1となる。
ルを基に各ビット毎に一斉比較した結果“0”を出力し
たアドレスがあればそのアドレスを図2の組み合わせに
従ってエンコードする構成とする。例えば一斉比較回路
4からの一致アドレスが29であった場合を考える。前
記したデータによると、24ビットは“1”、23ビッ
トは“1”、22ビットは“1”、21ビットは
“0”、20ビットは“1”となる。
図である。図1と同一のものは、同一の符号を付して示
す。図にはアドレス判定部10とエラーチェック回路5
0の構成例を示す。エラーチェック回路50は、図1に
おけるアドレスデコード部20とエラーチェック部30
を含む回路である。
プ毎に設けられた5個の多入力ゲート11と、これらゲ
ート11の出力を受けるアンドゲート12から構成され
ている。アンドゲート12は2入力構成となっており、
その一方の入力には一致が“0”の場合の信号が共通入
力されている。そして、該アンドゲート12の出力がア
ドレスとして各種データテーブルに入っている。
レスデコード部20に入ると共に、前記ゲート11の各
出力はオアゲート32に入力として入っている。また、
前記した一致が“0”の場合の信号はインバータ31に
入って反転された後、オアゲート32の他方の入力に入
っている。また、アドレス比較部30には、一斉比較回
路4の出力32ビットとアドレスデコード部20の出力
32ビットが入っている。アドレス比較部30は、例え
ばEXORゲートで構成される。このように構成された
回路の動作を説明すれば、以下のとおりである。
の信号はアドレス判定部10及びアドレス比較部30に
入る。正常な状態であれば、一斉比較回路4の32ビッ
ト出力の内の1個が“0”になる。この“0”になった
アドレスをnとして、アドレス判定部10はエンコード
する。そのエンコードの方法は、図2に示したとおりで
ある。つまり、nの値が図2に示す条件を満たすビット
が“1”になるようにエンコードする。例えば、n=2
9の場合にはエンコード回路は図4に示すようなものと
なる。
較回路4から出力された場合には、ゲート11でエンコ
ードされたアドレス信号はアンドゲート12を介してア
ドレス判定部10から出力される。
信号が出力されたものとする。この2以上の一致信号は
そのままアドレス判定部10に入ってエンコードされ、
エンコードされた信号はアドレスとして出力される。こ
のアドレス判定部10は、前述したように、一致したア
ドレスがグループに存在するビットは“1”にするため
に、何らかの障害により複数のアドレスから“0”が出
力されると、本来“1”にすべきでないビットも“1”
にしてしまい違うアドレスを出力してしまう。
ットのエンコード出力をアドレスデコード部20に入れ
てデコードし、32ビットのデータに変換する。そし
て、この変換したデータをアドレス比較部30に入れ、
求める前のデータと一致しているかどうか比較を行う。
該アドレス比較部30の他方の入力には一斉比較回路4
の32ビットデータが入っている。アドレスデコード部
20は必ず1個の信号を“0”にして出力する。これに
対して、一斉比較回路4からは複数の“0”出力が入る
ので、アドレス比較部30は必ず不一致を検出し、エラ
ー信号を出力する。
のアドレスから一致信号“0”が出力されると、24,
22,20のの3ビットに“1”が出力され、エンコー
ドアドレスは“10101”となる。これをアドレスデ
コード部20でデコードすると21となる。このアドレ
スデコード部20からのアドレス21からの“0”に対
して、一斉比較回路4はアドレス16とアドレス5から
“0”を出力しているので、明らかに不一致となる。
“0”を出力する場合以外に、アドレスがオール“0”
になることはない筈である。つまり、どのアドレスも一
致しなかった場合(どのアドレスからも“0”が出力さ
れなかった)にはエラーを出力する必要がある。そこ
で、この場合には“0”データをアンドゲート12に入
れてそのエンコード出力を全て0にすると共に、オアゲ
ート32からエラー信号を出力するようにしている。ゲ
ート11の出力に1個でも“1”がある場合も同様であ
る。
レスが求めるべきアドレスでなかったというエラーと、
テーブル内に求めるべきアドレスが存在しなかったとい
うエラーの2種類のエラーを検出することができる。
ック図である。図1,図3と同一のものは、同一の符号
を付して示す。図において、60はセルのスイッチング
のためのルーティング情報を格納するタグテーブル、6
1はセルの帯域情報を格納するポリス閾値テーブル、6
2はタグテーブル60の値に基づいてセルにタグを付与
するタグ付与回路、63はポリス閾値テーブル61の値
に基づいて使用帯域が閾値をオーバしている時にはセル
ハイウェイ上のセル乃至は信号線にビットを付加するポ
リス機能部、64はセルハイウェイ1上に設けられた遅
延回路である。その他の構成は、図1と同じである。こ
のように構成されたシステムの動作を説明すれば、以下
のとおりである。
は、VPI/VCI毎にセルのルーティング情報のタグ
をタグテーブル60で管理している。そして、セルが通
過する毎に各セルにタグを付与する必要がある。しかし
ながら、そのタグがどこにあるかいちいちテーブル60
を探していたのでは処理が追いつかない。
アドレスでタグテーブル60を管理しておき、セルハイ
ウェイ1を流れているセルに該当するタグをタグ付与回
路62から付与してやる。この場合において、VPI/
VCIラッチ回路2がセルハイウェイ1を流れているセ
ルからVPI/VCIをラッチしてから、アドレス判定
部10でアドレスを求め、このアドレスでタグテーブル
60からタグを読出してくるまでに時間がかかる。そこ
で、この時間だけ、遅延回路64で該当セルを待たせて
おき、その間に得られたタグをタグ付与回路62でセル
に付加してやるようにしている。
部10から出力されるアドレスに対応する番地に記録さ
れているポリス閾値を読出して、現在のセルの使用帯域
が閾値を越えているかどうかチェックし、閾値を越えて
いる場合にはセルの任意の位置又は別途信号線にビット
を立てる操作を行う。
入力アドレスに対して各ビットに“1”が立つ場合を想
定して回路を組んだが、本発明はこれに限るものではな
く、各ビットに“0”が立つ場合を想定して回路を組む
ようにしてもよい。
を再度デコードし、求める前のデータと全ての比較を一
斉に行うので、すぐにチェックを行うことができる。B
−ISDNでは、特に高速性が要求されるが、本発明で
は622MHzの16パラレルの39MHzで動作し、
アドレスを求めてから39MHzの1クロックでエラー
結果を求めることができる。
構成されるために、高集積化が可能であり、またテーブ
ルの量によって組み合わせを調整することにより、効率
的に使用することができる。
れば一斉比較回路に2以上の一致が出力されたことを検
出することにより、アドレスを求める回路にエラーが発
生したことを確実に検出することができるアドレス判定
回路のチェックシステムを提供することができる。
る。
ある。
る。
例を示す図である。
Claims (4)
- 【請求項1】 VPI/VCIの値とアドレスの関係が
格納されたVPI/VCIテーブル(3)と、 セルハイウェイ(1)上のセルからVPI/VCIを抽
出してラッチするVPI/VCIラッチ回路(2)と、 該VPI/VCIラッチ回路(2)の出力と前記VPI
/VCIテーブル(3)の全ての内容とを同時に比較す
る一斉比較回路(4)と、 該一斉比較回路(4)の出力を受けてアドレスの判定を
行い、そのエンコードを行うアドレス判定部(10)
と、 該アドレス判定部(10)の出力をデコードするアドレ
スデコード部(20)と、 前記一斉比較回路(4)の出力とアドレスデコード部
(20)の出力の比較を行うことにより、アドレスエラ
ーをチェックし、エラー信号を出力するエラーチェック
部(30)とで構成されるアドレス判定回路のチェック
システム。 - 【請求項2】 前記アドレス判定部(10)は、出力ビ
ット数mのエンコード出力を得るにあたり、一斉比較回
路(4)の全nビット出力のうち対応するmビットのそ
れぞれのビットを“1”にする場合を予め調べておき、
対応するビットのゲートに入力するように構成されたこ
とを特徴とする請求項1記載のアドレス判定回路のチェ
ックシステム。 - 【請求項3】 セルのスイッチングのためのルーティン
グ情報を格納するタグテーブル(60)を設け、前記ア
ドレス判定部(10)のエンコード出力をアドレスとし
て受けて、そのアドレスに対応する番地に格納されてい
るタグ情報をセルハイゥエイ上のセルに付与するように
したことを特徴とする請求項1記載のアドレス判定回路
のチェックシステム。 - 【請求項4】 セルの帯域情報を格納するポリス閾値テ
ーブル(61)を設け、前記アドレス判定部(10)の
エンコード出力をアドレスとして受けて、そのアドレス
に対応する番地に格納されているポリス閾値と実際の使
用帯域を比較し、使用帯域が閾値をオーバしている時に
はセルハイウェイ上のセル乃至は信号線にビットを付加
するようにしたことを特徴とする請求項1記載のアドレ
ス判定回路のチェックシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22018091A JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
US08/275,306 US5459743A (en) | 1991-08-30 | 1994-07-15 | Address decision system having address check system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22018091A JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0662033A true JPH0662033A (ja) | 1994-03-04 |
JP2891567B2 JP2891567B2 (ja) | 1999-05-17 |
Family
ID=16747140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22018091A Expired - Lifetime JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5459743A (ja) |
JP (1) | JP2891567B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2868141B2 (ja) * | 1992-03-16 | 1999-03-10 | 株式会社日立製作所 | ディスクアレイ装置 |
AU6501496A (en) | 1995-07-19 | 1997-02-18 | Ascom Nexion Inc. | Point-to-multipoint transmission using subqueues |
JPH11512583A (ja) | 1995-09-14 | 1999-10-26 | フジツウ ネットワーク コミュニケーションズ,インコーポレイテッド | 広域atm網内のバッファ割付用送信側制御式フロー制御 |
KR0146992B1 (ko) * | 1995-10-27 | 1998-08-17 | 양승택 | 에이티엠 셀 역다중화 제어장치 |
US5991298A (en) | 1996-01-16 | 1999-11-23 | Fujitsu Network Communications, Inc. | Reliable and flexible multicast mechanism for ATM networks |
US5757796A (en) * | 1996-04-26 | 1998-05-26 | Cascade Communications Corp. | ATM address translation method and apparatus |
US5748905A (en) | 1996-08-30 | 1998-05-05 | Fujitsu Network Communications, Inc. | Frame classification using classification keys |
EP0862348A1 (en) * | 1997-02-28 | 1998-09-02 | Alcatel | Interfacing device to extract M sets of bits out of N sets of bits, control unit and logical cell |
KR100308112B1 (ko) * | 1997-07-09 | 2001-10-19 | 김영환 | 이더넷 컨트롤러의 어드레스 검출장치 및 검출방법 |
US6044079A (en) * | 1997-10-03 | 2000-03-28 | International Business Machines Corporation | Statistical packet discard |
US7788571B2 (en) * | 2003-12-10 | 2010-08-31 | Synthesys Research, Inc. | Method and apparatus for using dual bit decisions to measure bit errors and event occurrences |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0477148A (ja) * | 1990-07-17 | 1992-03-11 | Fujitsu Ltd | シグナリング・データ受信処理方式 |
CA2049428C (en) * | 1990-08-20 | 1996-06-18 | Yasuro Shobatake | Atm communication system |
JPH04248729A (ja) * | 1991-02-05 | 1992-09-04 | Fujitsu Ltd | Atm交換機 |
JPH05130134A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | Atm交換における系切替方式 |
-
1991
- 1991-08-30 JP JP22018091A patent/JP2891567B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-15 US US08/275,306 patent/US5459743A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5459743A (en) | 1995-10-17 |
JP2891567B2 (ja) | 1999-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7350127B2 (en) | Error correction method and system | |
US20020034178A1 (en) | Fibre channel address adaptor having data buffer extension and address mapping in a fibre channel switch | |
US6647528B1 (en) | Fiber channel CRC for internal error checking on a switching platform | |
JPH0662033A (ja) | アドレス判定回路のチェックシステム | |
JPH06169325A (ja) | データ及び音声両フレームを送信するフレーム中継システム及びその処理方法 | |
JPH08213969A (ja) | 伝送コード違反及びパリティにもとづくエラー訂正装置及び方法 | |
US5072447A (en) | Pattern injector | |
US6819224B2 (en) | Apparatus and method for detecting a predetermined pattern of bits in a bitstream | |
US6560653B1 (en) | System and method for processing a signalling message in an ATM network | |
US5046182A (en) | Code points for transferring data from a network transmission medium to a station on the network | |
US6810468B2 (en) | Asynchronous FIFO circuit and method of reading and writing data through asynchronous FIFO circuit | |
US6446235B1 (en) | Cumulative error detecting code | |
US6246686B1 (en) | Method for associating data with ATM cells | |
EP1151383A1 (en) | Content addressable memory addressable by redundant form input data | |
US4747098A (en) | Zero byte address linked list | |
US6373405B1 (en) | Conversion method, restoration method, conversion device, and restoration device | |
US6377578B1 (en) | ATM re-assembly circuit and method | |
US5859857A (en) | Method for the integration of additional data in digital data packets | |
JPH04207734A (ja) | セル送受信装置 | |
JPS62229335A (ja) | アドレス比較回路 | |
EP0525874A2 (en) | Asynchronous access FIFO memory buffer with padding flag | |
KR920001856B1 (ko) | 교환기 노드간의 순환 반복 코드 시그날링 검출회로 | |
JPH08163178A (ja) | デジタルデータ受信装置 | |
JPH0650478B2 (ja) | デ−タ圧縮記憶方式 | |
Cheng et al. | On the equivalence in complexity among three computation problems on maximum number of edge-disjoint s− t paths in a probabilistic graph |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100226 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110226 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110226 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120226 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120226 Year of fee payment: 13 |