JPH0661034B2

JPH0661034B2 - カラーディスプレイ装置

Info

Publication number: JPH0661034B2
Application number: JP63001685A
Authority: JP
Inventors: 孝寿石井; 哲司小口; 和也岸岡; 格金子
Original assignee: 株式会社アスキー
Priority date: 1988-01-07
Filing date: 1988-01-07
Publication date: 1994-08-10
Anticipated expiration: 2009-08-10
Also published as: JPH01177587A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、ＶＲＡＭ（ビデオＲＡＭ）の記憶容量の減
少を図ったカラーディスプレイ装置に関する。

「従来の技術」ＣＲＴ表示装置によってカラードット表示を行う場合、
ＶＲＡＭ内に各ドット対応で赤カラーデータＲ、緑カラ
ーデータＧ、青カラーデータＢを記憶させ、このカラー
データＲ，Ｇ，Ｂを読み出し、アナログカラー信号に変
換して表示を行う方法が知られている。また、他の方法
として、カラーデータＲ，Ｇ，Ｂを一旦輝度データおよ
び色差データに変換してＶＲＡＭ内に記憶させ、この輝
度データおよび色差データをＶＲＡＭから読み出し、カ
ラーデータＲ，Ｇ，Ｂに変換し、さらにアナログカラー
信号に変換して表示を行う方法も知られている。この方
法の場合、カラーデータＲ，Ｇ，Ｂと輝度データ，色差
データの相互変換は、通常、アナログ回路によって行な
われる。

「発明が解決しようとする問題点」ところで、カラーディスプレイ装置において高階調のカ
ラードット表示を行う場合、カラーデータＲ，Ｇ，Ｂあ
るいは輝度データおよび色差データ等の表示データのビ
ット数を多くしなければならない。しかしながら、表示
データのビット数が多くなると、ＶＲＡＭの容量が大き
くなる問題がある。

また、カラーデータＲ，Ｇ，Ｂを輝度データおよび色差
データに変換してＶＲＡＭに記憶させるカラーディスプ
レイ装置の場合、カラーデータＲ，Ｇ，Ｂ輝度デー
タ，色差データの相互変換時に変換誤差が生じる問題が
ある。

この発明は上述した事情に鑑みてなされたもので、その
目的は、表示データのデータ量を圧縮することがするこ
とができると共に、上記の変換誤差による影響を最小限
に押さえることができるディジタル技術による輝度デー
タ，色差データ記憶方式のカラーディスプレイ装置を提
供することにある。

「問題点を解決するための手段」第１発明は、カラードット表示を行うカラーディスプレ
イ装置において、各ドットの色を指示するカラー情報を
輝度データＹと“赤−輝度”色差データＵと、“緑−輝
度”色差データＷとに変換する変換手段と、前記色差デ
ータＵ，Ｗの各々の平均値を複数ドット毎に算出する演
算手段と、前記色差データＵ，Ｗの平均値および前記輝
度データＹをメモリに書き込む書込手段とを具備してな
るものである。

また、第２発明は、カラードット表示を行うカラーディ
スプレイ装置において、各ドットの色を指示するカラー
情報が、輝度データＹと、“赤−輝度”色差データＵの
平均値と、“緑−輝度”色差データＷの平均値とによっ
て記憶されたメモリと、前記メモリからデータを読み出
し、読み出したデータを赤緑青カラーデータＲ，Ｇ，Ｂ
に変換する変換手段と、前記カラーデータＲ，Ｇ，Ｂに
基づいてカラードット表示を行う表示手段とを具備して
なるものである。

「作用」この発明によれば、色差データＵ，Ｗの各平均値をとっ
てメモリに記憶させるので、例えば４ドット毎に平均値
をとった場合、４ドットにつき１データを記憶させれば
よく、メモリ容量を減縮することができる。また、この
発明によれば、“赤−輝度”色差データＵと、“緑−輝
度データ色差データＷとを用いているので、変換誤差が
青色に集中する。人間の目は青色の変化に比較的鈍感で
あり、この結果、変換誤差の影響を最小限に押さえるこ
とができる。

「実施例」以下、図面を参照してこの発明の一実施例について説明
する。第１図は同実施例の構成を示すブロック図であ
り、この図に示すカラーディスプレイ装置はカラーデー
タＲ，Ｇ，Ｂを輝度データおよび色差データに変換して
ＶＲＡＭに記憶させ、この記憶させたデータを読み出
し、カラーデータＲ，Ｇ，Ｂを再生し、この再生したカ
ラーデータＲ，Ｇ，Ｂに基づいて表示を行うようになっ
ている。

以下詳述すると、図において１はＣＰＵ、２はＣＰＵ１
において用いられるプログラムが記憶されたＲＯＭおよ
びデータ記憶用のＲＡＭからなるメモリである。ＤＣは
表示コントローラであり、ＣＰＵ１の制御の下に装置各
部へコントロール信号を出力すると共に、ＶＲＡＭ２１
へ書込／読出アドレスＡＤを出力する。３はコンポジッ
トビデオ信号ＣＶが入力される端子、４はコンポジョト
ビデオ信号ＣＶを、カラーデータＲ，Ｇ，Ｂに変換し、
ドットクロックＤＣＬＫのタイミングで逐次出力する周
知のデコーダである。なお、この実施例においては、カ
ラーデータＲ，Ｇ，Ｂを各々５ビットとしている。ま
た、ドットクロックＤＣＬＫとは、ＣＲＴ表示装置７に
おける各ドットの表示と同一タイミング（周期）のクロ
ックパルスである。

５はカラーデータＲ，Ｇ，Ｂを輝度データＹ，色差デー
タＵ，Ｗに変換するデータ変換回路であり、次式に基づ
いてデータ変換を行う。

Ｙ＝(1/4)Ｒ＋(1/8)Ｇ＋(1/2)Ｂ＝(1/8)(2Ｒ＋Ｇ＋4Ｂ）……(1) Ｕ＝Ｒ−Ｙ……(2) Ｗ＝Ｇ−Ｙ……(3) 第２図は、このデータ変換回路５の具体的構成を示す図
であり、この図において、６，７は各々８ビットの全加
算回路、８，９は各々６ビットの全減算回路、１０〜１
８はパラレルイン／パラレルアウトのレジスタである。
また、端子Ｔ１は表示コントローラＤＣからドットクロ
ックＤＣＬＫを供給する端子、Ｔ２〜Ｔ４は各々デコー
ダ４からカラーデータＲ，Ｇ，Ｂを供給する端子、Ｔ
５，Ｔ７は各々色差データＵ，Ｗを出力する端子、Ｔ６
は輝度データＹを出力する端子である。ここで、カラー
データＲ，Ｇ，Ｂおよび輝度データＹは５ビットの正の
整数、色差データＵ，Ｗは６ビットの正または負の整数
であり、負数は“２の補数”で表現している。

次に、このデータ変換回路５の動作を第３図のタイミン
グ図を参照して説明する。いま、第３図に示す時刻t0以
降、ドットクロックＤＣＬＫ（同図(イ)）の１周期毎に
カラーデータ（r₁，g₁，b₁），（r₂，g₂，b₂）……を順
次端子Ｔ２，Ｔ４，Ｔ３へ並列に供給したとする（同図
(ロ)）。まず、時刻t0において同図(ハ)に示すように、加
算回路６はデータ（４b₁＋g₁）を出力する。ここで、デ
ータ４b₁は、データb₁を上位方向へ２ビットシフトして
加算回路６へ入力することにより得られる。時刻t1にお
いて、レジスタ１０〜１２は各々データr₁，（４b₁＋
g₁），g₁を出力する（同図(ニ)，(ホ)，(ヘ)）。さらに、
レジスタ１０，１１の出力データを加算する加算回路７
はデータ（４b₁＋g₁＋２r₁）を出力する。ここで、デー
タr２₁はデータr１を１ビット上位方向へシフトして加
算回路７へ入力することにより得られる。

時刻t2において、レジスタ１３〜１５は各々データr₁，
(1/8)（４b₁＋g₁＋２r₁），g₁を出力する。加算回路７
の出力データの下位３ビットだけをレジスタ１４へ入力
することにより、 (1/8)（４b₁＋g₁＋２g₁）を得ている。この段階で前記の輝度データが得られた。
この輝度データをy₁とする。

(1/8)（４b₁＋g₁＋２r₁）＝y₁……(4) そして、減算回路８，９は各々データ（r₁−y₁），（g₁
−y₁）を出力する（同図(ル)，(オ)）。ここで、前記第
(2)式，第(3)式から明らかなように、減算回路８，９の
各出力データは色差データであり、この色差データを各
々u₁，w₁とする。

r₁−y₁＝u₁……(5) g₁−y₁＝w₁……(6) 次に、時刻t3において、レジスタ１６〜１８は各々色差
データu₁，輝度データy₁，色差データw₁を出力し、端子
Ｔ５〜Ｔ７から第１図の書込みデータ形成回路２０へ供
給する（同図(ワ)，(カ)，(ヨ)。以下、同様にして、ドッ
トクロックＤＣＬＫが立ち上がる毎に、端子Ｔ５〜Ｔ７
から色差データおよび輝度データ（u₂，y₂，w₂），
（u₃，y₃，w₃）……を逐次出力する。

書込みデータ形成回路２０は、ＶＲＡＭ２１に書き込む
データを形成する。データ変換回路５が出力した色差デ
ータＵ，Ｗおよび輝度データＹをそのままＶＲＡＭに記
憶するのではなく、書込みデータ形成回路２０によりデ
ータ圧縮した後記憶する。

ここで、データ圧縮の方法を説明する。人間の目は、小
さい面積では色の識別ができなくなるという性質をもっ
ている。したがって、例えば連続する４ドットについて
平均化した同一の色差データを割り当てたとしても、各
ドット毎に独立した色差データを割り当てた場合と比較
しても視覚的に顕著な差はでてこない。書込みデータ形
成回路２０は、データ変換回路５から色差データＵ，Ｖ
を４データ受け取る毎に該４データの平均をとり、この
平均値と４つの輝度データとによってＶＲＡＭへ書き込
むデータを形成する。第４図は書込データの構成を示す
図であり、この図において、y₁〜y₄は輝度データ（各５
ビット）、u′h,u′ｌは各々、輝度データy₁〜y₄と共に
入力された４つの色差データu₁〜u₄の平均値u′の上位
２ビットおよび下位４ビット、また、w′h,w′ｌ各々、
輝度データy₁〜y₄と共に入力された４つの色差データw₁
〜w₄の平均値の上位２ビットおよび下位４ビットであ
る。そして、このように形成された書込みデータが１バ
イトの記憶位置を示すアドレスＢ０から順次ＶＲＡＭ２
１へ出力される。

なお、輝度データＹおよび色差データＵ，Ｗをそのまま
ＶＲＡＭに書込むと、４ドットにつき (5+6+6)×４＝68ビット必要であるが、上記のデータ圧縮によれば８×４＝32ビットで済むことになる。

第５図は、上述した書込みデータ形成回路２０の具体的
構成を示す回路図である。この図において、符号Ｔ１０
〜Ｔ１２は各々データ変換回路５から色差データＵ，輝
度データＹ，色差データＷが供給される端子、Ｔ１３〜
Ｔ１７は各々表示コントローラＤＣからクロックパルス
ＵＷＣＬＫ、ドットクロックＤＣＬＫ、クロックパルス
ＵＷＣＬＫａ、セレクト信号ＴＣ１，ＴＣ０が供給され
る端子、Ｔ１８はＶＲＡＭ２１へ供給される８ビットの
書込データが出力される端子である。上記ドットクロッ
クＤＣＬＫ、クロックパルスＵＷＣＬＫ，ＵＷＣＬＫ
ａ、セレクト信号ＴＣ０，ＴＣ１を各々第６図(イ)〜(ホ)
に示す。ここで、クロックパルスＵＷＣＬＫはドットク
ロックＤＣＬＫを１／４に分周したクロックパルス、ク
ロックパルスＵＷＣＬＫａはクロックパルスＵＷＣＬＫ
をわずかに遅延させたクロックパルスである。また、セ
レクト信号ＴＣ０，ＴＣ１は、クロックパルスＵＷＣＬ
Ｋの立ち上がりにおいて、“０，０”となり、以後、ド
ットクロックＤＣＬＫの立ち上がりにおいて“１，
０”、“０，１”、“１，１”、“０，０”……と順次
変化する信号である。

２３，２４は各々平均化回路であり、順次供給される色
差データＵ，Ｗを４データ累算し、その累算結果の１／
４を出力する。第７図は平均化回路２３の構成を示す回
路図であり、この図において２５は８ビットのパラレル
イン／パラレルアウトレジスタ、２６は８ビットの加算
回路である。まず、レジスタ２５がクロックパルスＵＷ
ＣＬＫａによって「０」にリセットされる。次に、この
レジスタ２５内のデータ（この場合「０」）と色差デー
タＵとを加算回路２６によって加算し、この加算結果を
ドットクロックＤＣＬＫに立ち上がり時にレジスタ２５
に書込む。また、加算回路２６の加算結果が下位方向へ
２ビットシフトされて（すなわち、１／４とされて）出
力される。なお、上記のシフト処理は、加算回路２６の
上位６ビットが出力されることを意味する。次に、この
書込んだデータと次の色差データＵとを加算回路２６に
おいて加算する。この動作を４回繰り返えして４つの色
差データＵの累算結果を得る。下位２ビットを切り捨て
ることにより１／４する。信号ＴＣ０を加算回路２６の
最下位ビットの桁上げ入力Ｃ０に供給しているので、１
／４平均時に、結果を四捨五入していることになる。な
お、平均化回路２４も上記の平均化回路２３と同一構成
である。

次に、第５図の３０〜３５はパラレルイン／パラレルア
ウトレジスタであり、レジスタ３０〜３３はドットクロ
ックＤＣＬＫの立ち上がりでデータが書き込まれ、レジ
スタ３４，３５はクロックパルスＵＷＣＬＫの立ち上が
りでデータが書き込まれる。３６，３７はセレクタであ
り、セレクト信号ＴＣ０，ＴＣ１に基づいて入力端<0>
〜<3>のデータの内の１つを選択し、出力端から出力す
る。

次に、上述した書込みデータ形成回路２０の動作を第６
図のタイミング図を参照して説明する。色差データwの
平均化は色差データuと同一動作するので省略する。

まず、時刻t１１においてドットクロックＤＣＬＫが立
ち上がり、この立ち上がりにおいて端子Ｔ１０〜Ｔ１２
へ各々色差データu₁，輝度データy₁，色差データw₁が供
給されたとする（第６図(ヘ)）。この時同時に、クロッ
クパルスＵＷＣＬＫが立ち上がり、この僅か後にクロッ
クパルスＵＷＣＬＫａが立ち上がる。クロックパルスＵ
ＷＣＬＫａが立ち上がると、第７図のレジスタ２５がク
リアされ、その出力データが「０」となる。この結果、
加算回路２６は、「u₁＋０」を演算する。

次に、時刻t１２では、端子Ｔ１０〜Ｔ１２に各々色差
データu₂，輝度データy₂，色差データw₂が現れる（第６
図(ヘ)）。レジスタ２５の出力u₁と上記色差データu₂と
を加算する。また、時刻t１２のドットクロックＤＣＬ
Ｋの立ち上がりで、輝度データy₁をレジスタ３０に書き
込む。以下、時刻t１３，t１４で同様に処理するととも
に、輝度データy₁はレジスタ３１からレジスタ３２へ順
次シフトされる。

次に、時刻t１５は、端子Ｔ１０〜Ｔ１２へ各々色差デ
ータu₅，輝度データy₅，色差データw₅が供給される。こ
の時同時に、クロックパルスＵＷＣＬＫが立ち上がり、
また、この僅か後にクロックパルスＵＷＣＬＫａが立ち
上がる。ドットクロックＤＣＬＫが立ち上がると、レジ
スタ３２の出力データy₁をレジスタ３３に書き込む。ま
た、クロックパルスＵＷＣＬＫの立ち上がりで、平均化
回路２３，２４の出力データ「（u₁＋u₂＋u₃＋u₄）／
４」、「（w₁＋w₂＋w₃＋w₄）／４」（第６図(ト)、(チ)参
照）を各々レジスタ３４，３５に書き込む。以下、同様
な動作を繰り返す。

このように、第５図に書込みデータ形成回路２０におい
ては、色差データＵおよびＷが各々４データ供給される
毎に（すなわち、４ドットクロック毎に）、その平均値
をレジスタ３４，３５に書き込み、一方、輝度データＹ
はドットクロックＤＣＬＫによってレジスタ３０〜３３
を順次シフトしていく。そして、レジスタ３３の出力デ
ータが端子Ｔ１８からＶＲＡＭ２１へ出力され、また、
レジスタ３４，３５の出力データの各ビットがセレクタ
３６，３７によって選択され、この選択されたデータが
端子１８からＶＲＡＭ２１へ出力される（第４図参
照）。

すなわち、まず、第６図の時刻t１５においては、レジ
スタ３３からデータy₁が出力され、端子１８の第０〜第
４ビットへ供給される。またこの時、第６図(ニ)，(ホ)に
示されるように、セレクト信号ＴＣ０，ＴＣ１は各々
“０，０”となる。この結果、セレクタ３６からは、レ
ジスタ３４の出力データ「（u₁＋u₂＋u₃＋u₄）／４＝
u′₁」の第４ビットのデータが出力され、端子Ｔ１８の
第５ビットへ供給され、また、セレクタ３７からは、レ
ジスタ３４の出力データu′₁の第０ビットのデータおよ
びレジスタ３５の出力データ「（w₁＋w₂＋w₃＋w₄）／４
＝w′₁の第０ビットのデータが各々出力され端子Ｔ１８
の第６，第７ビットへ供給される。一方この時、表示コ
ントローラＤＣ（第１図）は、ＶＲＡＭ２１のアドレス
ＡＤを出力する。これにより、上述した端子Ｔ１８のデ
ータをＶＲＡＭ２１に書き込む。次に、第６図の時刻t
１６になると、輝度データy₂が端子Ｔ１８の第０〜第４
ビットへ供給される。また、セレクト信号ＴＣ０，ＴＣ
１が各々“１，０”となり、したがって、セレクタ３６
からは、レジスタ３４の出力データu′₁の第５ビットの
データが出力され、端子Ｔ１８の第５ビットへ供給さ
れ、また、セレクタ３７からは、レジスタ３４の出力デ
ータu′₁の第１ビットのデータおよびレジスタ３５出力
のデータw′₁の第１ビットのデータが各々出力され、端
子Ｔ１８の第６，第７ビットへ供給される。そして、こ
の端子Ｔ１８のデータが表示コントローラＤＣから出力
されるアドレスＡＤに基づいてＶＲＡＭ２１に書き込ま
れる。以下、同様の過程が繰り返され、ＶＲＡＭ２１に
第４図の通りでデータが書き込まれる。

以上が書込みデータ形成回路２０の詳細である。次に、
第１図のＲＧＢデータ再生回路４０は、ＶＲＡＭ２１か
らドットクロックＤＣＬＫのタイミングで読み出される
輝度データＹおよび色差データＵ′，Ｗ′をカラーデー
タＲ，Ｇ，Ｂに再生する回路であり、次式を演算してい
る。

Ｒ＝Ｙ＋Ｕ′……(7) Ｇ＝Ｙ＋Ｗ′……(8) Ｂ＝(5/4)Ｙ−(1/2)Ｕ′−(1/4)Ｗ′ ＝(1/4)｛5Ｙ−（2Ｕ′＋Ｗ′）｝……(9) なお、これらの式は前述した(1)〜(3)式のＵ，Ｗを各々
Ｕ′，Ｗ′とおき、Ｒ，Ｇ，Ｂで解くことによって求め
られる。また、これらの(7)〜(9)式において、(9)式だ
けは割り算を含むので、変換誤差は青(B)にのみ現れ
る。しかし、人間の目は青色の混じったわずかな色相変
化に対し最も鈍感であるので、この変換式によれば変換
誤差の影響を最小限とすることができる。

第８図はこのＲＧＢデータ再生回路４０の詳細を示す回
路である。この図において、Ｔ２１，Ｔ２３は各々表示
コントローラＤＣが出力するドットクロックＤＣＬＫお
よびクロックパルス４ＸＣＬＫの端子である。ここで、
クロックパルス４ＸＣＬＫは第９図(ロ)に示すようにド
ットクロックＤＣＬＫを１／４に分周したクロックパル
スである。Ｔ２２はＶＲＡＭ２１から読み出したデータ
を供給する端子、Ｔ２４〜Ｔ２６は各々、カラーデータ
Ｂ，Ｒ，Ｇを出力する端子である。４１〜４５はドット
クロックＤＣＬＫに基づいて入力データを読み込むパラ
レルイン／パラレルアウトレジスタ、４６〜４８は上述
したクロックパルス４ＸＣＬＫに基づいて入力データを
読み込むパラレルイン／パラレルアウトレジスタであ
る。また、４９〜５３は加算回路、５４は入力されるデ
ータの各ビットを反転して出力する反転回路、５５〜５
９はイクスクルージブオアゲートである。

次に、このＲＧＢデータ再生回路４０の動作を第９図を
参照して説明する。いま、第９図(イ)に示すドットクロ
ックＤＣＬＫの立ち上がり時刻t２１〜t２４において、
第４図に示すバイトＢ０〜Ｂ３を順次ＶＲＡＭ２１から
読み出し、端子Ｔ２２へ供給したとする（第９図(ハ)参
照）。この場合、各データはドットクロックＤＣＬＫに
よってレジスタ４１〜４３を逐次シフトしていく（第９
図(ニ)，(ホ)，(ヘ)）。そして、時刻t２４において、レジ
スタ４３が輝度データy₁を出力すると、この輝度データ
y₁が加算回路４９の第１入力端へ供給されると共に、４
倍されて同加算回路４９の第２入力端へ供給され、この
結果、加算回路４９からデータ５y₁が出力され、レジス
タ４４の入力端へ供給される（第９図(ト)）。また、同
時刻t２４において、レジスタ４３，４２，４１および
端子Ｔ２２から第４図のバイトＢ０〜Ｂ３の各データが
出力されると、レジスタ４６の入力端および加算回路５
０の第１入力端へ、第４図のデータu′hおよびu′lから
構成される色差データu′が供給され、同様に、レジス
タ４７の入力端および加算回路５０の第２入力端へ、第
４図のデータw′hおよびw′lから構成される色差データ
w′が供給される。この場合、データu′は１ビットシフ
トされて（２倍されて）加算回路５０へ供給される。こ
の結果、加算回路５０からデータ（２u′＋w′）が出力
され（第９図(チ)）。レジスタ４８へ供給される。

次に、時刻t２５になると、ドットクロックＤＣＬＫが
立ち上がると共に、クロックパルス４ＸＣＬＫが立ち上
がる。ドットクロックＤＣＬＫが立ち上がると、加算回
路４９の出力データ５y₁がレジスタ４４に読み込まれ、
また、レジスタ４３から出力されていた輝度データy₁が
レジスタ４５に読み込まれる（第９図(リ)、(ヌ)）。ま
た、クロックパルス４ＸＣＬＫが立ち上がると、レジス
タ４６〜４８に各々色差データu′，w′およびデータ
（２u′＋w′）が読み込まれる（第９図(ル)、(オ)、
(ワ)）。そして、レジスタ４４の出力データが減算回路
５１の第１入力端へ、またレジスタ４８の出力データが
反転回路５４によって反転されて減算回路５１の第２入
力端へ供給されると、減算回路５１からデータ (1/4)｛５y₁−（２u′＋w′）｝……(10) が出力される（第９図(カ)）。この(10)式と前記(9)式と
を比較すれば明らかなように、減算回路５１の出力はカ
ラーデータＢとなっている。また、レジスタ４５の出力
データが加算回路５２の第１入力端へ、レジスタ４６の
出力データが加算回路５２の第２入力端へ各々供給され
ると、加算回路５２から、 y₁＋u′……(11) なるデータが出力される（第９図(ヨ)）。このデータは
前記(7)式から明らかなようにカラーデータＲである。
同様に、レジスタ４５の出力データが加算回路５３の第
１入力端へ、レジスタ４７の出力データが加算回路５３
の第２入力端へ各々供給されると、加算回路５３から、 y₁＋w′……(12) なるデータが出力される（第９図(タ)）。このデータは
前記(8)式から明らかなようにカラーデータＧである。

このように、時刻t２５になると、輝度データy₁および
色差データu′，w′がカラーデータＢ，Ｒ，Ｇに変換さ
れ、加減算回路５１〜５３から出力される。同様に、時
刻t２６，t２７，t２８においては、輝度データy₂，
y₃，y₄および色差データu′，w′がカラーデータＢ，
Ｒ，Ｇに変換され、加減算回路５１〜５３から出力され
る。一方、上記時刻t２５〜t２８においては、端子Ｔ２
２へ次の４データが逐次供給され、これらのデータがレ
ジスタ４１〜４３に逐次読み込まれる。そして、時刻t
２９〜t３２において、これらのデータに基づくカラー
データＢ，Ｒ，Ｇが加減算回路５１〜５３から順次出力
され、以下、この過程が繰り返される。

次に、減算回路５１の出力は、イクスクルーシブオアゲ
ート５５〜５９を介して端子Ｔ２４へ供給され、また、
加算回路５２，５３の出力は各々端子Ｔ２５，Ｔ２６へ
供給される。ここで、イクスクルーシブオアゲート５５
〜５９は減算回路５１の減算結果がオーバーフローまた
はアンダーフローした場合のために設けられている。す
なわち、まず、減算回路５１の減算結果がオーバーフロ
ーもアンダーフローもしていない場合は、減算回路５１
の出力端Ｓ８の信号が“０”であり、したがって、イク
スクルーシブオアゲート５５〜５９はスルー状態とな
る。一方、減算結果がオーバーフローし、出力端Ｓ８の
信号が“１”、他の出力端Ｓ３〜Ｓ７の信号が“０”と
なった場合は、イクスクルーシブオアゲート５５〜５９
がインバータとして動作し、端子Ｔ２４へデータ“１１
１１１”が供給される。また、減算結果がアンダーフロ
ーし、出力端Ｓ８の信号、他の出力端Ｓ３〜Ｓ７の信号
がいずれも“１”となった場合も、イクスクルーシブオ
アゲート５５〜５９がインバータとして動作し、端子Ｔ
２４へデータ“０００００”が供給される。誤差が±１
しかでないことを利用している。

次に、上述した端子Ｔ２５，Ｔ２６，Ｔ２４から各々出
力されたカラーデータＲ，Ｇ，Ｂは第１図のＤＡＣ（デ
ィジタル／アナログコンバータ）５６，５７，５８へ供
給される。ＤＡＣ５６〜５８はカラーデータＲ，Ｇ，Ｂ
をアナログカラー信号に変換し、ＣＲＴ表示装置７へ出
力する。ＣＲＴ表示装置７は、表示コントローラＤＣか
ら出力される同期信号ＳＹＮＣおよびＤＡＣ５６〜５８
から出力されるカラー信号に基づいてカラードット表示
を行う。

以上がこの発明の一実施例の詳細である。なお、上記実
施例においては、ＶＲＡＭ２１に書き込むデータのフォ
ーマットを第４図に示すものとしたが、例えば第１０図
に示すフォーマットとしてもよい。

また、第２図の回路においては、（４Ｂ＋Ｇ＋２Ｒ）／
８なる演算における少数点以下を切り捨てるようになっ
ているが、四捨五入としてもよい。この四捨五入とする
場合、（４Ｂ＋Ｇ＋２Ｒ＋４）なる演算を行い、この演
算結果を８で割ればよい。同様に、第８図の回路におい
ても、｛５Ｙ−（２Ｕ′＋Ｗ′）｝／４なる演算におけ
る小数点以下を切り捨てるようになっているが、四捨五
入としてもよい。この場合、｛５Ｙ−（２Ｕ′＋Ｗ′）
＋２｝／４なる演算を行えばよい。

ところで、上記実施例によるディスプレイ装置は、重ね
書きを行う際に問題がある。すなわち、コンピュータグ
ラフィック等においては、第１の画像を背景にしてその
上に第２の画像を重ねて表示する場合がある。この場
合、ＶＲＡＭ内に各ドット対応でカラーデータＲ，Ｇ，
Ｂが記憶されている場合はＶＲＡＭ内の第２の画像に対
応する記憶エリアのカラーデータを書き換えればよい
が、上記実施例のように、４ドットにつき１つの色差デ
ータが記憶されている場合はドット毎の書き換えができ
なくなる。この場合、勿論、４ビット単位でデータ書き
換えを行うことはできるが、このような書き換えでは、
第２の画像の解像度が低くなってしまう。次に、この重
ね書きにおける問題を解決した他の実施例について説明
する。

第１１図は同実施例における書込データのフォーマット
を示す図である。このフォーマットが第４図に示すもの
と異なる点は、各バイトＢ０〜Ｂ３の第０ビットがアト
リビュートビットＡＴＲとなっている点および輝度デー
タＹが４ビットとなっている点である。そして、上記実
施例と同様に、輝度データＹおよび色差データＵ，Ｗに
よって画像表示を行う場合は、アトリビュートビットＡ
ＴＲを“０”としておく。また、一部のドットの色を変
える場合（重ね書きの場合）は、そのドットの輝度デー
タＹに変えて、カラーコードＣＣを書き込み、また、ア
トリビュートビットＡＴＲを“１”とする。

第１２図は、この実施例の場合のＲＧＢデータ再生回路
４０の構成を示す図であり、この図において、ＲＧＢデ
ータ形成回路６０は第８図の構成要素４９〜５９によっ
て構成される回路と同じ回路である。すなわち、この回
路は、第８図の回路にレジスタ６２、カラールックアッ
プテーブル６３、セレクタ６４が追加された構成となっ
ている。ここで、レジスタ６２はドットクロックＤＣＬ
Ｋの立ち上がりでデータ読み込みを行うレジスタ、カラ
ールックアップテーブル６３は、レジスタ６２から出力
されるカラーコードＣＣをカラーデータＲ，Ｇ，Ｂに変
換するテーブルである。また、セレクタ６４は、そのセ
レクト端子ＳＥへ“０”が供給された時はＲＧＢデータ
形成回路６０から出力されるカラーデータＲ，Ｇ，Ｂを
端子Ｔ２５，Ｔ２６，Ｔ２４へ出力し、また、セレクト
端子ＳＥへ“１”が供給された時は、カラールックアッ
プテーブル６３から出力されるカラーデータＲ，Ｇ，Ｂ
を端子Ｔ２５，Ｔ２６，Ｔ２４へ出力する。このセレク
タ６４のセレクト端子ＳＥへ上述したアトリビュートビ
ットＡＴＲが供給されるようになっている。

しかして、アトリビュートビットＡＴＲが“０”の時
は、セレクタ６４のセレクト端子ＳＥへ“０”が供給さ
れることから、ＲＧＢデータ形成回路６０から出力され
るカラーデータＲ，Ｇ，Ｂがセレクタ６４を介して端子
Ｔ２５，Ｔ２６，Ｔ２４へ供給される。すなわち、この
場合、第８図の回路と同じ動作となる。一方、アトリビ
ュートビットＡＴＲが“１”の場合は、輝度データＹに
代えて書き込まれたカラーコードＣＣがレジスタ６２を
介してカラールックアップテーブル６３へ供給され、こ
こで、カラーデータＲ，Ｇ，Ｂに変換され、このカラー
データＲ，Ｇ，Ｂがセレクタ６４を介して端子Ｔ２５，
Ｔ２６，Ｔ２４へ供給される。これにより、カラーコー
ドＣＣに対応する色でドット表示が行なわれる。

「発明の効果」以上説明したように、この発明によれば、色差データ
Ｕ，Ｗの各平均値をとってメモリに記憶させるようにし
たので、メモリ容量を減縮することができる。また、こ
の発明によれば、“赤−輝度”色差データＵと、“緑−
輝度”色差データＷとを用いているので、変換誤差が青
色に集中し、したがって、変換誤差の影響を最小限に押
さえることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例におけるデータ変換回路５の詳細を示
す回路図、第３図はデータ変換回路５の動作を説明する
ためのタイミング図、第４図はＶＲＡＭ２１に書き込ま
れるデータのフォーマットを示す図、第５図は同実施例
における書込みデータ形成回路２０の詳細を示す回路
図、第６図は同書込みデータ形成回路２０の動作を説明
するためのタイミング図、第７図は同書込みデータ形成
回路２０における平均化回路２３の構成を示す回路図、
第８図は同実施例におけるＲＧＢデータ再生回路４０の
詳細を示す回路図、第９図は同ＲＧＢデータ再生回路４
０の動作を説明するためのタイミング図、第１０図はＶ
ＲＡＭ２１の書込みデータの他のフォーマットを示す
図、第１１図はこの発明の他の実施例における書込みデ
ータのフォーマットを示す図、第１２図は同実施例にお
けるＲＧＢデータ再生回路４０の構成を示すブロック図
である。５……データ変換回路、７……ＣＲＴ表示装置、２０…
…書込みデータ形成回路、２１……ＶＲＡＭ、２３，２
４……平均化回路、４０……ＲＧＢデータ再生回路。

Claims

【特許請求の範囲】

【請求項１】(a)カラードット表示を行うカラーディス
プレイ装置において、 (b)各ドットの色を指示するカラー情報を輝度データＹ
と、“赤−輝度”色差データＵと、“緑−輝度”色差デ
ータＷとに変換する変換手段と、 (c)前記色差データＵ，Ｗの各々の平均値を複数ドット
毎に算出する演算手段と、 (d)前記色差データＵ，Ｗの平均値および前記輝度デー
タＹをメモリに書き込む書込手段と、を具備してなるカラーディスプレイ装置。
【請求項２】(a)カラードット表示を行うカラーディス
プレイ装置において、 (b)各ドットの色を指示するカラー情報が、輝度データ
Ｙと、“赤−輝度”色差データＵの平均値と、“緑−輝
度”色差データＷの平均値とによって記憶されたメモリ
と、 (c)前記メモリからデータを読み出し、読み出したデー
タを赤緑青カラーデータＲ，Ｇ，Ｂに変換する変換手段
と、 (d)前記カラーデータＲ，Ｇ，Ｂに基づいてカラードッ
ト表示を行う表示手段と、を具備してなるカラーディスプレイ装置。