JPH0659977A - Cache memory capable of executing indicative line substituting operation and its control method - Google Patents
Cache memory capable of executing indicative line substituting operation and its control methodInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば、汎用計算機の
技術分野で用いられるキャッシュメモリに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory used in the technical field of general-purpose computers, for example.
【０００２】[0002]
【従来の技術】キャッシュメモリの基本事項について述
べる。 （１）基本原理 計算機における命令あるいはデータのメモリ参照は、あ
る小さな時間間隔で見た場合、メモリの局所的な領域に
集中することが知られている。これをプログラムの参照
局所性と呼ぶ。そこで、この参照局所性を利用して、頻
繁に参照される領域を主メモリより高速で小容量のバッ
ファメモリにハードウェアが自動的に移して常駐させる
ことにより、メモリアクセスを実質的に高速化する手法
がある。このバッファメモリをキャッシュメモリと呼
ぶ。キャッシュメモリの概念を図４に示す。キャッシュ
メモリＡ２は、プロセッサＡ１が命令フェッチあるいは
データフェッチを行う際にアクセスされる。所望の命令
あるいはデータがキャッシュメモリＡ２に存在した場
合、プロセッサＡ１は当該命令あるいはデータをキャッ
シュメモリＡ２から得る。これをヒットと呼ぶ。ヒット
する確率（これをヒット率と呼ぶ）が高いほど、プロセ
ッサＡ１の平均アクセス時間は短縮され、計算機性能は
向上する。また、所望の命令あるいはデータがキャッシ
ュメモリＡ２に存在しなかった場合、メモリＡ３がアク
セスされ、プロセッサＡ１は当該命令あるいはデータを
メモリＡ３から得る。これをミスヒットと呼ぶ。2. Description of the Related Art The basic items of a cache memory will be described. (1) Basic principle It is known that memory references of instructions or data in a computer are concentrated in a local area of the memory when viewed at a certain small time interval. This is called program reference locality. Therefore, by utilizing this reference locality, the hardware is automatically moved to a buffer memory of a small capacity, which is faster than the main memory, and resides frequently, thus making memory access substantially faster. There is a method to do. This buffer memory is called a cache memory. The concept of the cache memory is shown in FIG. The cache memory A2 is accessed when the processor A1 performs an instruction fetch or a data fetch. When the desired instruction or data exists in the cache memory A2, the processor A1 obtains the instruction or data from the cache memory A2. This is called a hit. The higher the probability of hit (called the hit rate), the shorter the average access time of the processor A1 and the better the computer performance. If the desired instruction or data does not exist in the cache memory A2, the memory A3 is accessed and the processor A1 obtains the instruction or data from the memory A3. This is called a mishit.
【０００３】（２）基本構成 図５にキャッシュメモリの基本構成を示す。メモリとキ
ャッシュメモリは、ライン（通常１６〜１２８バイト程
度，ブロックとも呼ぶ）を単位として、アドレスにより
対応付けられている。通常ラインには複数の命令あるい
はデータが格納されている。図５に示すように、キャッ
シュメモリは、格納しているラインのアドレス等の情報
を持つディレクトリＢ５と、ラインそのものを格納する
データアレイＢ６からなる。ディレクトリＢ５のアドレ
ス等の情報格納領域Ｂ７（これをタグと呼ぶ）とデータ
アレイＢ６の個々のライン格納領域Ｂ８は１対１に対応
している。これら１対の領域をエントリ（Ｂ７およびＢ
８）と呼ぶ。したがって、キャッシュメモリは、エント
リ数だけラインを格納できる。キャッシュメモリの容量
は、総エントリ数ｘラインサイズとなる。(2) Basic Configuration FIG. 5 shows the basic configuration of the cache memory. The memory and the cache memory are associated with each other in units of lines (usually about 16 to 128 bytes, also called blocks). A plurality of instructions or data are stored in the normal line. As shown in FIG. 5, the cache memory is composed of a directory B5 having information such as addresses of stored lines, and a data array B6 storing the lines themselves. The information storage area B7 (this is called a tag) such as the address of the directory B5 and the individual line storage areas B8 of the data array B6 have a one-to-one correspondence. These paired areas are entered as entries (B7 and B
8). Therefore, the cache memory can store as many lines as the number of entries. The capacity of the cache memory is the total number of entries x line size.
【０００４】以下，キャッシュメモリの種々の構成法に
ついて述べる。 （ａ）単一／分離キャッシュメモリ 命令用とデータ用に分かれて存在しているキャッシュメ
モリを分離キャッシュメモリと呼ぶ。プロセッサが命令
用バスとデータ用バスを独立して持っている構成（ハー
バード・アーキテクチャと呼ぶ）を採っている場合、分
離キャッシュメモリを採用して命令フェッチとデータフ
ェッチを並行に行うことにより、性能向上が図れる。 （ｂ）連想度 キャッシュメモリとメモリとの対応のさせ方として、下
記に述べる２方式がある。 （ｉ）フル・アソシアティブ方式 キャッシュメモリの任意のエントリにメモリの任意のラ
インを格納できる方式である。最も高速で最もヒット率
が高くなるが、比較器がエントリ数分だけ必要となるた
め、ハードウェア構成は複雑でコスト高となる。キャッ
シュメモリがよほどの小容量でない限り、一般にはあま
り用いられていない。 （ｉｉ）セット・アソシアティブ方式 キャッシュメモリのエントリとメモリのラインの対応を
そのラインのアドレスの一部（セットアドレスと呼ぶ）
を用いて限定する方式である。キャッシュメモリはセッ
トアドレスでアクセスされるセット（１つあるいは複数
のエントリからなる）に分割されている。キャッシュメ
モリの同一セット中のエントリ数を連想度と呼ぶ。この
方式では、比較器の数は連想度分あればよいので、ハー
ドウェア・コストが抑えられる。連想度＝１のセット・
アソシアティブ方式を特にダイレクト・マッピング方式
と呼ぶ。 （ｃ）ライン置換えアルゴリズム ラインフェッチ時に、ミスヒットを起こしたラインに対
応するセットの全てのエントリに既にラインが格納され
ていた場合、いずれかのエントリを選択してラインの置
換えを行う必要がある。例えば、キャッシュメモリが連
想度４のセット・アソシアティブ方式であるとすると、
置換え対象となるエントリは４個存在することになる。
この選択のアルゴリズムをライン置換えアルゴリズムと
呼ぶ。よく使用されるアルゴリズムとして、ＬＲＵ（Le
ast Recently Used ) がある。この方式では、最も遠い
過去に参照されたラインを置換え対象とする。他にも、
FIFO(First In First Out）方式や Random 方式などが
ある。 （ｄ）メモリ更新アルゴリズム キャッシュメモリに存在するライン中のデータに書き込
みが発生した場合に、いつメモリに書き込みを行うかを
決定するアルゴリズムをメモリ更新アルゴリズムと呼
ぶ。一般に用いられるアルゴリズムは、下記に挙げる２
つである。 （ｉ）ライトスルー方式：キャッシュメモリに存在する
ライン中のデータに書き込みが発生した時点でメモリに
も同時に書き込む方式。 （ｉｉ）コピーバック方式：キャッシュメモリに存在す
るライン中のデータに書き込みが発生した時点ではキャ
ッシュメモリのみに書き込み、そのラインがリプレース
対象になった時点でメモリに書き込む方式。Various methods of configuring the cache memory will be described below. (A) Single / separated cache memory Separately existing cache memories for instructions and data are called separated cache memories. If the processor has an instruction bus and a data bus independently (called a Harvard architecture), performance is improved by adopting a separate cache memory and performing instruction fetch and data fetch in parallel. Can be improved. (B) Associativity There are two methods described below as a method of making the cache memory correspond to the memory. (I) Full associative method This is a method in which any line of the memory can be stored in any entry of the cache memory. It is the fastest and has the highest hit rate, but since the comparators are required for the number of entries, the hardware configuration is complicated and the cost is high. Unless the cache memory has a very small capacity, it is not commonly used. (Ii) Set-associative method The correspondence between the cache memory entry and the memory line is part of the address of that line (called the set address).
It is a method of limiting using. The cache memory is divided into sets (consisting of one or a plurality of entries) accessed by set addresses. The number of entries in the same set of cache memory is called the associativity. In this method, since the number of comparators need only be associative, the hardware cost can be suppressed. Set of association = 1
The associative method is particularly called a direct mapping method. (C) Line Replacement Algorithm When a line is fetched, if a line has already been stored in all the entries of the set corresponding to the line causing the mishit, it is necessary to select one of the entries to replace the line. . For example, assuming that the cache memory is a set associative system with a degree of association of 4,
There are four entries to be replaced.
This selection algorithm is called a line replacement algorithm. A commonly used algorithm is LRU (Le
ast Recently Used). In this method, the line referred to in the farthest past is the replacement target. Other,
There are FIFO (First In First Out) method and Random method. (D) Memory Update Algorithm An algorithm that determines when to write to the memory when data in a line existing in the cache memory is written is called a memory update algorithm. Commonly used algorithms are listed below.
Is one. (I) Write-through method: A method of simultaneously writing data in a line existing in the cache memory to the memory when the writing occurs. (Ii) Copyback method: A method of writing only to the cache memory at the time when the data in the line existing in the cache memory is written, and writing to the memory at the time when the line becomes the replacement target.
【０００５】（３）動作 キャッシュメモリの動作を図５を用いて説明する。な
お、図５のキャッシュメモリは、単一キャッシュメモリ
で、連想度は１（ダイレクト・マッピング方式）であ
る。まず、プロセッサが命令あるいはデータフェッチ時
にアクセスアドレスＢ１を出力したとする。すると、キ
ャッシュメモリ制御部はディレクトリＢ５をアクセスア
ドレスＢ１の一部（セットアドレスＢ３と呼ぶ）により
アクセスする。同時にデータアレイＢ６を、セットアド
レスＢ３およびライン内アドレスＢ４によりアクセスす
る。さらに、アクセスアドレスＢ１の上位部分Ｂ２とデ
ィレクトリＢ５のアクセス結果であるアドレス情報を比
較器Ｂ９により比較して、一致した場合ヒットとなる。
ヒットした場合、プロセッサはデータアレイＢ６から読
み出された命令あるいはデータＢ１０をフェッチする。
ミスヒットの場合、プロセッサはデータアレイから読み
出された命令あるいはデータＢ１０を無視する。ミスヒ
ットした場合、プロセッサはメモリから命令あるいはデ
ータを得るわけであるが、この際に当該命令あるいはデ
ータを含むラインがデータアレイＢ６の所定のライン格
納領域Ｂ８に格納され、そのラインのアドレスの上位部
分がディレクトリＢ５の対応するタグにアドレス情報Ｂ
７として格納される。これをラインフェッチと呼ぶ。(3) Operation The operation of the cache memory will be described with reference to FIG. The cache memory in FIG. 5 is a single cache memory, and the degree of association is 1 (direct mapping method). First, it is assumed that the processor outputs the access address B1 when fetching an instruction or data. Then, the cache memory control unit accesses the directory B5 with a part of the access address B1 (called a set address B3). At the same time, the data array B6 is accessed by the set address B3 and the in-line address B4. Further, the comparator B9 compares the address information, which is the access result of the upper portion B2 of the access address B1 and the access result of the directory B5, and hits if they match.
If there is a hit, the processor fetches the instruction or data B10 read from the data array B6.
In the case of a mishit, the processor ignores the instruction or data B10 read from the data array. In the case of a mishit, the processor obtains an instruction or data from the memory. At this time, the line containing the instruction or data is stored in the predetermined line storage area B8 of the data array B6, and the upper address of that line is stored. The part is the address information B in the corresponding tag of the directory B5.
It is stored as 7. This is called line fetch.
【０００６】従来のキャッシュメモリについて述べる。
従来、キャッシュメモリのライン置換えは、あるアルゴ
リズム，例えば、ＬＲＵに従ってハードウェアにより管
理されていた。したがって、使用頻度の高い命令やデー
タあるいは迅速な応答が要求される命令，例えば、割り
込みルーチンであっても、アルゴリズムによってはキャ
ッシュメモリに常駐することができず、性能低下を招い
ていた。これは、命令やデータの置換え優先度をハード
ウェアに認識させる手段が提供されていなかったためで
ある。そこで、キャッシュメモリのエントリ毎にライン
置換えを禁止する機構（ロック機構と呼ぶ）が用いられ
る。この機構では、キャッシュメモリの各エントリにラ
イン置換え禁止ビット（Ｌ）と呼ぶ１ビット情報を持た
せる。さらに、そのビットの値により、以下のように当
該エントリのライン置換えを行うか否かを決定する。 Ｌ＝１の場合 当該エントリのライン置換えを行わな
い。 Ｌ＝０の場合 当該エントリのライン置換えを行う。 したがって、キャッシュメモリに常駐させたい命令やデ
ータを格納しているエントリのライン置換え禁止ビット
を１にすれば、そのエントリはライン置換えの対象には
ならない。このように、ソフトウェアがライン置換え禁
止ビットをプログラムすることにより、使用頻度の高い
命令やデータあるいは迅速な応答が要求される命令をキ
ャッシュメモリに常駐させることが可能となる。A conventional cache memory will be described.
Conventionally, the line replacement of the cache memory is managed by hardware according to an algorithm, for example, LRU. Therefore, even an instruction or data that is frequently used or an instruction that requires a quick response, such as an interrupt routine, cannot be resident in the cache memory depending on the algorithm, resulting in performance degradation. This is because no means has been provided for making the hardware recognize the replacement priority of instructions or data. Therefore, a mechanism (called a lock mechanism) that prohibits line replacement for each entry in the cache memory is used. In this mechanism, each entry of the cache memory has 1-bit information called a line replacement prohibition bit (L). Further, depending on the value of the bit, it is determined whether the line replacement of the entry is performed as follows. When L = 1, the line of the entry is not replaced. When L = 0, the line of the entry is replaced. Therefore, if the line replacement prohibition bit of the entry storing the instruction or data to be made resident in the cache memory is set to 1, the entry is not the target of line replacement. In this way, by programming the line replacement prohibition bit by software, it becomes possible to make frequently used instructions or data or instructions requiring a quick response resident in the cache memory.
【０００７】[0007]
【発明が解決しようとする課題】ところが、上記のロッ
ク機構では、ソフトウェアがキャッシュメモリのディレ
クトリにアクセスして、常駐させたいラインを格納して
いるエントリを検索し、さらにそのエントリのライン置
換え禁止ビットを操作しなくてはならない。このため、
キャッシュメモリのディレクトリの検索およびディレク
トリ情報の更新のための専用命令からなるルーチンが必
要となる。したがって、複数のラインにまたがるような
命令列あるいはデータ列についてライン置換え禁止操作
を行おうとすると、複数回上記のルーチンを呼び出す必
要が生じる。これにより命令サイズが増大するため、実
行時間の増大を招いていた。また、各エントリのライン
置換え禁止ビットを１ビットとしているため、ライン置
換えを禁止するか否かの指定しかできなかった。However, in the above lock mechanism, the software accesses the directory of the cache memory to search for the entry storing the line to be made resident, and further the line replacement prohibition bit of the entry. You have to operate. For this reason,
A routine consisting of dedicated instructions for searching the cache memory directory and updating the directory information is required. Therefore, when an attempt is made to perform a line replacement prohibition operation on an instruction sequence or data sequence that extends over a plurality of lines, it becomes necessary to call the routine a plurality of times. This increases the instruction size, resulting in an increase in execution time. Further, since the line replacement prohibition bit of each entry is 1 bit, it is only possible to specify whether or not line replacement is prohibited.
【０００８】[0008]
【課題を解決するための手段】上述した課題を解決する
ために、本発明の基本的構想は，プロセッサの命令セッ
ト中に命令置換え優先順位指定フィールドを設け、プロ
セッサのロード／ストア命令セット中にデータ置換え優
先順位指定フィールドを設け、キャッシュメモリの各エ
ントリ中に置換え優先順位情報を設け、さらに、キャッ
シュメモリにおける命令あるいはデータのライン置換え
時に命令セット中の命令置換え優先順位指定フィールド
あるいはデータ置換え優先順位指定フィールドと当該エ
ントリ中の置換え優先順位情報を比較していずれのライ
ンの置換えを行うかを決定する機構を設ける。In order to solve the above-mentioned problems, the basic concept of the present invention is to provide an instruction replacement priority designation field in the instruction set of the processor, and to provide it in the load / store instruction set of the processor. A data replacement priority order specification field is provided, and replacement priority order information is provided in each entry of the cache memory. Furthermore, when an instruction or data line replacement in the cache memory is performed, an instruction replacement priority order specification field or data replacement priority order in the instruction set. A mechanism is provided for comparing the designated field with the replacement priority information in the entry to determine which line is to be replaced.
【０００９】したがって，本発明の第１の観点によれ
ば，キャッシュメモリを有する計算機システムにおい
て、（Ａ）プロセッサの命令セット中に命令置換え優先
順位指定フィールドを有し、（Ｂ）プロセッサのロード
／ストア命令セット中にデータ置換え優先順位指定フィ
ールドを有し、（Ｃ）キャッシュメモリの各エントリ中
に置換え優先順位情報を有し、（Ｄ）キャッシュメモリ
における命令あるいはデータのライン置換え時に上記命
令置換え優先順位指定フィールドあるいは上記データ置
換え優先順位指定フィールドと上記置換え優先順位情報
とを比較していずれのラインの置換えを行うかを決定す
る機構を有することを特徴とするキャッシュメモリが提
供される。また本発明によれば，上記キャッシュメモリ
を制御する方法が提供される。Therefore, according to a first aspect of the present invention, in a computer system having a cache memory, (A) the instruction set of the processor has an instruction replacement priority designation field, and (B) the load / load of the processor. The store instruction set has a data replacement priority order designation field, (C) has replacement priority information in each entry of the cache memory, and (D) has the above-mentioned instruction replacement priority at the time of line replacement of an instruction or data in the cache memory. A cache memory is provided which has a mechanism for comparing which of the priority designation field or the data replacement priority designation field and the replacement priority information to determine which line is to be replaced. The present invention also provides a method for controlling the cache memory.
【００１０】本発明の第２の観点によれば，命令用およ
びデータ用にそれぞれ独立した命令用キャッシュメモリ
およびデータ用キャッシュメモリを有する計算機システ
ムにおいて、（Ａ）プロセッサの命令セット中に命令置
換え優先順位指定フィールドを有し、（Ｂ）プロセッサ
のロード／ストア命令セット中にデータ置換え優先順位
指定フィールドを有し、（Ｃ）前記命令用キャッシュメ
モリの各エントリ中に命令置換え優先順位情報を有し、
（Ｄ）前記データ用キャッシュメモリの各エントリ中に
データ置換え優先順位情報を有し、（Ｅ）命令用キャッ
シュメモリにおけるライン置換え時に上記命令置換え優
先順位指定フィールドと上記命令置換え優先順位情報と
を比較していずれのラインの置換えを行うかを決定する
機構を有し、（Ｆ）データ用キャッシュメモリにおける
ライン置換え時に上記データ置換え優先順位指定フィー
ルドのフィールドと上記データ置換え優先順位情報の情
報とを比較していずれのラインの置換えを行うかを決定
する機構を有することを特徴とするキャッシュメモリが
提供される。また本発明によれば，上記キャッシュメモ
リの制御方法で提供される。According to a second aspect of the present invention, in a computer system having an instruction cache memory and a data cache memory which are independent for instructions and data, respectively, (A) instruction replacement priority is given to an instruction set of a processor. It has a rank designation field, (B) has a data replacement priority designation field in the load / store instruction set of the processor, and (C) has instruction replacement priority information in each entry of the instruction cache memory. ,
(D) Each entry of the data cache memory has data replacement priority information, and (E) the instruction replacement priority designation field and the instruction replacement priority information are compared at the time of line replacement in the instruction cache memory. And (F) comparing the field of the data replacement priority designation field with the information of the data replacement priority information at the time of line replacement in the data cache memory. There is provided a cache memory having a mechanism for determining which line is to be replaced. According to the present invention, there is provided the above cache memory control method.
【００１１】さらに本発明の第３の観点によれば，
（Ａ） プロセッサの命令セット中に命令置換え優先順
位指定フィールドを設け、（Ｂ）プロセッサのロード／
ストア命令セット中にデータ置換え優先順位指定フィー
ルドを設け、（Ｃ）キャッシュメモリの各エントリ中に
置換え優先順位情報を設け、（Ｄ）キャッシュメモリに
おける命令あるいはデータのライン置換え時に命令セッ
ト中の命令置換え優先順位指定フィールドあるいはデー
タ置換え優先順位指定フィールドと当該エントリ中の置
換え優先順位情報とを比較していずれのラインの置換え
を行うかを決定する機構を設けたことを特徴とするキャ
ッシュメモリを有する計算機システムが提供される。ま
た本発明によれば，上記キャッシュメモリを有する計算
機システムにおけるキャッシュメモリの制御方法が提供
される。Further, according to a third aspect of the present invention,
(A) An instruction replacement priority order designation field is provided in the instruction set of the processor, and (B) load / load of the processor
A data replacement priority designation field is provided in the store instruction set, (C) replacement priority information is provided in each entry of the cache memory, and (D) instruction replacement in the instruction set at the time of line replacement of an instruction or data in the cache memory. A computer having a cache memory provided with a mechanism for comparing the priority designation field or the data replacement priority designation field with the replacement priority information in the entry to determine which line is to be replaced. A system is provided. The present invention also provides a method for controlling a cache memory in a computer system having the above cache memory.
【００１２】[0012]
【作用】上記の構成によれば、キャッシュメモリに常駐
させたい命令の命令置換え優先順位指定フィールド、あ
るいは、常駐させたいデータに対するロード／ストア命
令のデータ置換え優先順位指定フィールドをソフトウェ
アを予め設定しておくことにより、ソフトウェアの指定
した優先順位に従って命令あるいはデータのライン置換
えを行うことが可能となる。According to the above configuration, software is preset to the instruction replacement priority order specification field of the instruction to be made resident in the cache memory or the data replacement priority order specification field of the load / store instruction for the data to be made resident. By setting it, it becomes possible to perform line replacement of instructions or data according to the priority order specified by the software.
【００１３】[0013]
【実施例】以下，図１〜図３を参照して、本発明の１実
施例を詳述する。 （１）前提 プロセッサおよびキャッシュメモリの仕様として、以下
を前提とする。 （ａ）プロセッサは、ハーバード・アーキテクチャであ
る。すなわち、命令用バスとデータ用バスを独立して持
っており、命令フェッチとデータフェッチを並行して行
える。 （ｂ）簡単のため、プロセッサの命令およびデータサイ
ズは、全て１ワードとする。 （ｃ）キャッシュメモリは、命令用およびデータ用にそ
れぞれ独立して設ける。 （ｄ）命令用およびデータ用キャッシュメモリは、いず
れも連想度４のセット・アソシアティブ方式とする。 （ｅ）簡単のため、命令用およびデータ用キャッシュメ
モリのラインサイズは、いずれも１ワードとする。した
がって、１ラインは１命令あるいは１個のデータからな
る。 （ｆ）メモリ更新アルゴリズムはストアスルー方式とす
る。したがって、メモリには常に最新のデータが存在す
る。このため、ライン置換えの際、データをキャッシュ
メモリからメモリに書き戻す必要がない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to FIGS. (1) Assumptions The following are assumed as the specifications of the processor and cache memory. (A) The processor has a Harvard architecture. That is, since the instruction bus and the data bus are independently provided, the instruction fetch and the data fetch can be performed in parallel. (B) For simplification, the instruction and data sizes of the processor are all 1 word. (C) The cache memory is provided independently for instructions and data. (D) The instruction and data cache memories are both set associative with associativity 4. (E) For simplification, the line sizes of the instruction and data cache memories are both 1 word. Therefore, one line consists of one instruction or one piece of data. (F) The memory update algorithm is a store-through method. Therefore, the latest data always exists in the memory. Therefore, at the time of line replacement, it is not necessary to write data back from the cache memory to the memory.
【００１４】（２）機構 図１に、プロセッサの命令セットの例を示す。図１に示
すように、通常の命令コードやレジスタ指定子に加え
て、命令セットに命令置換え優先順位指定フィールド１
を持たせる。このフィールドは、当該命令の置換え時に
おける優先順位を示す。例えば、命令置換え優先順位指
定フィールド１を２ビットとすると、４段階の命令置換
え優先順位が指定できる。キャッシュメモリにある命令
を常駐させたい場合、その命令の命令置換え優先順位指
定フィールドの優先順位を低く設定しておけばよい。ま
た、ロード／ストア命令セットには、命令置換え優先順
位指定フィールド１に加えて、データ置換え優先順位指
定フィールド２を持たせる。このフィールドは、ロード
／ストア命令の対象となるデータの置換え時における優
先順位を示す。例えば、データ置換え優先順位指定フィ
ールド２を２ビットとすると、４段階のデータ置換え優
先順位が指定できる。したがって、キャッシュメモリあ
るデータを常駐させたい場合、そのデータを対象とする
ロード／ストア命令のデータ置換え優先順位指定フィー
ルドの優先順位を低く設定しておけばよい。(2) Mechanism FIG. 1 shows an example of the instruction set of the processor. As shown in FIG. 1, in addition to a normal instruction code and register designator, an instruction set includes an instruction replacement priority designation field 1
Have. This field indicates the priority order when the instruction is replaced. For example, if the instruction replacement priority designation field 1 is made up of 2 bits, four levels of instruction replacement priority can be designated. To make an instruction in the cache memory resident, the priority of the instruction replacement priority designation field of the instruction may be set low. Further, the load / store instruction set has a data replacement priority order specification field 2 in addition to the instruction replacement priority order specification field 1. This field indicates the priority when replacing the data that is the target of the load / store instruction. For example, if the data replacement priority designation field 2 has 2 bits, four levels of data replacement priority can be designated. Therefore, when it is desired to make certain data in the cache memory resident, the priority of the data replacement priority designation field of the load / store instruction for that data may be set low.
【００１５】図２に、命令用キャッシュメモリの構成を
示す。図２に示すように、命令用キャッシュメモリの各
エントリのタグ中に、アドレス情報４１〜４４の他に命
令置換え優先順位情報５１〜５４を設ける。この情報
は、現在当該エントリに格納されているラインの置換え
時の優先順位を示す。また、ライン置換え時にキャッシ
ュメモリに格納される命令の命令置換え優先順位指定フ
ィールド８０と置換え対象となるエントリ候補の命令置
換え優先順位情報５１〜５４の大小比較を行い、ライン
置換えを行うエントリを選択する回路９０を設ける。FIG. 2 shows the configuration of the instruction cache memory. As shown in FIG. 2, in addition to the address information 41 to 44, instruction replacement priority information 51 to 54 is provided in the tag of each entry of the instruction cache memory. This information indicates the priority when replacing the line currently stored in the entry. Further, the instruction replacement priority designation field 80 of the instruction stored in the cache memory at the time of line replacement is compared with the instruction replacement priority information 51 to 54 of the entry candidate to be replaced, and the entry for which the line replacement is performed is selected. A circuit 90 is provided.
【００１６】図３に、データ用キャッシュメモリの構成
を示す。図３に示すように、データ用キャッシュメモリ
の各エントリのタグ中に、アドレス情報４１〜４４の他
にデータ置換え優先順位情報１１１〜１１４を設ける。
この情報は、現在当該エントリに格納されているライン
の置換え時の優先順位を示す。また、ライン置換え時に
キャッシュメモリに格納されるデータのデータ置換え優
先順位指定フィールド１２０と置換え対象となるエント
リ候補のデータ置換え優先順位情報５１〜５４の大小比
較を行い、ライン置換えを行うエントリを選択する回路
９０を設ける。FIG. 3 shows the structure of the data cache memory. As shown in FIG. 3, in addition to the address information 41 to 44, data replacement priority information 111 to 114 is provided in the tag of each entry of the data cache memory.
This information indicates the priority when replacing the line currently stored in the entry. Further, the data replacement priority designation field 120 of the data stored in the cache memory at the time of line replacement is compared with the data replacement priority information 51 to 54 of the entry candidates to be replaced, and the entry to be replaced is selected. A circuit 90 is provided.
【００１７】（３）動作手順 まず、プログラム実行前に、全ての命令およびデータに
ついてキャッシュメモリのライン置換えの際の優先順位
を決定する。これは、全ての命令の命令置換え優先順位
指定フィールドおよび全てのロード／ストア命令のデー
タ置換え優先順位指定フィールドを設定することにより
行う。この設定は、最適化コンパイラがコンパイル時に
暗黙的に行ってもよいし、ユーザがプログラム中で陽に
指定してもよい。(3) Operating Procedure First, prior to program execution, priorities for line replacement of the cache memory are determined for all instructions and data. This is done by setting the instruction replacement priority order specification field of all instructions and the data replacement priority order specification field of all load / store instructions. This setting may be made implicitly by the optimizing compiler at compile time, or may be explicitly specified by the user in the program.
【００１８】次に、図２を用いて命令用キャッシュメモ
リのライン置換え時の動作を順を追って説明する。 ステップ１：プロセッサ（図示せず）の命令フェッチ時
にキャッシュメモリにおいてミスヒットが発生し、メモ
リからミスヒットを起こした命令ａがフェッチされる。 ステップ２：命令用キャッシュメモリ制御部は、上記の
命令ａを命令用キャッシュメモリに格納しようと試みる
が、命令ａと同一のセットアドレス１３で対応付けられ
る４個のエントリ全てに既にラインが格納されていた場
合、ライン置換えを行う必要が生じる。 ステップ３：命令用キャッシュメモリ制御部は、命令ａ
の命令置換え優先順位指定フィールド８０と命令ａと同
一のセットアドレス１３で対応付けられる４個のエント
リ中の命令置換え優先順位情報５１〜５４の大小比較を
置換えエントリ選択回路９０により行い、以下の基準で
置換え対象となるエントリを選択する。 （ａ）命令置換え優先順位指定フィールド８０の値が命
令置換え優先順位情報５１〜５４の値のいずれよりも大
きい場合 命令ａの置換え優先順位が最も高いということであるの
で、命令ａは命令用キャッシュに格納されない。 （ｂ）命令置換え優先順位情報５１〜５４の値のいずれ
か（例えばエントリｂの命令置換え優先順位情報とす
る）が、他の命令置換え優先順位情報の値および命令置
換え優先順位指定フィールド８０の値よりも大きい場合
エントリｂの置換え優先順位が最も高いということで
あるので、エントリｂを置換え対象とし、命令ａはエン
トリｂに格納される。 （ｃ）命令置換え優先順位情報５１〜５４の値の最も大
きいもの（例えばエントリｃの命令置換え優先順位情報
とする）が、命令置換え優先順位指定フィールド８０の
値と等しい場合 エントリｃと命令ａの置換え優先順位が最も高く、か
つ、等しいということであるので、エントリｃを置換え
対象とし、命令ａはエントリｃに格納される。 （ｄ）命令置換え優先順位情報５１〜５４の複数の値
（例えばエントリｂ、エントリｃの命令置換え優先順位
情報とする）が等しく、かつ、他の命令置換え優先順位
情報の値および命令置換え優先順位指定フィールド８０
の値よりも大きい場合 エントリｂ、エントリｃの置換え優先順位が最も高く、
かつ、等しいということであるので、エントリｂとエン
トリｃのいずれかを何らかのライン置換えアルゴリズ
ム，例えばＬＲＵにより置換え対象として選択し、命令
ａは選択されたエントリに格納される。 （ｅ）命令置換え優先順位情報５１〜５４の複数の値
（例えばエントリｂ、エントリｃの命令置換え優先順位
情報とする）と命令置換え優先順位指定フィールド８０
の値が等しく、かつ、他の命令置換え優先順位情報の値
よりも大きい場合 エントリｂ、エントリｃおよび命令ａの置換え優先順位
が最も高く、かつ、等しいということであるので、エン
トリｂとエントリｃのいずれかを何らかのライン置換え
アルゴリズム，例えばＬＲＵにより置換え対象として選
択し、命令ａは選択されたエントリに格納される。 （ｆ）命令置換え優先順位情報５１〜５４の全ての値
（エントリｂ、エントリｃ、エントリｄ、エントリｅの
命令置換え優先順位情報とする）と命令置換え優先順位
指定フィールド８０の値が等しい場合 エントリｂ、ｃ、ｄ、ｅおよび命令ａの置換え優先順位
が全て等しいということであるので、エントリｂ、ｃ、
ｄ、ｅのいずれかを何らかのライン置換えアルゴリズ
ム，例えばＬＲＵにより置換え対象として選択し、命令
ａは選択されたエントリに格納される。Next, the operation at the time of line replacement of the instruction cache memory will be explained step by step with reference to FIG. Step 1: When a processor (not shown) fetches an instruction, a mishit occurs in the cache memory, and the instruction a causing the mishit is fetched from the memory. Step 2: The instruction cache memory control unit attempts to store the instruction a in the instruction cache memory, but the line is already stored in all four entries associated with the same set address 13 as the instruction a. If so, it becomes necessary to perform line replacement. Step 3: The instruction cache memory control unit uses the instruction a
Of the instruction replacement priority order designation field 80 and the instruction replacement priority order information 51 to 54 in the four entries associated with the same set address 13 as the instruction a are compared by the replacement entry selection circuit 90, and the following criteria are set. Select the entry to be replaced with. (A) When the value of the instruction replacement priority order designation field 80 is larger than any of the values of the instruction replacement priority order information 51 to 54: Since the replacement priority of the instruction a is the highest, the instruction a is the instruction cache. Not stored in. (B) Any of the values of the instruction replacement priority information 51 to 54 (for example, the instruction replacement priority information of the entry b) is the value of another instruction replacement priority information and the value of the instruction replacement priority designation field 80. If it is larger than this, it means that the replacement priority of the entry b is the highest, so that the entry b is the replacement target and the instruction a is stored in the entry b. (C) When the highest value of the instruction replacement priority information 51 to 54 (for example, the instruction replacement priority information of the entry c) is equal to the value of the instruction replacement priority designation field 80. Since the replacement priority is the highest and equal, the entry c is the replacement target, and the instruction a is stored in the entry c. (D) A plurality of values of the instruction replacement priority information 51 to 54 (for example, the instruction replacement priority information of the entry b and the entry c) are equal to each other, and the values of other instruction replacement priority information and the instruction replacement priority information Designated field 80
When the value is larger than the value of, the replacement priority of entry b and entry c is the highest
And, since they are equal, either the entry b or the entry c is selected as a replacement target by some line replacement algorithm, for example, LRU, and the instruction a is stored in the selected entry. (E) A plurality of values of the instruction replacement priority information 51 to 54 (for example, the instruction replacement priority information of the entry b and the entry c) and the instruction replacement priority order designation field 80.
Are equal and are larger than the values of other instruction replacement priority information. Entry b, entry c, and instruction a have the highest replacement priority, and therefore entry b and entry c. Is selected as a replacement target by some line replacement algorithm, for example, LRU, and the instruction a is stored in the selected entry. (F) When all the values of the instruction replacement priority order information 51 to 54 (the instruction replacement priority order information of the entry b, the entry c, the entry d, and the entry e) are equal to the value of the instruction replacement priority order designation field 80 Since the replacement priorities of b, c, d, e and the instruction a are all equal, the entries b, c,
Either d or e is selected as a replacement target by some line replacement algorithm, for example, LRU, and the instruction a is stored in the selected entry.
【００１９】また、データ用キャッシュメモリのライン
置換え時の動作は、上述の命令用キャッシュメモリのラ
イン置換え時の動作と同様に行う。Further, the line replacement operation of the data cache memory is performed in the same manner as the line replacement operation of the instruction cache memory described above.
【００２０】以上に述べた実施例は，命令用キャッシュ
メモリとデータ用キャッシュメモリの両者を独立させて
設けた計算機システムにおけるキャッシュメモリの構成
とその制御方法について述べたが，上述した命令用キャ
ッシュメモリとデータ用キャッシュメモリとを一体化し
て１つのキャッシュメモリを設けた場合にも，上記同
様，キャッシュメモリを制御することができる。In the above-described embodiment, the configuration of the cache memory and the control method thereof in the computer system in which both the instruction cache memory and the data cache memory are provided independently have been described. Even when one cache memory is provided by integrating the data cache memory with the data cache memory, the cache memory can be controlled in the same manner as above.
【００２１】[0021]
【発明の効果】上述のように本発明によれば、キャッシ
ュメモリに常駐させたい命令の命令置換え優先順位指定
フィールド、あるいは、常駐させたいデータに対するロ
ード／ストア命令のデータ置換え優先順位指定フィール
ドをソフトウェアが予め設定しておくことにより、ソフ
トウェアがキャッシュメモリのディレクトリにアクセス
して常駐させたいラインを格納しているエントリを検索
し、さらにそのエントリのライン置換え禁止ビットを操
作する必要がなくなる。したがって、キャッシュメモリ
のディレクトリの検索およびディレクトリ情報の更新の
ための専用命令からなるルーチンが不要になり、命令サ
イズが減少し、実行時間が短縮できる。また、命令の命
令置換え優先順位指定フィールドあるいはロード／スト
ア命令のデータ置換え優先順位指定フィールドを複数ビ
ットで構成することにより、多段階の置換え優先順位が
指定できるため、使用頻度に応じた命令あるいはデータ
のライン置換え管理が可能となり、性能が向上する。As described above, according to the present invention, the instruction replacement priority designation field of the instruction to be made resident in the cache memory or the data substitution priority designation field of the load / store instruction for the data to be made resident is set by software. By setting in advance, it becomes unnecessary for the software to access the directory of the cache memory to search for the entry storing the line desired to be made resident and to operate the line replacement prohibition bit of the entry. Therefore, a routine consisting of dedicated instructions for searching the directory of the cache memory and updating the directory information becomes unnecessary, the instruction size is reduced, and the execution time can be shortened. Also, by configuring the instruction replacement priority designation field of an instruction or the data replacement priority designation field of a load / store instruction with multiple bits, it is possible to designate a multi-step replacement priority, so that an instruction or data depending on the frequency of use can be specified. It is possible to manage line replacement and improve performance.
【図１】本発明の第１実施例としてのプロセッサの命令
セットの例を示す図である。FIG. 1 is a diagram showing an example of an instruction set of a processor as a first embodiment of the present invention.
【図２】本発明の実施例による命令用キャッシュメモリ
の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an instruction cache memory according to an embodiment of the present invention.
【図３】本発明の実施例によるデータ用キャッシュメモ
リの構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a data cache memory according to an embodiment of the present invention.
【図４】キャッシュメモリの概念を示すブロック図であ
る。FIG. 4 is a block diagram showing the concept of a cache memory.
【図５】図４に示したキャッシュメモリの基本構成を示
すブロック図である。5 is a block diagram showing a basic configuration of the cache memory shown in FIG.
１ 命令置換え優先順位指定フィールド ２ データ置換え優先順位指定フィールド １１ アクセス・アドレス １２ 上位アドレス １３ セットアドレス ２１〜２４ ディレクトリ ３１〜３４ データアレイ ４１〜４４ アドレス情報 ５１〜５４ 命令置換え優先順位情報 ６１〜６４ ライン ７１〜７４ 比較器 ８０ 命令置換え優先順位指定フィールドの値 ９０ 置換えエントリ選択回路 １００ マルチプレクサ １１１〜１１４ データ置換え優先順位情報 １２０ データ置換え優先順位指定フィールドの値 Ａ１ プロセッサ Ａ２ キャッシュ Ａ３ メモリ Ｂ１ アクセスアドレス 1 instruction replacement priority designation field 2 data replacement priority designation field 11 access address 12 upper address 13 set address 21-24 directory 31-34 data array 41-44 address information 51-54 instruction replacement priority information 61-64 lines 71 to 74 Comparator 80 Value of instruction replacement priority order specification field 90 Replacement entry selection circuit 100 Multiplexer 111 to 114 Data replacement priority order information 120 Value of data replacement priority order field A1 Processor A2 Cache A3 Memory B1 Access address
Claims (6)
において、 プロセッサの命令セット中に命令置換え優先順位指定フ
ィールドを有し、 プロセッサのロード／ストア命令セット中にデータ置換
え優先順位指定フィールドを有し、 キャッシュメモリの各エントリ中に置換え優先順位情報
を有し、 キャッシュメモリにおける命令あるいはデータのライン
置換え時に上記命令置換え優先順位指定フィールドある
いは上記データ置換え優先順位指定フィールドと上記置
換え優先順位情報とを比較していずれのラインの置換え
を行うかを決定する機構を有することを特徴とするキャ
ッシュメモリ。1. A computer system having a cache memory, comprising an instruction replacement priority order specification field in a processor instruction set, and a data replacement priority order specification field in a processor load / store instruction set. Of each entry has replacement priority information, and when the instruction or data line is replaced in the cache memory, the instruction replacement priority specification field or the data replacement priority specification field is compared with the replacement priority information. Cache memory having a mechanism for deciding whether or not to replace the line.
命令用キャッシュメモリおよびデータ用キャッシュメモ
リを有する計算機システムにおいて、 プロセッサの命令セット中に命令置換え優先順位指定フ
ィールドを有し、 プロセッサのロード／ストア命令セット中にデータ置換
え優先順位指定フィールドを有し、 前記命令用キャッシュメモリの各エントリ中に命令置換
え優先順位情報を有し、 前記データ用キャッシュメモリの各エントリ中にデータ
置換え優先順位情報を有し、 命令用キャッシュメモリにおけるライン置換え時に上記
命令置換え優先順位指定フィールドと上記命令置換え優
先順位情報とを比較していずれのラインの置換えを行う
かを決定する機構を有し、 データ用キャッシュメモリにおけるライン置換え時に上
記データ置換え優先順位指定フィールドのフィールドと
上記データ置換え優先順位情報の情報とを比較していず
れのラインの置換えを行うかを決定する機構を有するこ
とを特徴とするキャッシュメモリ。2. A computer system having an instruction cache memory and an instruction cache data and data cache memory which are independent of each other, wherein an instruction replacement priority order designation field is provided in an instruction set of the processor, and a load / store of the processor is provided. The instruction set has a data replacement priority designation field, each entry of the instruction cache memory has instruction replacement priority information, and each entry of the data cache memory has data replacement priority information. When a line is replaced in the instruction cache memory, the instruction replacement priority designation field and the instruction replacement priority information are compared to determine which line is to be replaced. Data above when replacing lines Cache memory and having a mechanism for determining whether to replace one of the lines by comparing the information of the modified priority field and the data replacement priority for the specified field.
先順位指定フィールドを設け、 プロセッサのロード／ストア命令セット中にデータ置換
え優先順位指定フィールドを設け、 キャッシュメモリの各エントリ中に置換え優先順位情報
を設け、 キャッシュメモリにおける命令あるいはデータのライン
置換え時に命令セット中の命令置換え優先順位指定フィ
ールドあるいはデータ置換え優先順位指定フィールドと
当該エントリ中の置換え優先順位情報とを比較していず
れのラインの置換えを行うかを決定する機構を設けたこ
とを特徴とするキャッシュメモリを有する計算機システ
ム。3. An instruction replacement priority order specification field is provided in the processor instruction set, a data replacement priority order specification field is provided in the processor load / store instruction set, and replacement priority order information is provided in each entry of the cache memory. When replacing an instruction or data line in the cache memory, which line is replaced by comparing the instruction replacement priority order specification field or data replacement priority order specification field in the instruction set with the replacement priority order information in the entry. A computer system having a cache memory, characterized in that a mechanism for determining whether or not is provided.
におけるキャッシュメモリの制御方法であって，プロセ
ッサの命令セット中に命令置換え優先順位指定フィール
ドを規定し，プロセッサのロード／ストア命令セット中
にデータ置換え優先順位指定フィールドを規定し，キャ
ッシュメモリの各エントリ中に置換え優先順位情報を規
定し，キャッシュメモリにおける命令あるいはデータの
ライン置換え時に上記命令置換え優先順位指定フィール
ドあるいは上記データ置換え優先順位指定フィールドと
上記置換え優先順位情報とを比較していずれのラインの
置換えを行うかを決定することを特徴とするキャッシュ
メモリの制御方法。4. A method for controlling a cache memory in a computer system having a cache memory, wherein an instruction replacement priority order specification field is defined in a processor instruction set, and a data replacement priority order is set in a load / store instruction set of the processor. A specified field is specified, replacement priority information is specified in each entry of the cache memory, and at the time of command or data line replacement in the cache memory, the instruction replacement priority specification field or the data replacement priority specification field and the replacement priority are specified. A method for controlling a cache memory, characterized in that it is determined which line is to be replaced by comparing it with order information.
命令用キャッシュメモリおよびデータ用キャッシュメモ
リを有する計算機システムにおけるキャッシュメモリの
制御方法であって，プロセッサの命令セット中に命令置
換え優先順位指定フィールドを規定し，プロセッサのロ
ード／ストア命令セット中にデータ置換え優先順位指定
フィールドを規定し，前記命令用キャッシュメモリの各
エントリ中に命令置換え優先順位情報を規定し，前記デ
ータ用キャッシュメモリの各エントリ中にデータ置換え
優先順位情報を規定し，命令用キャッシュメモリにおけ
るライン置換え時に上記命令置換え優先順位指定フィー
ルドと上記命令置換え優先順位情報とを比較していずれ
のラインの置換えを行うかを決定し，データ用キャッシ
ュメモリにおけるライン置換え時に上記データ置換え優
先順位指定フィールドのフィールドと上記データ置換え
優先順位情報の情報とを比較していずれのラインの置換
えを行うかを決定することを特徴とするキャッシュメモ
リの制御方法。5. A method for controlling a cache memory in a computer system having an instruction cache memory and an instruction cache data and a data cache memory which are independent of each other, wherein an instruction replacement priority designation field is provided in an instruction set of a processor. The data replacement priority designation field is defined in the load / store instruction set of the processor, the instruction replacement priority information is defined in each entry of the instruction cache memory, and each entry of the data cache memory is defined. The data replacement priority information is specified in the above, and at the time of line replacement in the instruction cache memory, the above-mentioned instruction replacement priority specification field is compared with the above instruction replacement priority information to determine which line to replace, In cache memory for The method of the cache memory and determining whether to replace one of the line when in replacement by comparing the information fields and the data replacement priority information of the data replacement priority designating field.
先順位指定フィールドを規定し，プロセッサのロード／
ストア命令セット中にデータ置換え優先順位指定フィー
ルドを規定し，キャッシュメモリの各エントリ中に置換
え優先順位情報を規定し，キャッシュメモリにおける命
令あるいはデータのライン置換え時に命令セット中の命
令置換え優先順位指定フィールドあるいはデータ置換え
優先順位指定フィールドと当該エントリ中の置換え優先
順位情報を比較していずれのラインの置換えを行うかを
決定することを特徴とするキャッシュメモリの制御方
法。6. An instruction replacement priority order specification field is defined in the instruction set of the processor to load / load the processor.
A data replacement priority order specification field is specified in the store instruction set, replacement priority order information is specified in each entry of the cache memory, and an instruction replacement priority order specification field in the instruction set at the time of line replacement of an instruction or data in the cache memory. Alternatively, a method of controlling a cache memory is characterized in that which line is to be replaced is determined by comparing a data replacement priority designation field with replacement priority information in the entry.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229132A JPH0659977A (en) | 1992-08-05 | 1992-08-05 | Cache memory capable of executing indicative line substituting operation and its control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229132A JPH0659977A (en) | 1992-08-05 | 1992-08-05 | Cache memory capable of executing indicative line substituting operation and its control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659977A true JPH0659977A (en) | 1994-03-04 |
Family
ID=16887259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229132A Pending JPH0659977A (en) | 1992-08-05 | 1992-08-05 | Cache memory capable of executing indicative line substituting operation and its control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659977A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182235A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Information processor |
| US7172094B2 (en) | 2002-07-01 | 2007-02-06 | Tomy Company, Ltd. | Packaged goods delivering device |
| CN100380347C (en) * | 2003-03-26 | 2008-04-09 | 松下电器产业株式会社 | Semiconductor |
| JP2008525919A (en) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | Method for programmer-controlled cache line eviction policy |
| US7793769B2 (en) | 2003-12-26 | 2010-09-14 | Konami Digital Entertainment Co., Ltd. | Automatic vending machine |
-
1992
- 1992-08-05 JP JP4229132A patent/JPH0659977A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182235A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Information processor |
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| US7502901B2 (en) | 2003-03-26 | 2009-03-10 | Panasonic Corporation | Memory replacement mechanism in semiconductor device |
| US7793769B2 (en) | 2003-12-26 | 2010-09-14 | Konami Digital Entertainment Co., Ltd. | Automatic vending machine |
| JP2008525919A (en) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | Method for programmer-controlled cache line eviction policy |
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