JPH0659900A - Memory writer - Google Patents
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- JPH0659900A JPH0659900A JP21275192A JP21275192A JPH0659900A JP H0659900 A JPH0659900 A JP H0659900A JP 21275192 A JP21275192 A JP 21275192A JP 21275192 A JP21275192 A JP 21275192A JP H0659900 A JPH0659900 A JP H0659900A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＲＯＭなどに格納され
ていたデータをメモリへ書き込むメモリ書込装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory writing device for writing data stored in a ROM or the like into a memory.
【０００２】情報処理装置がＲＯＭから立ち上げられる
場合、そのプログラムがＲＯＭから読み出され、主メモ
リへロードされる。When the information processing apparatus is booted from the ROM, its program is read from the ROM and loaded into the main memory.
【０００３】[0003]
【従来の技術】図７（Ａ）には情報処理装置の概略構成
が示されており、ＲＯＭ７０に格納されていたプログラ
ムが８ビット幅のバスを介してローディング回路７２へ
読み出される。2. Description of the Related Art FIG. 7A shows a schematic structure of an information processing apparatus in which a program stored in a ROM 70 is read out to a loading circuit 72 via an 8-bit wide bus.
【０００４】そして、ローディング回路７２へ読み出さ
れたプログラムはエラーチェックが行なわれてからメモ
リ７４へロードされ、このメモリ７４上のプログラムが
プロセッサ７６で実行される。The program read to the loading circuit 72 is checked for errors and then loaded into the memory 74, and the program on the memory 74 is executed by the processor 76.
【０００５】図７（Ｂ）にはローディング回路７２の内
部構成が示されており、制御回路７８によりＲＯＭアド
レスカウンタ８０が制御され、その結果、ＲＯＭアドレ
スカウンタ８０からＲＯＭ７０の読出アドレスが送出さ
れる。FIG. 7B shows the internal structure of the loading circuit 72. The control circuit 78 controls the ROM address counter 80, and as a result, the ROM address counter 80 sends the read address of the ROM 70. .
【０００６】また、制御回路７８によりメモリアドレス
カウンタ８２が制御されており、そのメモリアドレスカ
ウンタ８２からメモリ７４の書込アドレスが送出され、
さらにこの制御回路７８からメモリ７４へライトストロ
ーブ信号も出力される。Further, the memory address counter 82 is controlled by the control circuit 78, and the write address of the memory 74 is sent from the memory address counter 82,
Further, a write strobe signal is also output from the control circuit 78 to the memory 74.
【０００７】図８ではＲＯＭ７０及びメモリ７４のデー
タ構成が示されており、ＲＯＭ７０の各データは８ビッ
ト長のチェックコード部，バイト０部，バイト１部で構
成され、メモリ７４にはバイト０部へバイト１部を連結
した１６ビット長のデータが書き込まれる。FIG. 8 shows the data structure of the ROM 70 and the memory 74. Each data of the ROM 70 is composed of a check code part having an 8-bit length, a byte 0 part and a byte 1 part, and the memory 74 has a byte 0 part. 16-bit length data in which one byte is concatenated is written.
【０００８】図９ではＲＯＭ７０のプログラムデータを
メモリ４へロードするときの作用がフローチャートを用
いて説明されており、ＲＯＭ７０とメモリ７４のアドレ
スが予めゼロリセットされる。In FIG. 9, the operation of loading the program data of the ROM 70 into the memory 4 is described with reference to a flow chart, and the addresses of the ROM 70 and the memory 74 are reset to zero in advance.
【０００９】そして、現在のＲＯＭアドレスからチェッ
クコード部（図８参照）を読み出して図７（Ｂ）のチェ
ックコードレジスタ８３へ格納し、ＲＯＭアドレスをイ
ンクリメントする処理（ステップ９００）が行なわれ
る。Then, the check code portion (see FIG. 8) is read from the current ROM address, stored in the check code register 83 of FIG. 7B, and the process of incrementing the ROM address (step 900) is performed.
【００１０】次いで、このＲＯＭアドレスからバイト０
部を読み出して図７（Ｂ）のバイト０レジスタ８４へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０２）が行なわれる。Next, byte 0 is read from this ROM address.
The copy is read out and stored in the byte 0 register 84 of FIG. 7B, and the process of incrementing the ROM address (step 902) is performed.
【００１１】さらに、そのＲＯＭアドレスからバイト１
部を読み出して図７（Ｂ）のバイト１レジスタ８６へ格
納し、ＲＯＭアドレスをインクリメントする処理（ステ
ップ９０４）が行なわれる。In addition, byte 1 from the ROM address
The copy is read out and stored in the byte 1 register 86 of FIG. 7B, and the process of incrementing the ROM address (step 904) is performed.
【００１２】このようにしてチェックコード部，バイト
０部，バイト１部がＲＯＭ７０から読み出されると、そ
れらを用いたエラーチェックの演算が図７（Ｂ）のＥＣ
Ｃ回路８８で行なわれる（ステップ９０６）。When the check code portion, the byte 0 portion, and the byte 1 portion are read from the ROM 70 in this way, an error check calculation using them is performed in the EC of FIG. 7B.
This is performed by the C circuit 88 (step 906).
【００１３】その際にデータエラーの発生していないこ
とが確認されると（ステップ９０８でＮＯ）、バイト０
部へバイト１部が連結されたプログラムデータをメモリ
７４へ書き込んでメモリアドレスをインクリメントする
処理（ステップ９１０）が行なわれる。At this time, if it is confirmed that no data error has occurred (NO in step 908), byte 0
The program data in which one byte is connected to the copy is written to the memory 74 and the memory address is incremented (step 910).
【００１４】以上の処理は全てのデータをメモリ７４へ
書き込むまで（メモリ７４の最終アドレスまで：ステッ
プ９１２でＹＥＳ）、あるいは、途中でＲＯＭ読み出し
データのエラー発生が確認されるまで（ステップ９０８
でＹＥＳ）、繰り返される。The above processing is performed until all the data is written in the memory 74 (up to the final address of the memory 74: YES in step 912), or until an error in the ROM read data is confirmed in the middle (step 908).
YES), and repeated.
【００１５】図１０においてはこのプログラムロードの
作用が、また、図１１ではその間におけるＲＯＭアドレ
ス，メモリアドレスのインクリメント作用が、各々説明
されており、チェック部，バイト０部，バイト１部の８
ビット×３を単位としたデータがＲＯＭ７０連続アドレ
スから順に読み出され、それらが読み出される毎に、バ
イト０部にバイト１部が連結された８ビット×２の１ワ
ードを単位としたデータがメモリ７４の連続アドレスへ
順に書き込まれる。The operation of this program load is described in FIG. 10, and the operation of incrementing the ROM address and the memory address during that period is described in FIG.
Data in units of bits x 3 are sequentially read from the ROM 70 continuous address, and each time they are read, data in units of 1 word of 8 bits x 2 in which byte 1 part is connected to byte 1 part is memory. The data are sequentially written to 74 consecutive addresses.
【００１６】[0016]
【発明が解決しようとする課題】通常、ＲＯＭ７０から
メモリ７４へロードされるプログラムのデータには内容
が同一となる部分が存在しており、ＲＯＭ立ち上げ用の
プログラムではその部分が占める割合は大きい。Normally, the data of the program loaded from the ROM 70 to the memory 74 has a portion having the same content, and in the ROM start-up program, that portion occupies a large proportion. .
【００１７】しかしながら、メモリ７４の書込毎にＲＯ
Ｍ７０の読み出しが３回ずつ行なわれるので（図５及び
図６参照）、ＲＯＭプログラムのロードに一定の時間を
要し、このため、情報処理装置の立ち上げを高速化する
ことが困難となる。However, every time the memory 74 is written, the RO
Since M70 is read three times each (see FIGS. 5 and 6), it takes a certain time to load the ROM program, which makes it difficult to speed up the startup of the information processing device.
【００１８】本発明は上記従来の課題に鑑みて為された
ものであり、その目的は、メモリへデータをより高速に
転送することが可能となるメモリ書込装置を提供するこ
とにある。The present invention has been made in view of the above-mentioned conventional problems, and an object thereof is to provide a memory writing device capable of transferring data to a memory at a higher speed.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる装置は図１のように構成されてお
り、同図において第１発明にかかる装置は、メモリ１０
へ書き込まれるデータと該データの内容が直前に書き込
まれたデータと同一か否かを示すフラグとにより形成さ
れた多数のデータセットを記憶するデータ記憶手段１２
と、データ記憶手段１２からフラグをデータの書込順に
逐次読み出すフラグ順次読出手段１４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ該フラグと対応したデータをデータ
記憶手段１２から読み出すデータ読出手段１８と、読み
出されデータをメモリ１０へ書き込んで保持し、データ
が読み出されなかったときに最新の保持データをメモリ
１０へ書き込むデータ書込手段２０と、を有している。In order to achieve the above object, the device according to the present invention is configured as shown in FIG. 1, in which the device according to the first invention comprises a memory 10
Data storage means 12 for storing a large number of data sets formed by the data to be written to and the flag indicating whether the content of the data is the same as the data written immediately before.
And a flag sequential read means 14 for sequentially reading the flags from the data storage means 12 in the order of writing the data, and whether or not the content of the data written to the memory 10 is the same as the data just written each time the flag is read. Corresponding to the flag only when it is confirmed that the same data continuity presence / absence judging means 16 for judging the flag by the flag and the reading of the flag indicating that the content of the data written in the memory 10 are not the same as the data written immediately before are confirmed. Data reading means 18 for reading the stored data from the data storage means 12, and data writing means for writing and holding the read data in the memory 10 and writing the latest held data in the memory 10 when the data is not read. 20 and.
【００２０】また同図において第２発明にかかる装置
は、メモリ１０へ書き込まれるデータと該データの誤り
検出に用いられるコードと該データの内容が直前に書き
込まれたデータと同一か否かを示すフラグとにより形成
されコードとフラグが一体化した多数のデータセットを
記憶するデータ記憶手段２２と、データ記憶手段２２か
らコードと対応のフラグとをデータの書込順に逐次読み
出すコード／フラグ順次読出手段２４と、フラグが読み
出される毎に、メモリ１０へ書き込まれるデータの内容
が直前に書き込まれたデータと同一か否かを該フラグに
より判断する同一データ連続有無判断手段１６と、メモ
リ１０へ書き込まれるデータの内容が直前に書き込まれ
たデータと同一でないことを示すフラグの読み出しが確
認されたときにのみ、該フラグと対応したデータをデー
タ記憶手段２２から読み出すデータ読出手段１８と、デ
ータが読み出される毎に、該データの誤りを対応のコー
ドによりチェックする誤りチェック手段２６と、誤りが
確認されなかったデータをメモリ１０へ書き込んで保持
し、データが読み出されなかったときに最新の保持デー
タをメモリ１０へ書き込むデータ書込手段２８と、を有
している。In the same figure, the device according to the second invention shows whether the data written to the memory 10, the code used for error detection of the data, and the contents of the data are the same as the data written immediately before. Data storage means 22 for storing a large number of data sets formed by flags and code and flags integrated, and code / flag sequential read means for sequentially reading the codes and the corresponding flags from the data storage means 22 in the order of data writing. 24, each time the flag is read, the same data continuity presence / absence determining unit 16 that determines whether the content of the data written to the memory 10 is the same as the data written immediately before, and the data is written to the memory 10. Only when it is confirmed that the flag indicating that the data content is not the same as the data written immediately before is confirmed. Data reading means 18 for reading the data corresponding to the flag from the data storage means 22, error checking means 26 for checking an error of the data with a corresponding code every time the data is read, and data for which no error is confirmed. Is written in the memory 10 and held therein, and the latest held data is written in the memory 10 when the data is not read out.
【００２１】[0021]
【作用】本発明では、データ読出手段１２（ＲＯＭ７
０）から読み出されるデータセットにその内容が直前書
込のものと同一か否かを示すフラグが設けられ、データ
の読出時にこのフラグが予め読み出されてチェックされ
る。In the present invention, the data reading means 12 (ROM 7
The data set read from 0) is provided with a flag indicating whether or not its contents are the same as those of the immediately preceding write, and this flag is read and checked in advance when reading the data.
【００２２】そして、読み出されるデータの内容が直前
に書き込まれたものと同一でないことがフラグから確認
されたときにのみ、このデータがデータ記憶手段１２か
ら読み出されてメモリ１０（メモリ７４）へ書き込ま
れ、さらに、保持される。Then, only when it is confirmed from the flag that the content of the data to be read is not the same as that written immediately before, this data is read from the data storage means 12 and is stored in the memory 10 (memory 74). Written and then retained.
【００２３】また、データ読み出し手段１２から次に読
み出されるデータの内容が直前に書き込まれたものと同
一で有ることが上記のフラグから確認された場合には、
そのデータの読み出しは行なわれず、保持されていた最
新のデータがこのデータに代えてメモリ１０へ書き込ま
れる。When it is confirmed from the above flag that the content of the data read next from the data reading means 12 is the same as that written immediately before,
The data is not read out, and the latest held data is written in the memory 10 instead of this data.
【００２４】[0024]
【実施例】以下、図面に基づいて本発明にかかる装置の
好適な実施例を説明する。なお、前述の従来例と同一な
部分に関する説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of an apparatus according to the present invention will be described below with reference to the drawings. The description of the same parts as those in the conventional example will be omitted.
【００２５】図２では実施例の構成が説明されており、
同図（Ｂ）のように、連続フラグレジスタ９０がローデ
ィング回路７２に設けられ、制御回路７８で制御され
る。FIG. 2 illustrates the configuration of the embodiment,
A continuous flag register 90 is provided in the loading circuit 72 and controlled by the control circuit 78 as shown in FIG.
【００２６】図３にはチェックコード，バイト０部，バ
イト１部，メモリ７４のデータフォーマットが示されて
おり、本実施例では、バイト０部とバイト１部を連結し
たデータが直前にメモリ７４へ書き込まれたものと同一
か否かを示すフラグＦＧがチェックコード部において未
使用とされていた最下位のビットｂ０に格納されてい
る。FIG. 3 shows the check code, byte 0 part, byte 1 part, and data format of the memory 74. In this embodiment, the data obtained by concatenating the byte 0 part and the byte 1 part is immediately before the memory 74. A flag FG indicating whether or not it is the same as that written in is stored in the least significant bit b0 which is unused in the check code portion.
【００２７】図４では本実施例におけるＲＯＭプログラ
ムのメモリロード作用がフローチャートを用いて説明さ
れており、ＲＯＭ７０とメモリ７４のアドレスが予めゼ
ロリセットされる。In FIG. 4, the memory loading operation of the ROM program in this embodiment is described by using a flowchart, and the addresses of the ROM 70 and the memory 74 are reset to zero in advance.
【００２８】そして、現在のＲＯＭアドレスからチェッ
クコード部が読み出されてチェックコード部の本体（ｂ
２〜ｂ７）とフラグＦＧ（ｂ０）とがチェックコードレ
ジスタ８３と連続フラグレジスタ９０とに各々格納さ
れ、ＲＯＭアドレスがインクリメントされる（ステップ
４００）。Then, the check code portion is read from the current ROM address and the main body of the check code portion (b
2 to b7) and the flag FG (b0) are stored in the check code register 83 and the continuous flag register 90, respectively, and the ROM address is incremented (step 400).
【００２９】さらに、連続フラグレジスタ９０のフラグ
ＦＧが調べられ、直前にメモリ７４へ書き込まれたデー
タと同一な内容のデータが書き込まれるか否かがフラグ
ＦＧの値により判断される（ステップ４０２）。Further, the flag FG of the continuous flag register 90 is checked, and it is judged from the value of the flag FG whether or not the data having the same content as the data just written to the memory 74 is written (step 402). .
【００３０】このときに、直前書込のものと同一内容で
ないデータの書き込まれることが確認された場合には
（ステップ４０２でＮＯ）、ＲＯＭ７０がアクセスされ
てそのときのチェックコード部７０と対応したバイト０
部，バイト１部がバイト０レジスタ８４，バイト１レジ
スタ８６へ各々読み出され、ＲＯＭアドレスが両データ
の読み出し毎にインクリメントされる（ステップ４０
４，４０６）。At this time, when it is confirmed that the data which is not the same as the one just written is written (NO in step 402), the ROM 70 is accessed and the check code portion 70 corresponding to that time is accessed. Byte 0
Part and byte 1 part are read into the byte 0 register 84 and the byte 1 register 86, respectively, and the ROM address is incremented each time both data are read (step 40).
4,406).
【００３１】次いで、エラーチェックの演算が行なわれ
（ステップ４０８）、データエラーの発生していないこ
とが確認されると（ステップ４１０でＮＯ）、バイト０
部にバイト１部を連結したデータがメモリ７４へ書き込
まれ、その保持後に、メモリ７４のライトアクセスアド
レスがインクリメントされる（ステップ４１２）。Next, an error check operation is performed (step 408), and when it is confirmed that no data error has occurred (NO in step 410), byte 0
The data in which one byte is connected to the copy is written to the memory 74, and after the data is held, the write access address of the memory 74 is incremented (step 412).
【００３２】そして、全てのデータがメモリ７４へ書き
込まれたか否かが判断され（ステップ４１４）、全ての
データが書き込まれていないとき（ステップ４１４でＮ
Ｏ）には、ＲＯＭ７０がアクセスされてチェックコード
部が読み出される（ステップ４００）。Then, it is judged whether or not all the data are written in the memory 74 (step 414), and when all the data are not written (N in step 414).
The ROM 70 is accessed to O) and the check code portion is read (step 400).
【００３３】ここで、直前にメモリ７４へ書き込まれた
データと同一内容のものが書き込まれることを連続フラ
グレジスタ９０へ格納されたフラグＦＧの値が示してい
るとき（ステップ４０２でＹＥＳ）には、ＲＯＭアドレ
スのインクリメントが単に２回分行なわれる（ステップ
４１６）。したがってバイト０部及びバイト１部の読み
出し動作が省略され、その際には、最初の保持データが
エラーチェック後にメモリ７４へ書き込まれる（ステッ
プ４１０，４１２，４１４）。Here, when the value of the flag FG stored in the continuous flag register 90 indicates that the same data as the data written in the memory 74 immediately before is written (YES in step 402). , The ROM address is incremented only twice (step 416). Therefore, the read operation of the byte 0 part and the byte 1 part is omitted, in which case the first held data is written to the memory 74 after the error check (steps 410, 412, 414).
【００３４】すなわち、ＲＯＭ７０で内容が同一なデー
タが連続する場合には、それら部分の読み出しが図５，
図６のようにスキップされ、このため本実施例によれ
ば、ＲＯＭ７０のプログラムをメモリ７４へより高速に
ロードでき、その結果、図２の情報処理装置を迅速に立
ち上げることが可能となる。That is, when the data having the same contents in the ROM 70 are continuous, those portions are read out as shown in FIG.
6 is skipped. Therefore, according to the present embodiment, the program of the ROM 70 can be loaded into the memory 74 at a higher speed, and as a result, the information processing apparatus of FIG. 2 can be started up quickly.
【００３５】しかも、フラグＦＧがチェックコード部の
未使用ビットに格納されるので、チェックコードレジス
タ８３を追加するのみで従前のハードウェアをそのまま
流用することが可能となる。Moreover, since the flag FG is stored in the unused bits of the check code portion, the existing hardware can be used as it is by simply adding the check code register 83.
【００３６】なお、直前にメモリ７４へ書き込まれたデ
ータと同一内容のものが書き込まれるときには、エラー
チェック演算を省略してＲＯＭプログラムのロードをよ
り高速化することも可能である。When the same data as the data written in the memory 74 immediately before is written, it is possible to omit the error check calculation and speed up the loading of the ROM program.
【００３７】[0037]
【発明の効果】以上説明したように本発明によれば、メ
モリへデータをより高速に転送でき、このため、そのデ
ータによる処理を迅速に開始することが可能となる。As described above, according to the present invention, the data can be transferred to the memory at a higher speed, so that the processing by the data can be started quickly.
【図１】発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the invention.
【図２】実施例の構成説明図である。FIG. 2 is an explanatory diagram of a configuration of an embodiment.
【図３】実施例のバイトフォーマット説明図である。FIG. 3 is an explanatory diagram of a byte format according to the embodiment.
【図４】実施例の作用を説明するフローチャートであ
る。FIG. 4 is a flowchart illustrating the operation of the embodiment.
【図５】実施例のメモリ格納フォーマット説明図であ
る。FIG. 5 is an explanatory diagram of a memory storage format according to the embodiment.
【図６】実施例の作用説明図である。FIG. 6 is an explanatory view of the operation of the embodiment.
【図７】従来例の構成説明図である。FIG. 7 is an explanatory diagram of a configuration of a conventional example.
【図８】実施例のバイトフォーマット説明図である。FIG. 8 is an explanatory diagram of a byte format according to the embodiment.
【図９】実施例の作用を説明するフローチャートであ
る。FIG. 9 is a flowchart illustrating the operation of the embodiment.
【図１０】実施例のメモリ格納フォーマット説明図であ
る。FIG. 10 is an explanatory diagram of a memory storage format according to the embodiment.
【図１１】実施例の作用説明図である。FIG. 11 is an explanatory view of the operation of the embodiment.
７０ ＲＯＭ ７２ ローディング回路 ７４ メモリ ７６ プロセッサ ７８ 制御装置 ８０ ＲＯＭアドレスカウンタ ８２ メモリアドレスカウンタ ８３ チェックコードレジスタ ８４ バイト０レジスタ ８６ バイト１レジスタ ８８ ＥＣＣ回路 ９０ 連続フラグレジスタ 70 ROM 72 loading circuit 74 memory 76 processor 78 controller 80 ROM address counter 82 memory address counter 83 check code register 84 byte 0 register 86 byte 1 register 88 ECC circuit 90 continuous flag register
Claims (2)
該データの内容が直前に書き込まれたデータと同一か否
かを示すフラグとにより形成された多数のデータセット
を記憶するデータ記憶手段（１２）と、 データ記憶手段（１２）からフラグをデータの書込順に
逐次読み出すフラグ順次読出手段（１４）と、 フラグが読み出される毎に、メモリ（１０）へ書き込ま
れるデータの内容が直前に書き込まれたデータと同一か
否かを該フラグにより判断する同一データ連続有無判断
手段（１６）と、 メモリ（１０）へ書き込まれるデータの内容が直前に書
き込まれたデータと同一でないことを示すフラグの読み
出しが確認されたときにのみ、該フラグと対応したデー
タをデータ記憶手段（１２）から読み出すデータ読出手
段（１８）と、 読み出されたデータをメモリ（１０）へ書き込んで保持
し、データが読み出されなかったときに最新の保持デー
タをメモリ（１０）へ書き込むデータ書込手段（２０）
と、 を有する、ことを特徴としたメモリ書込装置。1. A data storage means (12) for storing a large number of data sets formed by data written to a memory (10) and a flag indicating whether the content of the data is the same as the data written immediately before. ), And a flag sequential read means (14) for sequentially reading the flags from the data storage means (12) in the order of writing the data, and each time the flag is read, the contents of the data to be written to the memory (10) are written immediately before. Same data continuity presence / absence judging means (16) for judging whether or not it is the same as the data written therein, and reading of a flag indicating that the content of the data written to the memory (10) is not the same as the data written immediately before Data read means (18) for reading the data corresponding to the flag from the data storage means (12) only when Holds data written to the memory (10), the data writing means for writing the latest data held in the memory (10) when data is not read (20)
And a memory writing device.
該データの誤り検出に用いられるコードと該データの内
容が直前に書き込まれたデータと同一か否かを示すフラ
グとにより形成されコードとフラグが一体化した多数の
データセットを記憶するデータ記憶手段（２２）と、 データ記憶手段（２２）からコードと対応のフラグとを
データの書込順に逐次読み出すコード／フラグ順次読出
手段（２４）と、 フラグが読み出される毎に、メモリ（１０）へ書き込ま
れるデータの内容が直前に書き込まれたデータと同一か
否かを該フラグにより判断する同一データ連続有無判断
手段（１６）と、 メモリ（１０）へ書き込まれるデータの内容が直前に書
き込まれたデータと同一でないことを示すフラグの読み
出しが確認されたときにのみ、該フラグと対応したデー
タをデータ記憶手段（２２）から読み出すデータ読出手
段（１８）と、 データが読み出される毎に、該データの誤りを対応のコ
ードによりチェックする誤りチェック手段（２６）と、 誤りが確認されなかったデータをメモリ（１０）へ書き
込んで保持し、データが読み出されなかったとき最新の
保持データをメモリ（１０）へ書き込むデータ書込手段
（２８）と、 を有する、ことを特徴としたメモリ書込装置。2. A code and a flag formed by data written to the memory (10), a code used for error detection of the data, and a flag indicating whether the content of the data is the same as the data written immediately before. Data storing means (22) for storing a large number of data sets integrated with each other, and code / flag sequential reading means (24) for sequentially reading the code and the corresponding flag from the data storing means (22) in the order of data writing. Each time the flag is read, the same data continuity presence / absence determining means (16) for determining whether the content of the data written in the memory (10) is the same as the data written immediately before, and the memory (10). ) Is written only when it is confirmed that the flag indicating that the content of the data written to Data reading means (18) for reading the data corresponding to the data from the data storage means (22), error checking means (26) for checking an error of the data with a corresponding code every time the data is read, and an error confirmation means Data writing means (28) for writing data which has not been written to the memory (10) and holding the same, and writing the latest held data to the memory (10) when the data has not been read. Memory writing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21275192A JPH0659900A (en) | 1992-08-10 | 1992-08-10 | Memory writer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21275192A JPH0659900A (en) | 1992-08-10 | 1992-08-10 | Memory writer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659900A true JPH0659900A (en) | 1994-03-04 |
Family
ID=16627817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21275192A Withdrawn JPH0659900A (en) | 1992-08-10 | 1992-08-10 | Memory writer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659900A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707979B1 (en) * | 1997-06-20 | 2007-08-16 | 가부시키가이샤 요시노 고교쇼 | Container |
-
1992
- 1992-08-10 JP JP21275192A patent/JPH0659900A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707979B1 (en) * | 1997-06-20 | 2007-08-16 | 가부시키가이샤 요시노 고교쇼 | Container |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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