JPH0659652A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】ビデオデータをホストＣＰＵに転送できるよう
にし、表示制御装置の性能評価の効率を図る。 【構成】 ＣＰＵによって指定された表示画面上の検査
対象ピクセル位置が検査対象ピクセルアドレスレジスタ
で保持され、その検査対象ピクセル位置はピクセルアド
レス発生回路によって発生される表示対象ピクセル位置
のアドレスと比較される。アドレスの一致が比較回路に
よって検出された際、その検査対象ピクセル位置に対応
するビデオデータがラッチ回路またはでラッチされる。
このため、このラッチされたビデオデータをＣＰＵから
のＩ／Ｏリード等の要求に応じて読み出すことにより、
コンピュータシステム内でのプログラム制御等によって
ビデオデータの評価を容易に行なうことができるように
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はポータブルコンピュー
タの表示制御装置に関し、特にビデオデータのチェック
機能を有する表示制御装置に関する。

【０００２】

【従来の技術】最近、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒ
ａｐｈｉｃｓ Ａｒｒａｙ）仕様等の高解像度グラフィ
クスディスプレイコントローラが種々開発されている。
この種のディスプレイコントローラの評価は、従来は、
ＣＲＴ等に表示されるデータを人が目で見て確認する
か、あるいはビデオデータをメモリに取り込むスクリー
ンバッファ等の回路を利用して行なわれていた。

【０００３】しかしながら、目視によるチェックの場合
には時間がかかり、特に高解像度グラフィックス表示の
評価には膨大な時間を要する。また、スクリーンバッフ
ァを使用する場合にはテスト専用ボードが必要となるの
で、ディスプレイコントローラのコスト増大を招くとと
もに、量産される製品の評価には不向きである。

【０００４】

【発明が解決しようとする課題】従来は、目視またはス
クリーンバッファを使用してビデオデータをチェックし
ており、評価に多くの時間を要したり、コストが増大さ
れる欠点があった。この発明の目的は、生成されたビデ
オデータを読み込んでそれをホストＣＰＵに転送できる
ようにし、低価格でしかも十分に高速に性能評価を行な
うことができる表示制御装置を提供することである。

【０００５】

【課題を解決するための手段および作用】この発明によ
れば、コンピュータシステムの表示制御装置において、
前記コンピュータシステムのＣＰＵによって指定された
表示画面上の検査対象ピクセル位置を保持する手段と、
表示タイミングに同期して表示対象ピクセル位置を示す
ピクセルアドレスを画素単位で順次発生するアドレス発
生手段と、画像メモリに格納された表示データを各画素
単位でビデオデータに変換するビデオデータ変換手段
と、このビデオデータ変換手段から出力されるビデオデ
ータをディスプレイに供給する手段と、前記検査対象ピ
クセル位置と前記ピクセルアドレスを比較する比較手段
と、前記ビデオデータ変換手段から出力されるビデオデ
ータが入力され、前記比較手段によってアドレスの一致
が検出された際にそのビデオデータをラッチするラッチ
手段と、前記ＣＰＵからの要求に応答して前記ラッチ手
段でラッチされたビデオデータを読み出す手段とを備え
ている。

【０００６】この表示制御装置においては、指定された
表示画面上の検査対象ピクセル位置と表示対象のピクセ
ル位置が一致すると、検査対象ピクセル位置に対応する
ビデオデータがラッチ手段によってラッチされる。この
ラッチされたビデオデータは、ＣＰＵからの要求に応じ
て読み出される。このため、表示画面上の検査対象ピク
セル位置を指定すると、そのピクセル位置に対応するビ
デオデータを表示制御装置から読み出すことができる。
表示画面が変わらなければ、指定された検査対象ピクセ
ル位置に対応する同じビデオデータが読み出せる。した
がって、コンピュータシステム内でのプログラム制御等
により、表示制御装置で生成されたビデオデータの評価
（例えば、ＶＲＡＭに書かれたデータがビット化けして
いないかどうか、正しいピクセル位置に書かれているか
どうか等）を容易に行なうことができ、目視やスクリー
ンバッファによる評価に比し、低価格でしかも十分に高
速に性能評価を行なうことができる。

【０００７】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１にはこの発明の一実施例に係わる表示制
御装置の全体の構成が示されている。この表示制御シス
テム４は、例えば、１０２４×７６８ドット、２５６色
同時表示の表示モードを持つＸＧＡ（ｅＸｔｅｎｄｅｄ
Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）仕様の表示制御シス
テムであり、ポータブルコンピュータのシステムバス３
に接続される。この表示制御システム４は、ポータブル
コンピュータ本体に標準装備されるフラットパネルディ
スプレイ４０およびオプション接続されるカラーＣＲＴ
ディスプレイ５０双方に対する表示制御を行なう。

【０００８】表示制御システム４には、ディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０、およびＤＡＣ（Ｄ／Ａコンバータ）３５が設
けられている。これらディスプレイコントローラ１０、
デュアルポート画像メモリ（ＶＲＡＭ）３０、およびＤ
ＡＣ３５は、図示しない回路基板上に搭載されている。

【０００９】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このＬＳＩとしては、例えば
東芝社製ディスプレイコントローラチップ（型番＊＊＊
＊＊）が適用できる。このディスプレイコントローラ１
０は、ＣＰＵ１からの指示に従い、デュアルポート画像
メモリ（ＶＲＡＭ）３０およびＤＡＣ３５を利用して、
フラットパネルディスプレイ４０およびカラーＣＲＴデ
ィスプレイ５０に対する表示制御を実行する。また、こ
のディスプレイコントローラ１０は、バスマスタとして
機能し、システムメモリ２を直接アクセスすることがで
きる。

【００１０】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、システムアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクスセのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は表示データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０には、フラットパネルディ
スプレイ４０またはカラーＣＲＴディスプレイ５０に表
示するための表示データが描画される。

【００１１】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続するビットで１画素
を表す色情報マッピング形式であり、例えば、１画素を
１，２，４，８，または１６ビットで表す方式が採用さ
れている。一方、ＶＧＡ仕様の描画データは、ＶＧＡ仕
様に適合した従来のアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンを持つ場合には、１画素は、各プレーン毎に１
ビットずつの合計４ビットのデータによって表現され
る。

【００１２】また、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０には、テキストデータも格納される。１文字分
のテキストデータは、ＸＧＡ、ＶＧＡのどちらの仕様に
おいても、８ビットのコードと８ビットのアトリビュー
トからなる合計２バイトのサイズを持つ。アトリビュー
トは、フォアグランドの色を指定する４ビットデータと
バックグランドの色を指定する４ビットデータから構成
されている。

【００１３】ＤＡＣ３５は、ディスプレイコントローラ
１０によって生成されたＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００１４】ディスプレイコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
描画用のコプロセッサ１３、メモリデータバス制御回路
１４、ＣＲＴコントローラ（ＣＲＴＣ）１５、メモリア
ドレスバス制御回路１６、メモリ制御回路１８、スプラ
イトメモリ１９、シリアライザ２０、ラッチ回路２１、
フォアグランド／バックグランドマルチプレクサ２２、
グラフィック／テキストマルチプレクサ２３、カラーパ
レット２４、スプライトカラーレジスタ２５、ＣＲＴビ
デオマルチプレクサ２６、スプライト制御回路２７、お
よびフラットバネルエミュレーション回路２８から構成
されている。

【００１５】レジスタ制御回路１１は、システムバスイ
ンターフェース１２を介してシステムバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。システムバスイ
ンターフェース１２は、システムバス３を介してホスト
システムとのインターフェース制御を行なうものであ
り、ＩＳＡ、ＥＩＳＡ、マイクロチャネル、ローカルバ
ス等の各種仕様に適合したバスインターフェースをサポ
ートする。

【００１６】描画用コプロセッサ１３は、ＣＰＵ１から
の支持に応答して、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０中の描画データに対してさまざまな描画機能を
提供するものであり、画像のブロック転送、線描画、領
域の塗りつぶし、画素間の論理／算術演算、画面の切り
出し、マップのマスク、Ｘ−Ｙ座標でのアドレッシン
グ、ページングによるメモリ管理機能等を有している。
この描画用コプロセッサ１３には、ＶＧＡ／ＸＧＡ互換
のデータ演算回路１３１、２次元アドレス発生回路１３
１、およびページングユニット１３３が設けられてい
る。

【００１７】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ（Ｂｉ
ｔＢｌｏｃｋ Ｔｒａｎｓｆｅｒ）機能も有している。
２次元アドレス発生回路１３２は、矩形領域アクセス等
のためのＸ−Ｙの２次元アドレスを発生する。また、２
次元アドレス発生回路１３２は、領域チェックや、セグ
メンテーション等を利用したリニアアドレス（実メモリ
アドレス）への変換処理も行なう。ページングユニット
１３３は、ＣＰＵ１と同じ仮想記憶機構をサポートする
ためのものであり、ページング有効時には２次元アドレ
ス発生回路１３２が作ったリニアアドレスをページング
によって実アドレスに変換する。また、ページング無効
時にはリニアアドレスがそのまま実アドレスとなる。こ
のページングニユット１３３は、ページングのためにＴ
ＬＢ（Ｔｒａｎｓｌａｔｉｏｎ ＬｏｏｋａｓｉｄｅＢ
ｕｆｆｅｒ）を備えている。

【００１８】メモリデータバス制御回路１４は、デュア
ルポート画像メモリ（ＶＲＡＭ）３０のパラレルデータ
ポート（ＤＡＴＡ）のデータバスを制御するためのもの
であり、ソース、パターン、マスク、デスティネーショ
ンの４マップのデータをページモードによってまとめて
アクセスするためのバッファを備えている。このバッフ
ァは、ライトデータバッファの機能も兼ねる。

【００１９】ＣＲＴコントローラ１５は、ＸＧＡ仕様に
合った高解像度（例えば、１０２４×７６８ドット）で
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０に画面表示を行うための各種表示タイミング信
号（水平同期信号、垂直同期信号等）を発生するＸＧＡ
用のＣＲＴＣと、ＶＧＡ仕様に合った中解像度（例え
ば、６４０×４６０ドット）でフラットパネルディスプ
レイ４０またはＣＲＴディスプレイ５０に画面表示を行
うための各種表示タイミング信号（水平同期信号、垂直
同期信号等）を発生するＶＧＡ用のＣＲＴＣを備えてい
る。これら表示タイミング信号は、ＣＲＴコントローラ
１５に設けられている水平／垂直カウンタを利用して生
成される。また、ＣＲＴコントローラ１５は、ＸＧＡま
たはＶＧＡ用の表示タイミングに同期してその表示対象
位置に対応した表示画面上の座標位置をピクセル単位で
示すＸ−Ｙのピクセルアドレスや、デュアルポート画像
メモリ（ＶＲＡＭ）３０のシリアルポート（シリアルＤ
ＡＴＡ）から画面表示すべき描画データを読み出すため
の表示アドレスを生成する。

【００２０】さらに、ＣＲＴコントローラ１５は、ＣＰ
Ｕ１によって表示画面上の座標位置が指定されると、そ
の座標位置に対応するＣＲＴビデオデータを保持し、そ
のビデオデータをＣＰＵ１からの要求によって読み出す
機能を有している。ＣＲＴビデオデータは、後述するシ
リアライザ２０、カラーパレット制御回路２４によって
生成されるものである。このように、指定された表示画
面上の座標位置に表示されるＣＲＴビデオデータをＣＰ
Ｕ１に読み出す機能は、この発明の特徴とする部分であ
り、この機能を実現するための具体的構成については図
２を参照して後述する。

【００２１】メモリアドレスバス制御回路１６は、シス
テムバスインターフェース１２を介して供給されるＣＰ
Ｕ１からのアドレス、描画用コプロセッサ１３からのア
ドレス、ＣＲＴＣコントローラからのアドレスを選択し
て、デュアルポート画像メモリ（ＶＲＡＭ）３０に供給
する。メモリ制御回路１８は、デュアルポート画像メモ
リ（ＶＲＡＭ）３０をリード／ライトアクセスするため
の各種制御信号（Ｃｏｎｔ）、およびシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、メモリ制御回路１８は、スプライトメモリ１
９のアクセス制御と、スプライト表示タイミング制御を
行なう。

【００２２】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。この場合、スプライトデータは１
つだけでなく、複数例えば４つのスプライトデータがス
プライトメモリ１９に書き込まれる。テキストモードで
は、デュアルポート画像メモリ（ＶＲＡＭ）３０から読
み出されたテキストデータのコードがインデックスとし
てスプライトメモリ１９に供給され、そのコードに対応
するフォントが読み出される。このスプライトメモリ１
９は８Ｋバイトの記憶容量を有している。各スプライト
データは１Ｋバイトであるので、グラフィックモードで
はその内の４Ｋバイト（１Ｋバイト×４）がスプライト
データの格納領域に使用される。

【００２３】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルデータポート（シリアルＤＡＴＡ）から読み
出されるメモリデータとスプライトメモリ１９から読み
出されるスプライトデータをそれぞれパラレル／シリア
ル変換し、テキストモードではスプライトメモリ１９か
ら読み出されるフォントデータをパラレル／シリアル変
換する。

【００２４】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてデュアルポート画像メモリ（ＶＲＡＭ）
３０から読み出されるテキストデータのアトリビュート
を保持する。フォアグランド／バックグランドマルチプ
レクサ２２は、テキストモードにおいてアトリビュート
のフォアグランド色（前面色）／バックグランド色（背
景色）の一方を選択する。この選択は、シリアライザ２
０から出力されるフォントデータの値“１”（フォアグ
ランド）、“０”（バックグランド）によって制御され
る。グラフィック／テキストマルチプレクサ２３は、グ
ラフィックモードとテキストモードの切替えを行なうた
めのものであり、グラフィックモードにおいてはシリア
ライザ２０から出力されるメモリデータを選択し、テキ
ストモードにおいてはフォアグランド／バックグランド
マルチプレクサ２２の出力を選択する。

【００２５】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なってビデオデ
ータを生成するためのものである。このカラーパレット
制御回路２４は、２段構成のカラーパレットテーブルを
備えている。第１のカラーパレットテーブルは、１６個
のカラーパレットレジスタから構成されている。各カラ
ーパレットレジスタには、６ビットのカラーパレットデ
ータが格納されている。第２のカラーパレットテーブル
は、２５６個のカラーパレットレジスタから構成されて
いる。各カラーパレットレジスタには、Ｒ，Ｇ，Ｂそれ
ぞれ６ビットから構成される１８ビットのカラーデータ
が格納されている。

【００２６】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００２７】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００２８】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラーモードがあり、この場合には、その１６ビット／ピ
クセルのメモリデータは、カラーパレット制御回路２４
を介さずに、ＣＲＴビデオマルチプレクサ２６に直接供
給される。

【００２９】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。このスプライトカラーレジスタ
２５には、８個のスプライトカラーレジスタが設けられ
ている。４つのスプライトデータ毎に２つのスプライト
カラーレジスタが割り当てられる。ＣＲＴビデオマルチ
プレクス演算回路２６は、ＣＲＴビデオ表示出力を選択
するものであり、カラーパレット制御回路２４の出力、
またはシリアライザ２０からのダイレクトカラー出力の
選択、さらにはスプライト表示のビデオ切替えおよび演
算を行なう。スプライト制御回路２７は、シリアライザ
２０によってパラレル／シリアル変換されたスプライト
データに従ってＣＲＴビデオマルチプレクス演算回路２
６を制御し、スプライト表示時のビデオ切替え制御を行
なう。

【００３０】フラットパネルエミュレーション回路２８
は、ＣＲＴビデオ出力を変換してフラットパネルディス
プレイ４０用のフラットビデオデータを生成する。図２
には、この発明の特徴とするＣＲＴコントローラ１５の
ビデオデータ読み出し機能を実現するための構成の一例
が示されている。

【００３１】図示のように、ＣＲＴコントローラ１５に
は、検査対象ピクセルアドレスレジスタ１０１、ピクセ
ルアドレス発生回路１０２、比較回路１０３、ビデオデ
ータラッチ回路１０４，１０５、ステータスフラッグ用
フリップフロップ１０６、マルチプレクサ１０８、１０
９、マルチプレクサ１０８、１０９の選択信号用保持レ
ジスタ、およびＡＮＤゲート１１０が設けられている。

【００３２】検査対象ピクセルアドレスレジスタ１０１
は、表示画面上の検査対象ピクセル位置を示すピクセル
アドレスを保持するためのものであり、表示画面上の１
ドットを指定する。この検査対象のピクセルアドレス
は、ＣＰＵ１によって与えられるものであり、例えば２
次元（Ｘ，Ｙ）アドレスによって検査対象のピクセル位
置を指定する。

【００３３】ピクセルアドレス発生回路１０２は、表示
タイミングに同期して表示対象ピクセル位置を示すピク
セルアドレスを順次発生するアドレス発生回路であり、
ピクセルアドレスは例えば２次元（Ｘ，Ｙ）アドレスに
よって示される。

【００３４】比較回路１０３は、検査対象ピクセルアド
レスレジスタ１０１に設定されたピクセルアドレスとピ
クセルアドレス発生回路１０２で発生されたピクセルア
ドレスを比較し、一致した際にラッチ信号を出力する
（図５参照）。このラッチ信号は、マルチプレクサ１０
８に供給されるとともに、クロック信号（図５）に同期
してラッチ回路１０４に供給される。ラッチ回路１０４
は、遅延用ラッチ回路であり、比較回路１０３からのラ
ッチ信号を所定量遅延させたのちマルチプレクサ１０８
に出力する。

【００３５】ビデオデータラッチ回路１０５は、シリア
ライザ２０の出力であるビデオデータかまたはパレット
制御回路２４の出力をラッチする。前述したように、１
６ビット／ピクセル以上の描画データは、パレット制御
回路２４を用いずに、ビデオデータとして直接ＤＡＣ３
５に供給される（ダイレクトカラーモード）。このた
め、ラッチ回路１０５は、ダイレクトカラーモードの場
合シリアライザ２０の出力を遅延用フリップフロップ１
１１を介してラッチする。

【００３６】一方、表示色数が少ない場合（８ビット／
ピクセル以下）は、パレット制御回路２４内蔵のカラー
パレットによって色変換されたものがビデオデータとな
る。このため、ビデオデータラッチ回路１０５は、ＶＧ
Ａ仕様の描画データ、またはダイレクトカラーモードを
除くＸＧＡ仕様の描画データの場合、パレット制御回路
２４の出力を遅延用フリップフロップ１１２を介して出
力されたビデオデータをラッチする。

【００３７】このように、ラッチ回路１０５がシリアラ
イザ２０からのビデオデータをラッチするか、パレット
制御回路２４からのビデオデータをラッチするかによっ
て、ビデオデータの遅延量が異なる。このため、ラッチ
回路１０５に供給するラッチ信号もビデオデータの遅延
に同期して遅らせる必要がある。したがって、ラッチ回
路１０５がシリアライザ２０からのビデオデータをラッ
チするときは、マルチプレクサ１０８は、比較回路１０
３からの出力を選択し、ラッチ回路１０５がパレット制
御回路２４からのビデオデータをラッチするときは、マ
ルチプレクサ１０８はラッチ回路１０４から出力された
ラッチ信号を選択するように構成されている。

【００３８】レジスタ１０７は、マルチプレクサ１０８
および１０９への選択信号を保持する。すなわち、レジ
スタ１０７には、ＣＰＵ１からＩ／Ｏ ｗｒｉｔｅ信号
により、１６ビット／ピクセル以上の描画データを示す
データまたは８ビット／ピクセル以下の描画データを示
すデータが書き込まれる。レジスタ１０７から供給され
た選択信号が１６ビット／ピクセル以上の描画データで
あることを示すデータの場合、マルチプレクサ１０８
は、比較器１０３からのラッチ信号をＡＮＤゲート１１
０に出力し、８ビット／ピクセル以下の描画データであ
ることを示すデータの場合、ラッチ回路１０４からのラ
ッチ信号を出力する。ＡＮＤゲート１１０はクロック信
号に同期してマルチプレクサ１０８から出力されたラッ
チ信号をラッチ回路１０５に供給する（図５参照）。

【００３９】マルチプレクサ１０９は、レジスタ１０７
から供給された選択信号が１６ビット／ピクセル以上の
描画データであることを示すデータの場合、シリアライ
ザ２０の出力をＦ／Ｆ１１１で遅延させたビデオデータ
を選択し、８ビット／ピクセル以下の描画データである
ことを示すデータの場合、パレット制御回路２４の出力
をＦ／Ｆ１１２で遅延させたビデオデータを選択する。

【００４０】ビデオデータラッチ回路１０５でラッチさ
れたビデオデータは、システムバスインターフェイス１
２内のマルチプレクサ１１３に出力される。（図５参
照）フリップフロップ（Ｆ／Ｆ）１０６は、ラッチ回路
１０５から出力されたビデオデータがマルチプレクサ１
１３に取り込まれたことを示すステータスフラッグを保
持する。（図５参照）Ｆ／Ｆ１０６はＡＮＤゲート１１
０から出力されるラッチ信号によりセットされ、ＣＰＵ
１によるレジスタ１０１へのＩ／Ｏライト信号（ＩＯ
Ｗ）（図７参照）によりリセットされる。ＣＰＵ１は、
このステータスフラッグを参照し、マルチプレクサ１１
３にビデオデータが取り込まれたことを示していれば、
Ｉ／Ｏリード信号およびアドレスデコード信号を選択信
号としてマルチプレクサ１１３に出力し、ビデオデータ
をシステムバス３を介して読み込む。この際ＣＰＵ１は
図７に示すように、Ｆ／Ｆ１０６をポーリングして、ス
テータス情報を読み、ステータスフラッグが”１”にな
ったときビデオデータを例えばメモリ２あるいはＨＤＤ
６０にセーブする。このビデオデータの読み込みは、例
えば１水平ラインに対して１ピクセル（ピクセルのＸ座
標位置は同じ）の割合で行う。

【００４１】例えば、図３に示されているように、ＸＧ
Ａ仕様の１０２４×７６８ドットの高解像度画面の表示
制御を行なう場合には、ピクセルアドレス発生回路１０
２は、図４に示されているように、データ表示期間（Ｈ
−ＤＩＳＰＬＡＹ）内に１０２４ドット分のビデオデー
タが出力される表示タイミングに同期して、表示対象の
ピクセル位置を示すＸアドレス（ＸＧＡ Ｘ−ＡＤＤＲ
＝０，１，２，…１０２３）とＹアドレス（Ｙ＝０，Ｙ
＝１，…Ｙ＝７６７）を発生する。

【００４２】ここで、例えば、検査対象ピクセル位置
（Ｘ，Ｙ）＝（４００，２００）が指定された場合を想
定すると、ピクセルアドレス発生回路１０２によって発
生されるＹアドレスが（Ｙ＝２００）の時にＸアドレス
が（ＸＧＡ Ｘ−ＡＤＤＲ＝４００）に成った時、比較
回路１０３からラッチ信号が出力される。そして、その
検査対象ピクセル位置（Ｘ，Ｙ）＝（４００，２００）
に対応するビデオデータが、ラッチ回路１０５でラッチ
される。

【００４３】図６は、ＣＰＵ１がビデオデータを取り込
む際の制御を示すフローチャートである。ステップ１３
１においてＣＰＵ１は表示画面上の検査対象ピクセル位
置を示すピクセルアドレスを保持する。ステップ１２３
において、ＣＰＵ１は、Ｆ／Ｆ１０６に保持されたステ
ータスフラッグを読み、ステップ１２５において読み込
んだステータスフラッグが”１”かどうか判断する。ス
テータスフラッグが”１”であれば、ステップ１２７に
おいて、ピクセルデータを読み込み、ステップ１２９に
おいて、メモリ２またはＨＤＤ６０にセーブする。ステ
ップ１３１において、ＣＰＵ１は検査対象であるピクセ
ルデータをすべてリードしたかどうか判断する。すべて
のリードが完了してなければ、ＣＰＵ１はステップ１３
３において、次のアドレス＋オフセット（１水平ライン
下の同Ｘ座標位置）を計算し、ステップ１２１乃至１３
１を繰り返す。すべてのピクセルデータのリードを完了
したとステップ１３１において判断すると、ＣＰＵ１は
ステッップ１３５において、セーブしたデータを期待値
と比較し、その比較結果をステップ１３７においてリポ
ートとして出力する。

【００４４】以上のように、この実施例においては、Ｃ
ＰＵ１によって指定された表示画面上の検査対象ピクセ
ル位置と表示対象のピクセル位置の一致が比較回路１０
３によって検査された際にその検査対象ピクセル位置に
対応するビデオデータがラッチ回路１０５でラッチされ
るので、このラッチされたビデオデータをＣＰＵ１から
のＩ／Ｏリード等の要求に応じて読み出すことにより、
コンピュータシステム内でのプログラム制御等によって
ビデオデータの評価を容易に行なうことができるように
なる。

【００４５】尚、この実施例では、検査対象ピクセル位
置を指定するアドレスがＸ−Ｙの２次元アドレスである
場合を例にとって説明したが、検査対象ピクセル位置は
１次元のリニアアドレスで指定されても良いことは勿論
である。この場合、ピクセルアドレス発生回路１０２
は、各々のフレームの表示開始で０から始まり、ピクセ
ル毎に＋１つづカウントアップして１０２４×７６８ド
ットまでカウントするように構成すれば良い。

【００４６】

【発明の効果】以上のように、このはつめいによれば、
生成したビデオデータを読み込んでそれをホストＣＰＵ
に転送できるようになり、低価格でしかも十分に高速に
ビデオデータの性能評価を行うことが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる表示制御装置全体
の構成を示すブロック図。

【図２】同実施例のビデオデータ読み出し機能に係わる
構成を抽出して示す図。

【図３】同実施例においてＣＰＵにより指定される表示
画面上の検査対象ピクセル位置の一例を示す図。

【図４】同実施例における表示対象のピクセル位置アド
レスの発生タイミングを示すタイミングチャート。

【図５】図２に示す構成の各部の信号の波形図。

【図６】システムバスに出力されたピクセルデータをＣ
ＰＵがリードするときの制御を示すフローチャート；

【図７】ＣＰＵ１から出力されるＩ／Ｏライト信号およ
びＩ／Ｏリード信号の波形図。

【符号の説明】

１．．．ＣＰＵ、４．．．表示制御システム、１
０．．．ディスプレイコントローラ、１５．．．ＣＲＴ
コントローラ、１０１．．．検査対象ピクセルアドレス
レジスタ、１０２．．．ピクセルアドレス発生回路、１
０３．．．比較回路、１０５．．．ラッチ回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムの表示制御装置に
   おいて、 前記コンピュータシステムのＣＰＵによって指定された
   表示画面上の検査対象ピクセル位置を保持する手段と、 表示タイミングに同期して表示対象ピクセル位置を示す
   ピクセルアドレスを画素単位で順次発生するアドレス発
   生手段と、 画像メモリに格納された表示データを各画素単位でビデ
   オデータに変換するビデオデータ変換手段と、 このビデオデータ変換手段から出力されるビデオデータ
   をディスプレイに供給する手段と、 前記検査対象ピクセル位置と前記ピクセルアドレスを比
   較する比較手段と、 前記ビデオデータ変換手段から出力されるビデオデータ
   が入力され、前記比較手段によってアドレスの一致が検
   出された際にそのビデオデータをラッチするラッチ手段
   と、および前記ＣＰＵからの要求に応じて、前記ラッチ
   手段でラッチされたビデオデータを読み出す手段とを具
   備することを特徴とする表示制御装置。
2. 【請求項２】 前記表示制御装置は、１チップＬＳＩで
   構成されることを特徴とする請求項１記載の表示制御装
   置。
3. 【請求項３】 前記読みだし手段により読みだしたビデ
   オデータをホストＣＰＵに転送する手段をさらに有した
   ことを特徴とする請求項１記載の表示制御装置。
4. 【請求項４】 前記アドレス発生手段は、ＶＧＡ（Ｖｉ
   ｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）またはＸＧＡ
   （Ｅｘｔｅｎｄｅｄ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ
   Ａｒｒａｙ）用の表示タイミングに同期してピクセルア
   ドレスを発生する手段を含むことを特徴とする請求項１
   記載の表示制御装置。
5. 【請求項５】 前記ラッチ手段は、ダイレクトカラーモ
   ードにおけるビデオデータまたはＶＧＡ仕様の描画デー
   タまたはダイレクトカラーモードを除くＸＧＡ仕様の描
   画データに対応したビデオデータをラッチする手段を含
   むことを特徴とする請求項１記載の表示制御装置。
6. 【請求項６】 前記ラッチ手段は、ｎビット／ピクセル
   （ｎは正の整数）のビデオデータまたは２ｎビット／ピ
   クセルのビデオデータをラッチする手段を含むことを特
   徴とする請求項１記載の表示制御装置。
7. 【請求項７】 システムバスと；中央処理装置 （ＣＰ
   Ｕ）と；前記ＣＰＵによりシステムバスを介して読みだ
   されたビデオデータを格納するメモリ手段と；および表
   示制御装置であり、 前記コンピュータシステムのＣＰＵによって指定された
   表示画面上の検査対象ピクセル位置を保持する手段と、 表示タイミングに同期して表示対象ピクセル位置を示す
   ピクセルアドレスを画素単位で順次発生するアドレス発
   生手段と、 画像メモリに格納された表示データを各画素単位でビデ
   オデータに変換するビデオデータ変換手段と、 このビデオデータ変換手段から出力されるビデオデータ
   をディスプレイに供給する手段と、 前記検査対象ピクセル位置と前記ピクセルアドレスを比
   較する比較手段と、 前記ビデオデータ変換手段から出力されるビデオデータ
   が入力され、前記比較手段によってアドレスの一致が検
   出された際にそのビデオデータをラッチするラッチ手段
   と、および前記ＣＰＵからの要求に応じて、前記ラッチ
   手段でラッチされたビデオデータを読み出す手段とを含
   む表示制御装置とで構成されることを特徴とするコンピ
   ュータシステム。
8. 【請求項８】 前記読みだしたビデオデータを期待値と
   比較する手段をさらに有したことを特徴とする請求項７
   記載のコンピュータシステム。
9. 【請求項９】 前記表示制御装置は、１チップＬＳＩで
   構成されることを特徴とする請求項７記載のコンピュー
   タシステム。
10. 【請求項１０】 前記アドレス発生手段は、ＶＧＡ（Ｖ
    ｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）またはＸＧ
    Ａ（Ｅｘｔｅｎｄｅｄ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ
    Ａｒｒａｙ）用の表示タイミングに同期してピクセル
    アドレスを発生する手段を含むことを特徴とする請求項
    ７記載のコンピュータシステム。
11. 【請求項１１】 前記ラッチ手段は、ダイレクトカラー
    モードにおけるビデオデータまたはＶＧＡ仕様の描画デ
    ータまたはダイレクトカラーモードを除くＸＧＡ仕様の
    描画データに対応したビデオデータをラッチする手段を
    含むことを特徴とする請求項７記載のコンピュータシス
    テム。
12. 【請求項１２】 前記ラッチ手段は、ｎビット／ピクセ
    ル（ｎは正の整数）のビデオデータまたは２ｎビット／
    ピクセルのビデオデータをラッチする手段を含むことを
    特徴とする請求項７記載のコンピュータシステム。