JPH0659046B2 - Data buffer device - Google Patents
Data buffer deviceInfo
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- JPH0659046B2 JPH0659046B2 JP7288586A JP7288586A JPH0659046B2 JP H0659046 B2 JPH0659046 B2 JP H0659046B2 JP 7288586 A JP7288586 A JP 7288586A JP 7288586 A JP7288586 A JP 7288586A JP H0659046 B2 JPH0659046 B2 JP H0659046B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えば複数の音声データを多重化して出力に
好適なデータバッファ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a data buffer device suitable for, for example, multiplexing and outputting a plurality of audio data.
（従来の技術） ディジタル音声データを伝送する場合、伝送路のデータ
伝送速度に比較して上記ディジタル音声データのデータ
伝送速度が低速であることから、複数チャンネルのディ
ジタル音声データを時分割多重化して伝送することが行
われる。(Prior Art) When transmitting digital audio data, since the data transmission speed of the digital audio data is lower than the data transmission speed of the transmission path, the digital audio data of a plurality of channels should be time-division multiplexed. Transmission is performed.
第４図はこのような用途に用いられるデータバッファ装
置の一例を示すもので、１はｎチャンネルの音声データ
を時分割多重化する為の（ｎ×ｎ）のアドレス空間を持
つデータバッファである。このデータバッファ１は、例
えばｎ個のアドレスを持つｎ個のメモリ素子１-1，
１-2，〜１-nを並列に用いて構成される。そしてこれら
のメモリ素子１-1，１-2，〜１-nを行方向の並びとし、
メモリ素子１-1，１-2，〜１-nの各アドレスを各行の列
方向の並びとしてｎ行ｎ列（ｎ×ｎ）のアドレス空間を
形成している。FIG. 4 shows an example of a data buffer device used for such a purpose. Reference numeral 1 is a data buffer having an (n × n) address space for time-division multiplexing n-channel audio data. . The data buffer 1 includes, for example, n memory elements 1 −1 having n addresses,
It is configured by using 1 -2 and ~ 1 -n in parallel. And these memory elements 1 -1 , 1 -2 , ... 1 -n are arranged in the row direction,
The addresses of the memory elements 1 -1 , 1 -2 , to 1 -n are arranged in the column direction of each row to form an address space of n rows and n columns (n × n).
第１および第２のチップセレクタ2a，2bはそれぞれｎ進
のカウンタからなり、データ書込みするメモリ素子
１-1，１-2，〜１-nを選択指定するチップ選択信号Ｓ
ｗ、およびデータ読出しするメモリ素子１-1，１-2，〜
１-nを選択指定するチップ選択信号Ｓｒをそれぞれ発生
している。これらのチップ選択信号Ｓｗ，Ｓｒは、制御
部３が出力する書込み・読出しモード信号Ｍに応じて選
択的に前記データバッファ１に与えられる。これによっ
てデータ書込み、またはデータ読出しされるメモリ素子
１-1，１-2，〜１-nが選択的に指定される。また第１お
よび第２のアドレスカウンタ4a，4bはそれぞれｎ進のカ
ウンタからなり、上記メモリ素子１-1，１-2，〜１-nへ
のデータ書込みするアドレスを選択指定するアドレス信
号Ａｗ、およびメモリ素子１-1，１-2，〜１-nからのデ
ータ読出しするアドレスを選択指定するアドレス信号Ａ
ｒをそれぞれ発生している。これらのアドレス信号Ａ
ｗ，Ａｒは前記モード信号Ｍに従ってアドレスセレクタ
５を介して選択され、前記チップ選択信号Ｓｗ，Ｓｒに
同期してデータバッファ１に与えられる。The first and second chip selectors 2a and 2b are each composed of an n-ary counter, and a chip selection signal S for selecting and designating the memory elements 1 -1 , 1 -2 , to 1 -n for writing data.
w, and memory elements 1 -1 , 1 -2 , ... for reading data
Chip select signals Sr for selecting and designating 1 -n are generated. These chip selection signals Sw and Sr are selectively applied to the data buffer 1 according to the write / read mode signal M output by the control unit 3. As a result, the memory elements 1 -1 , 1 -2 , to 1 -n to which data is written or read are selectively designated. The first and second address counters 4a and 4b are respectively n-ary counters, and an address signal Aw for selecting and designating an address for writing data to the memory elements 1 -1 , 1 -2 , to 1 -n , And an address signal A for selecting and designating an address for reading data from the memory elements 1 -1 , 1 -2 , to 1 -n.
r are generated respectively. These address signals A
w and Ar are selected via the address selector 5 according to the mode signal M, and supplied to the data buffer 1 in synchronization with the chip selection signals Sw and Sr.
上記第１のチップセレクタ2aと第１のアドレスカウンタ
4aとにより、データバッファ１のアドレス空間を行方向
に主走査しながら列方向に副走査するデータ書込みアド
レス発生回路が構成されている。また上記第２のチップ
セレクタ2bと第２のアドレスカウンタ4bとにより、デー
タバッファ１のアドレス空間を列方向に主走査しながら
行方向に副走査するデータ読出しアドレス発生回路が構
成されている。The first chip selector 2a and the first address counter
4a constitutes a data write address generation circuit for performing main scanning in the row direction in the address space of the data buffer 1 and sub-scanning in the column direction. Further, the second chip selector 2b and the second address counter 4b constitute a data read address generation circuit for sub-scanning in the row direction while main-scanning the address space of the data buffer 1 in the column direction.
このように構成されたデータバッファ装置によれば、例
えば第５図に上述した各信号の関係を示すように、ｎチ
ャンネルのデータを時分割多重化する１フレーム期間Ｔ
において、データ書込みモードとデータ読出しモードと
が交互にそれぞれｎ回づつ設定され、その間、或るチャ
ンネルｉのディジタル音声データｄi1，ｄi2，〜ｄinが
前記メモリ素子１-1，１-2，〜１-nの各アドレスｉに順
に書込まれる。またこの期間Ｔには、或るメモリ素子1-
kのアドレス１からｎにそれぞれ格納されたｎチャンネ
ルの各ｋ番目のディジタル音声データｄ1k，ｄ2k，〜ｄ
nkが順に読出される。According to the data buffer device configured as described above, for example, one frame period T for time-division-multiplexing n-channel data as shown in FIG.
, The data write mode and the data read mode are alternately set n times respectively, during which the digital audio data di1, di2, ~ din of a certain channel i are stored in the memory elements 1 -1 , 1 -2 , ~ 1. -It is written to each address i of n in order. Further, during this period T, a certain memory element 1-
The k-th digital audio data d1k, d2k, to d of n channels respectively stored in addresses 1 to n of k
nk is read in order.
そしてこれらのデータ書込みとデータ読出しが終了する
と、データ書込みの為のアドレス信号Ａｗが（ｉ＋１）
として歩進され、（ｉ＋１）チャンネルのディジタル音
声データが同様にしてデータバッファ１に書込まれる。
またこの期間には、データ読出しの為のチップ選択信号
Ｓｒが（Ｋ＋１）として歩進され、各チャンネルの（ｋ
＋１）番目のディジタル音声データが順に読出される。When these data writing and data reading are completed, the address signal Aw for data writing becomes (i + 1).
The digital audio data of the (i + 1) channel is written in the data buffer 1 in the same manner.
Further, during this period, the chip selection signal Sr for reading data is stepped as (K + 1) and (k) of each channel is increased.
The +1) th digital audio data is sequentially read.
この結果、ｎチャンネルの各データは第６図（ａ）に示
すようにデータバッファ１の行方向に順に書込まれる。
そしてこのデータバッファ１からは同図（ｂ）に示すよ
うに列方向に順にデータが読出され、ここにデータバッ
ファ１に格納されたｎチャンネルのデータの時分割多重
化出力が行われることになる。As a result, each data of n channel is sequentially written in the row direction of the data buffer 1 as shown in FIG.
Data is sequentially read from the data buffer 1 in the column direction as shown in FIG. 3B, and the n-channel data stored in the data buffer 1 is time-division multiplexed and output. .
ところがこのように構成された装置にあっては、次のよ
うな問題がある。However, the device configured as described above has the following problems.
前述したチップセレクタ2a，2b、およびアドレスカウン
タ4a，4bはそれぞれ自走式のｎ進カウンタによって実現
される。この為、第６図（ａ）（ｂ）に示す如くデータ
の書込みとデータの読出しを行なわせるには、これらの
カウンタをデータに入力タイミングに合せて動作開始さ
せることが必要となる。然し乍ら、多重化して伝送すべ
きｎチャンネルのデータが発生するタイミングは全く不
定期である。この為、例えばチップセレクタ2bがＫ番目
のメモリ素子１-kを選択して、そのデータの多重化出力
を行なう期間に或るチャンネルｉのデータの入力が開始
されることがある。The chip selectors 2a and 2b and the address counters 4a and 4b described above are each realized by a self-propelled n-ary counter. Therefore, in order to write data and read data as shown in FIGS. 6A and 6B, it is necessary to start the operation of these counters in accordance with the input timing of the data. However, the timing of generation of n-channel data to be multiplexed and transmitted is completely irregular. Therefore, for example, the chip selector 2b may select the K-th memory element 1- k and input of data of a certain channel i may be started during a period in which the data is multiplexed and output.
この場合、前述したデータファイル１のデータ書込みア
ドレスの制御によれば、その入力データｄi1，ｄi2が１
番目のメモリ素子１-1のアドレスｉから２番目のメモリ
素子１-2のアドレスｉへと順に書込まれることになる。
これにも拘らず、そのデータの読出しがｋ番目のメモリ
素子１-kから順に行われている為、そのデータの読出し
順序に狂いが生じる。In this case, according to the control of the data write address of the data file 1, the input data di1 and di2 are 1
The data is sequentially written from the address i of the second memory element 1 -1 to the address i of the second memory element 1 -2 .
Despite this, since the data is read sequentially from the kth memory element 1- k , the order of reading the data is incorrect.
具体的には、例えば５チャンネルのデータを多重化する
装置にあって、２番目のメモリ素子１-2からデータを読
出そうとしている期間に第２チャンネルのデータが、 （ｄ21，ｄ22，ｄ23，ｄ24，ｄ25） として入力されると、これらのデータは上記２番目のメ
モリ素子1-2に格納されたデータから順に読出されるこ
とになる。この結果、そのデータの読出し順序が、 （ｄ22，ｄ23，ｄ24，ｄ25，ｄ21） となり、入力時とは異なった配列となる。このようなデ
ータ順序の狂いは、伝送された音声データの再現を損わ
せるものであり、非常に大きな問題となる。More specifically, for example, a five-channel data to the apparatus for multiplexing, the second channel of data from the second memory device 1 -2 period that the data and read so that, (d21, d22, d23, d24, d25), these data are sequentially read from the data stored in the second memory element 1-2. As a result, the reading order of the data becomes (d22, d23, d24, d25, d21), which is an array different from that at the time of input. Such an out-of-order of data impairs reproduction of the transmitted audio data, which is a very serious problem.
そこで、例えばデータバッファ１の１番目のメモリ素子
１-2からデータ読出しが行われるタイミングまで入力デ
ータを一時記憶し、その動作タイミングを合せてデータ
バッファ１へのデータの書込みを開始すること等が考え
られている。しかし、このようにして入力データを一時
記憶して処理タイミングの調整を行なうことは、音声デ
ータ出力の即時性を損わせ、しかも時分割多重化の処理
効率の低下を招くと云う問題があった。Therefore, for example, temporarily stores the input data from the first memory device 1 -2 data buffer 1 to the timing in which data reading is performed, it like to initiate the writing of data to the data buffer 1 together its operation timing It is considered. However, temporarily storing the input data and adjusting the processing timing in this manner impairs the immediacy of the audio data output, and causes a decrease in the processing efficiency of the time division multiplexing. .
（発明が解決しようとする問題点） 本発明はこのうよな不具合を考慮してなされたものであ
り、その目的とするところは、データの時分割多重化出
力の即時性を損うことなく、そのデータの順序を維持し
て簡易に効率良く複数チャンネルのデータを時分割多重
化することのできる実用性の高いデータバッファ装置を
提供することにある。(Problems to be Solved by the Invention) The present invention has been made in consideration of such a drawback, and an object of the present invention is to maintain the immediacy of time-division multiplexed output of data without impairing it. An object of the present invention is to provide a highly practical data buffer device that can easily and efficiently time-division multiplex data while maintaining the order of the data.
［発明の構成］ （問題点を解決するための手段） 本発明は、ｎチャンネルの入力データを時分割に出力す
る為のｎ行ｎ列のアドレス空間を持つデータバッファを
行方向に主走査しながら列方向に副走査するデータ書込
みアドレスを発生する第１のアドレス発生回路と、上記
データバッファを列方向に主走査しながら行方向に副走
査するデータ読出しアドレスを発生する第２のアドレス
発生回路と、このデータ書込みアドレスとデータ読出し
アドレスとを交互に選択して前記データバッファに与
え、該データバッファへのデータの書込みとデータの読
出しとを交互に制御する制御部とを具備したデータバッ
ファ装置において、 前記データバッファの前段に、１チャンネル分の入力デ
ータを保持し、前記第２のアドレス発生回路が発生する
列アドレスに従って上記１チャンネル分の入力データの
配列をローテイトして前記データバッファに出力するプ
リバッファを設けたことを特徴とするものである。[Structure of the Invention] (Means for Solving the Problems) According to the present invention, a data buffer having an address space of n rows and n columns for outputting n-channel input data in a time division manner is main-scanned in the row direction. A first address generation circuit for generating a data write address for sub-scanning in the column direction, and a second address generation circuit for generating a data read address for sub-scanning in the row direction while main scanning the data buffer in the column direction. And a control unit that alternately selects the data write address and the data read address and supplies the data buffer with the data buffer, and controls the writing of the data to the data buffer and the reading of the data alternately. In the first stage of the data buffer, a column address generated by the second address generation circuit for holding input data for one channel is generated. It is characterized in the provision of the pre-buffer for outputting a sequence of input data of the one channel to the data buffer to Roteito accordance less.
つまりデータが入力されるときに第２のアドレス発生回
路が選択している行方向アドレス（列位置）に従ってそ
の行方向アドレスに最初のデータがくるように、上記プ
リバッファにて入力データの配列をローテイトして変更
し、このデータ配列の順序の変更がなされた入力データ
を行方向に主走査しながらデータバッファに書込んで行
くようにしたものである。That is, when the data is input, the array of the input data is arranged in the pre-buffer so that the first data comes to the row direction address (column position) selected by the second address generation circuit according to the row direction address. The input data, which has been rotated and changed and the order of the data array has been changed, is written in the data buffer while performing main scanning in the row direction.
（作用） かくして本発明によれば、プリバッファによる入力デー
タのローテイト処理によって、ｎ行ｎ列のデータバッフ
ァのデータ読出しを行なうべく選択されている列位置に
入力データ系列の最初のデータが書込まれるように、そ
のチャンネルのデータの書込み順序配列が変更されるの
で、上記データ読出しを行なうべく選択されている列位
置からデータの読出しを行なっても、そのチャンネルの
出力データの系列は入力データの順序と等しいものとな
る。(Operation) Thus, according to the present invention, the first data of the input data series is written into the column position selected to read the data of the data buffer of the nth row and the nth column by the rotation processing of the input data by the prebuffer. As described above, since the writing order arrangement of the data of the channel is changed, even if the data is read from the column position selected to perform the above-mentioned data reading, the series of the output data of the channel is the same as the input data. It is equal to the order.
従ってデータバッファへのデータ書込みのタイミング
を、該データバッファからのデータ読出しの基準タイミ
ングに合せて遅らせる等の処理が不要となり、時分割多
重化の即時性を維持した上で簡易に効率良く、しかもデ
ータの順序に狂いを生じさせることなく複数チャンネル
のデータを時分割多重化することが可能となる。Therefore, there is no need for processing such as delaying the timing of writing data to the data buffer in accordance with the reference timing of reading data from the data buffer, and while maintaining the immediacy of time division multiplexing, it is simple and efficient, and It is possible to time-division multiplex the data of a plurality of channels without causing the data order to be out of order.
（実施例） 以下、図面を参照して本発明の一実施例につき説明す
る。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図は実施例装置の概略構成図であり、第４図に示す
従来装置と同一部分には同一符号を付して示してある。FIG. 1 is a schematic configuration diagram of the embodiment apparatus, in which the same parts as those of the conventional apparatus shown in FIG.
この装置が特徴とするところは、データバッファ１の前
段にプリバッファ６を設け、上記データバッファ１に書
込むべく入力データの配列を前記第２のチップセレクタ
2bが出力するチップ選択信号Ｓｒの値に応じてローテイ
ト処理し、このローテイトによって順序配列が変更され
たデータをデータバッファ１に順に与えるようにしたこ
とを特徴とするものである。This device is characterized in that a pre-buffer 6 is provided in front of the data buffer 1 and an array of input data for writing in the data buffer 1 is arranged in the second chip selector.
Rotation processing is performed according to the value of the chip selection signal Sr output by 2b, and the data whose order arrangement is changed by this rotation is sequentially given to the data buffer 1.
即ち、或るチャンネルのデータが入力されたとき、この
入力データｄｉ（１チャンネル分のデータ系列；ｄi1，
ｄi2，〜ｄin）を一旦プリバッファ６に格納する。そし
てこのときに前記データバッファ１からデータ読出しが
行われるメモリ素子を前記第２のチップセレクタ2bが出
力するチップ選択信号Ｓｒから検出し、このチップ選択
信号Ｓｒによって指定されるメモリ素子に上記入力デー
タ系列の最初のデータを書込むように上記データ系列を
ローテイトして上記データの配列順序を変更し、これを
データバッファ１に与えるようにしたものである。That is, when data of a certain channel is input, this input data di (data series for one channel; di1,
(di2, to din) are temporarily stored in the pre-buffer 6. At this time, the memory element from which data is read from the data buffer 1 is detected from the chip selection signal Sr output by the second chip selector 2b, and the input data is stored in the memory element designated by the chip selection signal Sr. The data sequence is rotated so that the first data of the sequence is written, the arrangement order of the data is changed, and this is given to the data buffer 1.
具体的には、チップ選択信号Ｓｒによって第ｋ番目のメ
モリ素子１-kが選択指定されている場合には、その入力
データの系列Ｄｉを、（ｉ＜ｋ）ならば （ｄi(n-k+1)，〜ｄin，ｄi1，〜ｄi(n-k)） とし、また（ｉ＜ｋ）ならば （ｄi(n-k+2)，〜ｄin，ｄi1，〜ｄi(n-k+1) として、その最初のデータｄi1がｋ番目、または（ｋ＋
１）番目となるように入力データ系列をローテイトして
変更している。尚、(n-k+1)およびi(n-k+2)は、modｎで
定められる値である。Specifically, when the k-th memory element 1- k is selected and designated by the chip selection signal Sr, the sequence Di of the input data is (di (n-k) if (i <k). +1), ~ din, di1, ~ di (nk)), and (i <k), (di (n-k + 2), ~ din, di1, ~ di (n-k + 1)) , Its first data di1 is the k-th, or (k +
The input data series is rotated and changed so that it becomes 1) th. Note that (n-k + 1) and i (n-k + 2) are values determined by modn.
そしてこの順序配列が変更されたデータＤｉ′をデータ
バッファ１に順に与えるようにしている。この結果、第
２図にプリバッファ６に入力されるデータの系列Ｄｉ
と、該プリバッファ６から配列順序が変更されて出力さ
れるデータの系列Ｄｉ′とをチップ選択信号Ｓｗ，Ｓｒ
に対応付けて示すように、（ｉ＜ｋ）のときにはデータ
バッファ１の１番目のメモリ素子１-1が選択されている
ときには、入力データ系列中の（ｎ−ｋ＋１）番目のデ
ータｄi(n-k+1)がデータバッファ１に与えられる。そし
てそのデータ書込みの主走査に伴って、その周期Ｔにお
いてデータの読出しが行われるｋ番目のメモリ素子１-k
にデータを書込むタイミングでは、上記入力データ中の
最初のデータｄi1がデータバッファ１に与えられること
になる。Then, the data Di 'whose order arrangement is changed is sequentially given to the data buffer 1. As a result, the series Di of the data input to the pre-buffer 6 is shown in FIG.
And a sequence Di ′ of data output from the pre-buffer 6 with the arrangement order changed, and the chip selection signals Sw and Sr.
As shown in association with, (i <k) when the first memory element 1 -1 of the data buffer 1 when the is selected, in the input data sequence (n-k + 1) th data di (n -k + 1) is given to the data buffer 1. Then, along with the main scan for writing the data, the k-th memory element 1 -k in which data is read in the cycle T
At the timing of writing data into the data buffer 1, the first data di1 in the input data is given to the data buffer 1.
この結果、例えば第３図に示すように５チャンネルのデ
ータを時分割多重化する装置にあって、その多重データ
の読出しが２番目のメモリ素子から行われる周期Ｔに或
るチャンネルｉのディジタル音声データの時系列 （ｄi1，ｄi2，ｄi3，ｄi4，ｄi5） を入力した場合、その入力データ系列は、 （ｉ＜ｋ）ならば （ｄi4，ｄi5，ｄi1，ｄi2，ｄi3） また、（ｉ≧ｋ）ならば （ｄi5，ｄi1，ｄi2，ｄi3，ｄi4） の如くその配列順序が変更され、１番目のメモリ素子１
-1から順に書込まれる。そしてこれらのメモリ素子
１-1，１-2，〜１-nにそれぞれ書込まれたデータは、例
えば（ｉ≧ｋ）の場合には２番目のメモリ素子１-2に書
込まれたデータから順に読出されることになる。As a result, for example, in a device for time-division-multiplexing 5-channel data as shown in FIG. 3, the digital audio of a certain channel i is read in a cycle T when the multiplexed data is read from the second memory element. When a time series of data (di1, di2, di3, di4, di5) is input, if the input data sequence is (i <k) (di4, di5, di1, di2, di3), (i ≧ k ), The arrangement order is changed as in (di5, di1, di2, di3, di4), and the first memory element 1
-1 is written in order. The data written in each of the memory elements 1 -1 , 1 -2 , to 1 -n is, for example, (i ≧ k), the data written in the second memory element 1 -2. Will be read in order.
従って、このチャンネルのデータに着目すると、先ず２
番目のメモリ素子１-2に格納されたテータｄi1が読出さ
れ、次に３番目のメモリ素子１-3に格納されたデータｄ
i2が読出される。以後、これが繰返されることによっ
て、出力データの順序は （ｄi1，ｄi2，ｄi3，ｄi4，ｄi5） となり、入力データの順序がそのまま維持されることに
なる。この結果、従来装置のようにデータの入力タイミ
ングによって、そのデータの入力系列が入替って多重化
出力されるような不具合を招来することがなくなる。Therefore, focusing on the data of this channel,
Th memory device 1 theta di1 stored -2 is read, then a third memory element 1 is stored in the -3 data d
i2 is read. After that, by repeating this, the order of the output data becomes (di1, di2, di3, di4, di5), and the order of the input data is maintained as it is. As a result, unlike the conventional device, there is no possibility that the input sequence of the data is switched and multiplexed and output depending on the input timing of the data.
またプリバッファ６において入力データの配列順序を変
更するだけで良く、データバッファ１に対するアドレス
指定動作に何等変更を加える必要がない。従って非常に
簡単にデータの時系列順序を維持することが可能であ
る。故に、データバッファ１における時分割多重動作と
は独立なタイミングで入力される各チャンネルのデータ
をそれぞれ効果的に時分割多重化することが可能とな
る。Further, it is only necessary to change the arrangement order of the input data in the prebuffer 6, and it is not necessary to change the addressing operation for the data buffer 1. Therefore, it is possible to maintain the time series order of data very easily. Therefore, it becomes possible to effectively time-division-multiplex each channel data input at a timing independent of the time-division multiplexing operation in the data buffer 1.
尚、本発明は上述した実施例に限定されるものではな
い。実施例ではプリバッファ６にて入力データをローテ
イトしてその順序配列を変更したが、例えばプリバッフ
ァ６をデータセレクタを用いて構成し、そのデータセレ
クトの順序を変更制御するようにしても良い。このよう
にしても、実質的にローテイト処理と同等の効果が奏せ
られる。The present invention is not limited to the above embodiment. In the embodiment, the input data is rotated by the pre-buffer 6 and the order arrangement thereof is changed. However, for example, the pre-buffer 6 may be configured by using a data selector and the order of the data select may be changed and controlled. Even in this case, substantially the same effect as the rotation process can be obtained.
またここではデータの書込みを行方向に主走査して行
い、データの読出しを列方向に主走査して行なったが、
その主走査の関係が逆であっても良いことは勿論のこと
である。この場合には、チップセレクタ2a，2bが出力す
る信号をメモリ素子のアドレス指定信号として用い、ア
ドレスカウンタ4a，4bが出力する信号をメモリ素子の選
択信号として用いるようにすれば良い。またデータバッ
ファ１を大容量の１つの２次元メモリとして実現するこ
とも勿論可能である。更にはデータの入出力タイミング
の関係も上述した実施例に限定されるものではない。例
えば１周期の前半をデータ書込みモードとし、その後半
をデータの読出しモードとしても良い。このような場合
であっても、同様な効果が奏せられる。要するに本発明
はその要旨を逸脱しない範囲で種々変形して実施するこ
とができる。In addition, here, data was written by performing main scanning in the row direction and data was read by performing main scanning in the column direction.
Of course, the main scanning relationship may be reversed. In this case, the signals output from the chip selectors 2a and 2b may be used as the address designation signals of the memory elements, and the signals output from the address counters 4a and 4b may be used as the selection signals of the memory elements. Further, it is of course possible to realize the data buffer 1 as one large-capacity two-dimensional memory. Furthermore, the relationship of data input / output timing is not limited to the above-described embodiment. For example, the first half of one cycle may be the data write mode and the latter half may be the data read mode. Even in such a case, the same effect can be obtained. In short, the present invention can be variously modified and implemented without departing from the scope of the invention.
［発明の効果］ 以上説明したように、本発明によれば入力タイミングが
不確定な複数チャンネルのデータの時系列を、その順序
を狂わせることなく効果的に時分割多重化して出力する
ことができる。しかも入力データの順序変更制御によっ
て複数チャンネルのデータの時分割多重化処理を非常に
簡易に実現することができ、実用上多大なる効果が奏せ
られる。[Effect of the Invention] As described above, according to the present invention, a time series of data of a plurality of channels whose input timing is uncertain can be effectively time-division multiplexed and output without disturbing the order. . Moreover, the time-division multiplexing processing of the data of a plurality of channels can be realized very easily by the order change control of the input data, and a great effect is practically exerted.
第１図は本発明の一実施例装置の概略構成図、第２図は
実施例装置の動作を説明する為のタイミング図、第３図
はその作用を模式的に示す図、第４図は従来装置の概略
構成図、第５図は従来装置の基本動作を示すタイミング
図、第６図（ａ）（ｂ）はその作用と問題点を説明する
為の図である。 １……データバッファ、１-1，１-2，〜１-n……メモリ
素子、2a，2b……チップセレクタ、３……制御部、4a，
4b……アドレスカウンタ、５……アドレスセレクタ、６
……プリバッファ。FIG. 1 is a schematic configuration diagram of an embodiment apparatus of the present invention, FIG. 2 is a timing chart for explaining the operation of the embodiment apparatus, FIG. 3 is a diagram schematically showing its operation, and FIG. FIG. 5 is a schematic configuration diagram of a conventional device, FIG. 5 is a timing diagram showing the basic operation of the conventional device, and FIGS. 6 (a) and 6 (b) are diagrams for explaining the operation and problems. 1 ... Data buffer, 1 -1 , 1 -2 , to 1 -n ... Memory element, 2a, 2b ... Chip selector, 3 ... Control unit, 4a,
4b ... Address counter, 5 ... Address selector, 6
...... Prebuffer.
Claims (2)
する為のｎ行ｎ列のアドレス空間を持つデータバッファ
と、このデータバッファを行方向に主走査しながら列方
向に副走査するデータ書込みアドレスを発生する第１の
アドレス発生回路と、前記データバッファを列方向に主
走査しながら行方向に副走査するデータ読出しアドレス
を発生する第２のアドレス発生回路と、このデータ書込
みアドレスとデータ読出しアドレスとを交互に選択して
前記データバッファに与え、該データバッファへのデー
タの書込みとデータの読出しとを交互に制御する制御部
と、１チャンネル分の入力データを保持し、前記第２の
アドレス発生回路が発生する列アドレスに従って上記１
チャンネル分の入力データの配列をローテイトして前記
データバッファに出力するプリバッファとを具備したこ
とを特徴とするデータバッファ装置。1. A data buffer having an address space of n rows and n columns for outputting n-channel input data in a time division manner, and data writing for subscanning in the column direction while main scanning in the row direction. A first address generating circuit for generating an address, a second address generating circuit for generating a data read address for sub-scanning in the row direction while main-scanning the data buffer in the column direction, the data write address and the data read An address is alternately selected and given to the data buffer, and a control unit for alternately controlling writing of data and reading of data in the data buffer, and holding input data for one channel, 1 according to the column address generated by the address generation circuit
A data buffer device, comprising: a pre-buffer that rotates an array of input data for channels and outputs the array to the data buffer.
ｎ個のメモリ素子によって構成されるものである特許請
求の範囲第１項記載のデータバッファ装置。2. The data buffer device according to claim 1, wherein the data buffer is composed of n memory elements having n addresses.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288586A JPH0659046B2 (en) | 1986-03-31 | 1986-03-31 | Data buffer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288586A JPH0659046B2 (en) | 1986-03-31 | 1986-03-31 | Data buffer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230237A JPS62230237A (en) | 1987-10-08 |
| JPH0659046B2 true JPH0659046B2 (en) | 1994-08-03 |
Family
ID=13502236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288586A Expired - Fee Related JPH0659046B2 (en) | 1986-03-31 | 1986-03-31 | Data buffer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659046B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100499872C (en) * | 2000-06-02 | 2009-06-10 | 雷迪塞斯公司 | Voice-over IP communication without echo cancellation |
-
1986
- 1986-03-31 JP JP7288586A patent/JPH0659046B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230237A (en) | 1987-10-08 |
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