JPH0658984A - Semiconductor testing system - Google Patents

Abstract

PURPOSE:To obtain a semiconductor testing system in which test accuracy is enhanced while shortening the test time. CONSTITUTION:The semiconductor testing system comprises an n-th tester 1 performing n-th test on a semiconductor and an (n+1)th tester 2 performing (n+1)th test on the semiconductor. The testing system further comprises a section 16a for totalizing test results of n-th tester 1 for each lot of semiconductors to be tested, and a control section 16b for analyzing totalized test results from the totalizing section 16a and commanding the (n+1)th tester 2 to modify the content of test based on the results of alaysis.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、例えばロット毎に分
けた半導体に対して各種試験を行うようにした半導体試
験装置に関し、特に１つの試験を行った後に結果を集計
し、その集計結果に基いて次の試験の制御を行うように
することによって次の試験行程での試験を前行程での不
良の多い項目から行い、不良判定を初期に出して以降の
試験を省略可能としたり、不良の少ない試験項目に対応
する試験項目の省略を可能としたりするなど、半導体に
対する試験精度を良好にすると共に、半導体に対する試
験時間を短縮することができる半導体試験装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor tester for performing various tests on semiconductors divided into lots, for example. By performing the control of the next test based on the above, the test in the next test process is performed from the item with many defects in the previous process, and it is possible to omit the subsequent tests by issuing the defect judgment at the beginning, The present invention relates to a semiconductor test apparatus capable of improving the test accuracy for a semiconductor such as omission of a test item corresponding to a small number of test items and shortening a test time for the semiconductor.

【０００２】[0002]

【従来の技術】一般に、高品質、高集積化した半導体の
市場に対する安定した供給は、半導体を生産するための
各種装置や生産行程の各種技術を向上させ、生産性を向
上させることによってその目的を達成している。2. Description of the Related Art In general, a stable supply of high quality, highly integrated semiconductors to the market is achieved by improving various devices for producing semiconductors and various techniques of production processes to improve productivity. Has been achieved.

【０００３】ところで、製造後市場に供給され、実際に
各種機器に搭載された大量の半導体の全てが搭載された
機器において高い信頼性を維持して動作するようにする
ためには、製造された半導体に対して厳しくチェックす
る工程を設けることが必要である。By the way, in order to operate while maintaining high reliability in a device in which a large amount of semiconductors, which are supplied to the market after manufacturing and are actually mounted in various devices, are mounted, they are manufactured. It is necessary to provide a strict checking process for semiconductors.

【０００４】従来、このような要求に応えるものとし
て、例えば図５に示すような半導体試験装置が提案され
ている。この図５は従来用いられている半導体試験装置
の構成を示すブロック図である。Conventionally, in order to meet such a demand, for example, a semiconductor test apparatus as shown in FIG. 5 has been proposed. FIG. 5 is a block diagram showing a configuration of a conventionally used semiconductor test apparatus.

【０００５】図において、１は例えば常温試験など、最
初の試験に用いるテスタ、２は例えば高温試験など、テ
スタ１による試験の次の試験に用いるテスタ、３はこれ
らテスタ１やテスタ２の管理を行うホストコンピュー
タ、３ａはこのホストコンピュータ３内部に設けられ、
テスタ１やテスタ２の試験結果データを集計する集計
部、４はこのホストコンピュータ３とテスタ１及び２を
接続し、これら間を通信可能にする通信回線である。In the figure, 1 is a tester used for the first test such as a room temperature test, 2 is a tester used for the next test after the test by the tester 1 such as a high temperature test, and 3 is the management of these testers 1 and 2. The host computer 3a for performing is provided inside the host computer 3,
A totaling unit 4 for totaling test result data of the tester 1 and the tester 2 is a communication line that connects the host computer 3 and the testers 1 and 2 and enables communication between them.

【０００６】ここで、図においてテスタ２以降は各種試
験に対応したｎ個までのテスタが接続されているものと
する。また、図において５及び６で示す実線はテスタ１
及び２からホストコンピュータ３へ計上する試験結果デ
ータの流れを示すものである。Here, in the figure, it is assumed that up to n testers corresponding to various tests are connected after the tester 2. In addition, solid lines 5 and 6 in the figure indicate the tester 1
3 shows the flow of test result data to be added to the host computer 3 from 2 and 2.

【０００７】また、図６は各テスタにおける半導体の各
ロットに対するプログラムの構成と試験結果集計データ
を示すもので、図６において、８は図５で示したテスタ
１での半導体のロット１の試験プログラム、９はテスタ
１での半導体のロット１の試験結果集計データ、１０は
半導体のロット１のテスタ２での試験プログラム、１１
はテスタ２での半導体のロット１の試験結果集計デー
タ、１２は図５で示したテスタ１での半導体のロット２
の試験プログラム、１３はテスタ１での半導体のロット
２の試験結果集計データ、１４は半導体のロット２のテ
スタ２での試験プログラム、１５はテスタ２での半導体
のロット２の試験結果集計データをそれぞれ示す。FIG. 6 shows the program configuration and test result total data for each semiconductor lot in each tester. In FIG. 6, 8 shows the semiconductor lot 1 test in the tester 1 shown in FIG. Program, 9 is test result total data of semiconductor lot 1 in tester 1, 10 is test program in semiconductor lot 1 tester 2, 11
Is the test result total data of the semiconductor lot 1 in the tester 2, and 12 is the semiconductor lot 2 in the tester 1 shown in FIG.
Test program, 13 is the test result total data of the semiconductor lot 2 in the tester 1, 14 is a test program in the semiconductor lot 2 tester 2 and 15 is the test result total data of the semiconductor lot 2 in the tester 2. Shown respectively.

【０００８】次に動作について説明する。先ず、検査対
象であるロット１の半導体がテスタ１にセットされる
と、図６Ａに示すように、テスタ１において試験プログ
ラム８が試験項目（「項目１」、「項目２」、・・・・
「項目ｎ」）の順に実行され、半導体製品の試験が行わ
れる。ロット１の全半導体の試験が終了すると、ロット
１の各試験項目毎の不良数データが図５に実線５で示す
ようにテスタ１から通信回線４を介してホストコンピュ
ータ３に供給される。これによってホストコンピュータ
３の集計部３ａにおいて試験結果集計データが作成され
る。Next, the operation will be described. First, when the semiconductor of the lot 1 to be inspected is set in the tester 1, the test program 8 in the tester 1 has test items (“item 1”, “item 2”, ...), as shown in FIG. 6A.
"Item n") is executed in order, and the semiconductor product is tested. When the test of all the semiconductors of the lot 1 is completed, the defect number data for each test item of the lot 1 is supplied from the tester 1 to the host computer 3 via the communication line 4 as shown by the solid line 5 in FIG. As a result, the test result tabulation data is created in the tabulation unit 3a of the host computer 3.

【０００９】このときの試験結果集計データを図６Ａに
おいて９で示す。この例においては、試験結果集計デー
タ９は、項目、すなわち、「ＮＧ１」、「ＮＧ２」、・
・・・「ＮＧｎ」における不良数が、“０”、“１
０”、“１００”、・・・・“９０”となっている。The test result tabulation data at this time is shown by 9 in FIG. 6A. In this example, the test result total data 9 includes items, that is, "NG1", "NG2", ...
... The number of defects in "NGn" is "0" or "1"
They are 0 "," 100 ", ..." 90 ".

【００１０】続いて、このロット１の半導体が次の試験
のためにテスタ２にセットされる。テスタ２では、セッ
トされたロット１の半導体に対して、図６Ａに示すよう
に試験プログラム１０の「項目１」から「項目ｎ」まで
を順に実行する。ロット１の全半導体の試験が終了する
と、ロット１の各試験項目毎の不良数データが図５に実
線６で示すようにテスタ２から通信回線４を介してホス
トコンピュータ３に供給される。これによってホストコ
ンピュータ３の集計部３ａにおいて試験結果集計データ
が作成される。Subsequently, the semiconductor of this lot 1 is set in the tester 2 for the next test. The tester 2 sequentially executes “item 1” to “item n” of the test program 10 for the semiconductor of the set lot 1 as shown in FIG. 6A. When the test of all the semiconductors of the lot 1 is completed, the defect number data for each test item of the lot 1 is supplied from the tester 2 to the host computer 3 via the communication line 4 as shown by the solid line 6 in FIG. As a result, the test result tabulation data is created in the tabulation unit 3a of the host computer 3.

【００１１】このときの試験結果集計データを図６Ａに
おいて１１で示す。この例においては、試験結果集計デ
ータ１１は、項目、すなわち、「ＮＧ１」、「ＮＧ
２」、・・・・「ＮＧｎ」における不良数が、“０”、
“３”、“９０”、・・・・“８０”となっている。The test result tabulation data at this time is shown by 11 in FIG. 6A. In this example, the test result total data 11 includes items, that is, “NG1” and “NG”.
2 ”, ... The number of defects in“ NGn ”is“ 0 ”,
"3", "90", ... "80".

【００１２】同様に、検査対象であるロット２の半導体
がテスタ１にセットされると、図６Ｂに示すように、テ
スタ１において試験プログラム１２が試験項目（「項目
１」、「項目２」、・・・・「項目ｎ」）の順に実行さ
れ、半導体製品の試験が行われる。ロット２の全半導体
の試験が終了すると、ロット２の各試験項目毎の不良数
データが図５に実線５で示すようにテスタ１から通信回
線４を介してホストコンピュータ３に供給される。これ
によってホストコンピュータ３の集計部３ａにおいて試
験結果集計データが作成される。Similarly, when the semiconductor of the lot 2 to be inspected is set in the tester 1, the test program 12 in the tester 1 has test items (“item 1”, “item 2”, --- "Item n") is executed in order, and the semiconductor product is tested. When the test of all the semiconductors of the lot 2 is completed, the defect number data for each test item of the lot 2 is supplied from the tester 1 to the host computer 3 via the communication line 4 as shown by the solid line 5 in FIG. As a result, the test result tabulation data is created in the tabulation unit 3a of the host computer 3.

【００１３】このときの試験結果集計データは図６Ｂに
おいて１３で示す。この例においては、試験結果集計デ
ータ９は、項目、すなわち、「ＮＧ１」、「ＮＧ２」、
・・・・「ＮＧｎ」における不良数が、“５０”、“１
００”、“０”、・・・・“７０”となっている。The test result tabulation data at this time is shown by 13 in FIG. 6B. In this example, the test result total data 9 includes items, that is, “NG1”, “NG2”,
.... The number of defects in "NGn" is "50" or "1"
It is "00", "0", ... "70".

【００１４】続いて、このロット２の半導体が次の試験
のためにテスタ２にセットされる。テスタ２では、セッ
トされたロット２の半導体に対して、図６Ｂに示すよう
に試験プログラム１４の「項目１」から「項目ｎ」まで
を順に実行する。ロット２の全半導体の試験が終了する
と、ロット２の各試験項目毎の不良数データが図５に実
線６で示すようにテスタ２から通信回線４を介してホス
トコンピュータ３に供給される。これによってホストコ
ンピュータ３の集計部３ａにおいて試験結果集計データ
が作成される。Subsequently, the semiconductor of this lot 2 is set in the tester 2 for the next test. The tester 2 sequentially executes “item 1” to “item n” of the test program 14 for the semiconductor of the set lot 2 as shown in FIG. 6B. When the test of all the semiconductors of the lot 2 is completed, the defect number data for each test item of the lot 2 is supplied from the tester 2 to the host computer 3 via the communication line 4 as shown by the solid line 6 in FIG. As a result, the test result tabulation data is created in the tabulation unit 3a of the host computer 3.

【００１５】このときの試験結果集計データを図６Ｂに
おいて１５で示す。この例においては、試験結果集計デ
ータ１５は、項目、すなわち、「ＮＧ１」、「ＮＧ
２」、・・・・「ＮＧｎ」における不良数が、“４
０”、“９０”、“０”、・・・・“６０”となってい
る。このように、この半導体試験装置においては、半導
体をロット毎に順次テスタ１、テスタ２において予め決
まっている試験プログラムで試験するようにしている。The test result tabulation data at this time is shown by 15 in FIG. 6B. In this example, the test result total data 15 includes items, that is, “NG1” and “NG”.
2 ”, ... The number of defects in“ NGn ”is“ 4 ”
0, “90”, “0”, ... “60.” As described above, in this semiconductor testing apparatus, semiconductors are sequentially determined for each lot in the tester 1 and the tester 2 in advance. I try to test in a test program.

【００１６】[0016]

【発明が解決しようとする課題】従来の半導体試験装置
は以上のように構成されているので、例えば複数の試験
が実施される場合において、前の試験工程の試験結果集
計データを次の試験に利用できず、前の試験工程で対応
ロットの特性に応じて次の試験工程の試験方法を変更す
ることができず、試験時間に無駄があるという問題点が
あった。Since the conventional semiconductor test apparatus is configured as described above, when a plurality of tests are carried out, for example, the test result tabulation data of the previous test process is used for the next test. There is a problem that it cannot be used, the test method of the next test step cannot be changed according to the characteristics of the corresponding lot in the previous test step, and the test time is wasted.

【００１７】この発明はこのような問題点を解決するた
めになされたもので、１つの試験を行った後に結果を集
計し、その集計結果に基いて次の試験の制御を行うよう
にすることによって次の試験行程での試験を前行程での
不良の多い項目から行い、不良判定を初期に出して以降
の試験を省略可能としたり、不良の少ない試験項目に対
応する試験項目の省略を可能としたりするなど、半導体
に対する試験精度を良好にすると共に、半導体に対する
試験時間を短縮することができる半導体試験装置を得る
ことを目的とする。The present invention has been made in order to solve such a problem, and after one test is performed, the results are totaled and the next test is controlled based on the totalized result. It is possible to perform the test in the next test process from the item with many defects in the previous process, issue the defect judgment at the initial stage and omit the subsequent tests, or omit the test item corresponding to the test item with few defects. It is an object of the present invention to provide a semiconductor test apparatus capable of improving the test accuracy for a semiconductor and shortening the test time for the semiconductor, such as.

【００１８】[0018]

【課題を解決するための手段】この発明に係る半導体試
験装置は、半導体に対して第１の試験を行う第１の試験
手段と、上記半導体に対して第２の試験を行う第２の試
験手段と、上記第１の試験手段での試験結果を検査対象
の半導体のロット毎に集計する集計手段と、この集計手
段からの試験の集計結果を解析し、上記第２の試験手段
に試験内容の変更を指示する制御手段とを備えたもので
ある。A semiconductor test apparatus according to the present invention comprises a first test means for performing a first test on a semiconductor and a second test for performing a second test on the semiconductor. Means, an aggregating means for aggregating the test results of the first testing means for each lot of semiconductors to be inspected, and an aggregating result of the test from the aggregating means, and a test content for the second testing means. And a control means for instructing the change of.

【００１９】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計する集計手段と、この集計手段からの試験
の集計結果を解析し、不良率の高い試験項目に対応する
試験項目から試験するよう上記第２の試験手段に指示す
る制御手段とを備えたものである。The semiconductor testing apparatus according to the present invention further comprises a first testing means for performing a first test on the semiconductor, a second testing means for performing a second test on the semiconductor, and the second testing means. An aggregating means for aggregating the test results of the test means of 1 for each lot of semiconductors to be inspected, and an aggregating result of the test from this aggregating means are analyzed, and the test items corresponding to the test items having a high failure rate are tested. The control means for instructing the second test means.

【００２０】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計する集計手段と、この集計手段からの試験
の集計結果を解析し、不良率が規定以下の試験項目に対
応する試験項目を削除するよう上記第２の試験手段に指
示する制御手段とを備えたものである。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the second test means. An aggregating means for aggregating the test results of the test means of 1 for each lot of semiconductors to be inspected and an aggregating result of the tests from the aggregating means are analyzed, and a test item corresponding to a test item whose defective rate is less than or equal to a regulation And a control means for instructing the second testing means to delete.

【００２１】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１及び第２の試験手段と通信可能に接続され、上記
第１の試験手段での試験結果を検査対象の半導体のロッ
ト毎に集計する集計手段と、この集計手段からの試験の
集計結果を解析し、上記第２の試験手段に試験内容の変
更を指示する制御手段とを備えたものである。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the second test means. A totalizing means that is communicatively connected to the first and second testing means and totalizes the test results of the first testing means for each lot of semiconductors to be inspected, and analyzes the totalized results of the tests from the totalizing means. However, the second test means is provided with a control means for instructing a change of the test content.

【００２２】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計すると共に、集計結果をロット毎に記憶媒
体に記憶する集計手段と、この集計手段からの試験の集
計結果を解析し、上記第２の試験手段に試験内容の変更
を指示する制御手段とを備えたものである。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the above-mentioned second test means. The test results of the test means No. 1 are totaled for each lot of semiconductors to be inspected, and the totalized results are stored in a storage medium for each lot, and the totalized results of the tests from the totalization means are analyzed. The second test means is provided with a control means for instructing to change the test content.

【００２３】[0023]

【作用】この発明においては、半導体に対して第１の試
験を行う第１の試験手段での試験結果を検査対象の半導
体のロット毎に集計する集計手段からの試験の集計結果
を解析し、第２の試験手段に試験内容の変更を制御手段
で指示する。According to the present invention, the test result of the first test means for performing the first test on the semiconductor is analyzed for each lot of the semiconductors to be inspected, and the total result of the test is analyzed. The control means instructs the second test means to change the test content.

【００２４】またこの発明においては、半導体に対して
第１の試験を行う第１の試験手段での試験結果を検査対
象の半導体のロット毎に集計する集計手段からの試験の
集計結果を解析し、不良率の高い試験項目に対応する試
験項目から試験するよう第２の試験手段に制御手段で指
示する。Further, according to the present invention, the result of the test by the first test means for performing the first test on the semiconductor is analyzed for each lot of the semiconductors to be inspected. The control means instructs the second test means to start the test from the test item corresponding to the test item having a high defect rate.

【００２５】またこの発明においては、半導体に対して
第１の試験を行う第１の試験手段での試験結果を検査対
象の半導体のロット毎に集計する集計手段からの試験の
集計結果を解析し、不良率が規定以下の試験項目に対応
する試験項目を削除するよう第２の試験手段に制御手段
で指示する。Further, according to the present invention, the test result from the first test means for performing the first test on the semiconductor is analyzed for each lot of the semiconductors to be inspected, and the total result of the test is analyzed. The control unit instructs the second test unit to delete the test item corresponding to the test item having the defective rate equal to or lower than the specified value.

【００２６】またこの発明においては、半導体に対して
第１の試験を行う第１の試験手段及び半導体に対して第
２の試験を行う第２の試験手段と通信可能に接続され、
第１の試験手段での試験結果を検査対象の半導体のロッ
ト毎に集計する集計手段からの試験の集計結果を解析
し、第２の試験手段に試験内容の変更を制御手段で指示
する。Further, in the present invention, the semiconductor device is communicably connected to the first test means for performing the first test on the semiconductor and the second test means for performing the second test on the semiconductor.
The control means is instructed to change the test content to the second test means by analyzing the result of the test from the means for collecting the test results of the first test means for each lot of semiconductors to be inspected.

【００２７】またこの発明においては、半導体に対して
第１の試験を行う第１の試験手段での試験結果を検査対
象の半導体のロット毎に集計すると共に、集計結果をロ
ット毎に記憶媒体に記憶する集計手段からの試験の集計
結果を解析し、第２の試験手段に試験内容の変更を制御
手段で指示する。Further, according to the present invention, the test results of the first test means for conducting the first test on the semiconductor are totalized for each lot of the semiconductors to be inspected, and the totalized results are stored in the storage medium for each lot. The totalized result of the tests from the stored totalizing means is analyzed, and the second testing means is instructed by the control means to change the test content.

【００２８】[0028]

【実施例】【Example】

実施例１．以下、この発明の一実施例を、図について説
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、図５と対応する部分には同一符号を
付し、その詳細説明を省略する。図において、１６は第
１及び第２の試験手段としてのテスタ１やテスタ２の管
理を行うホストコンピュータ、１６ａはこのホストコン
ピュータ１６内部に設けられ、テスタ１やテスタ２の試
験結果データを集計する集計手段としての集計部、１６
ｂはこのホストコンピュータ１６内部に設けられ、集計
部１６ａからのテスタ１の試験結果集計データに基いて
テスタ２の制御を行う制御手段としての制御部である。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted. In the figure, 16 is a host computer that manages the tester 1 and the tester 2 as the first and second test means, and 16a is provided inside the host computer 16 and collects the test result data of the tester 1 and the tester 2. Totaling unit as totalizing means, 16
Reference numeral b is a control unit which is provided inside the host computer 16 and which controls the tester 2 based on the test result total data of the tester 1 from the totaling unit 16a.

【００２９】ここで、図においてテスタ２以降は各種試
験に対応したｎ個までのテスタが接続されているものと
する。また、図において１７及び１８で示す実線の矢印
はテスタ１及び２からホストコンピュータ１６の集計部
１６ａへ計上する試験結果データの流れを示すものであ
る。集計部１６ａや制御部１６ｂは例えばホストコンピ
ュータ１６の図示しない記憶部に読み込まれたソフトウ
エア、ハードディスクなどの記録媒体に記録され、随時
動作プログラムがホストコンピュータ１６に読み込まれ
るようになっているソフトウエア、もしくは、ハード的
に組まれ、例えばいわゆるボード装置としてホストコン
ピュータ１６に組み込まれた装置など何れの形態でも良
い。Here, it is assumed that up to n testers corresponding to various tests are connected after the tester 2 in the figure. The solid arrows 17 and 18 in the figure show the flow of test result data from the testers 1 and 2 to the totaling unit 16a of the host computer 16. The totaling unit 16a and the control unit 16b are, for example, software read in a storage unit (not shown) of the host computer 16 and recorded in a recording medium such as a hard disk, and the operation program is read into the host computer 16 at any time. Alternatively, it may be in any form such as a device assembled by hardware and incorporated in the host computer 16 as a so-called board device.

【００３０】また、図２は各テスタにおける半導体の各
ロットに対するプログラムの構成と試験結果集計データ
を示すもので、図２において、８は図１で示したテスタ
１での半導体のロット１の試験プログラム、９はテスタ
１での半導体のロット１の試験結果集計データ、１９は
半導体のロット１のテスタ２での試験プログラム、２０
はテスタ２での半導体のロット１の試験結果集計デー
タ、１２は図１で示したテスタ１での半導体のロット２
の試験プログラム、１３はテスタ１での半導体のロット
２の試験結果集計データ、２１は半導体のロット２のテ
スタ２での試験プログラム、２２はテスタ２での半導体
のロット２の試験結果集計データをそれぞれ示す。FIG. 2 shows the structure of the program and the test result tabulation data for each semiconductor lot in each tester. In FIG. 2, 8 shows the semiconductor lot 1 test in the tester 1 shown in FIG. Program, 9 is test result total data of semiconductor lot 1 in tester 1, 19 is test program in tester 2 of semiconductor lot 1, 20
Is the test result total data of the semiconductor lot 1 in the tester 2, and 12 is the semiconductor lot 2 in the tester 1 shown in FIG.
Test program, 13 is the test result total data of the semiconductor lot 2 in the tester 1, 21 is the test program in the semiconductor lot 2 of the tester 2, 22 is the test result total data of the semiconductor lot 2 in the tester 2. Shown respectively.

【００３１】次に動作について説明する。先ず、検査対
象であるロット１の半導体がテスタ１にセットされる
と、図２Ａに示すように、テスタ１において試験プログ
ラム８が試験項目（「項目１」、「項目２」、「項目
３」、・・・・「項目ｎ」）の順に実行され、半導体製
品の試験が行われる。ロット１の全半導体の試験が終了
すると、ロット１の各試験項目毎の不良数データが図１
に実線の矢印１７で示すようにテスタ１から通信回線４
を介してホストコンピュータ１６に供給される。これに
よってホストコンピュータ１６の集計部１６ａにおいて
試験結果集計データが作成される。Next, the operation will be described. First, when the semiconductor of the lot 1 to be inspected is set in the tester 1, the test program 8 in the tester 1 has test items (“item 1”, “item 2”, “item 3”) as shown in FIG. 2A. , ... "Item n") are sequentially executed to test the semiconductor product. When the testing of all semiconductors in Lot 1 is completed, the defect count data for each test item in Lot 1 is shown in FIG.
To the communication line 4 from the tester 1 as shown by the solid arrow 17
Is supplied to the host computer 16 via. As a result, the test result tabulation data is created in the tabulation unit 16a of the host computer 16.

【００３２】このときの試験結果集計データを図２Ａに
おいて９で示す。この例においては、試験結果集計デー
タ９は、項目、すなわち、「ＮＧ１」、「ＮＧ２」、
「ＮＧ３」、・・・・「ＮＧｎ」における不良数が、
“０”、“７０”、“１００”、・・・・“９０”とな
っている。The test result tabulation data at this time are shown by 9 in FIG. 2A. In this example, the test result total data 9 includes items, that is, “NG1”, “NG2”,
"NG3", ... The number of defects in "NGn" is
"0", "70", "100", ... "90".

【００３３】続いて、このロット１の半導体が次の試験
のためにテスタ２にセットされる。そして、ここで、ホ
ストコンピュータ１６の制御部１６ｂは集計部１６ａで
得たテスタ１の試験結果集計データに基いて、試験１で
の不良数が多い試験項目順序を調べ、テスタ２に対し、
図１中実線の矢印７で示す経路で試験方法変更指示デー
タを送信する。テスタ２では、ホストコンピュータ１６
の制御部１６ｂからの試験方法変更指示データに基い
て、セットされたロット１の半導体に対して、例えば図
２Ａに示すように試験プログラム１９の「項目１」から
「項目ｎ」までの順序を入れ換えて試験項目を実行す
る。図２Ａに項目を入れ換えた場合の例を示す。この図
２Ａに示す例では、試験項目の順序が「項目３」、「項
目ｎ」、「項目２」、・・・・「項目１」のように入れ
換えられている。Subsequently, the semiconductor of this lot 1 is set in the tester 2 for the next test. Then, here, the control unit 16b of the host computer 16 checks the test item sequence in which the number of failures in the test 1 is large based on the test result total data of the tester 1 obtained by the totaling unit 16a, and
The test method change instruction data is transmitted through the route shown by the solid arrow 7 in FIG. In the tester 2, the host computer 16
Based on the test method change instruction data from the control unit 16b, the order of the "item 1" to "item n" of the test program 19 is changed for the semiconductor of the set lot 1 as shown in FIG. 2A. Swap and execute the test items. FIG. 2A shows an example in which items are exchanged. In the example shown in FIG. 2A, the order of the test items is replaced with "item 3", "item n", "item 2", ... "Item 1".

【００３４】そして、テスタ２におけるロット１の半導
体に対する試験は、図２Ａに１９で示す例のように入れ
換えられ、この後、このような入れ換えられた順番で行
われる。このときの試験結果集計データを図２Ａにおい
て２０で示す。この例においては、試験結果集計データ
２０は、項目、すなわち、「ＮＧ３」、「ＮＧｎ」、
「ＮＧ２」、・・・・「ＮＧ１」における不良数が、
“９０”、“８０”、“５０”、・・・・“０”と、不
良数の多い順に試験が行われるようになっている。そし
てこのロット１のテスタ２での結果が図１中実線の矢印
１８で示すように、通信回線４を介してホストコンピュ
ータ１６の集計部１６ａに供給され、これによって集計
部１６ａがロット１の結果を集計して試験結果集計デー
タを得、この試験結果集計データに基いて制御部１６ｂ
が図示しない次のテスタを制御し、以下同様にして試験
結果集計データに基いて制御部１６ｂが順次複数のテス
タを制御していく。Then, the test on the semiconductor of the lot 1 in the tester 2 is replaced as in the example shown by 19 in FIG. 2A, and thereafter, it is carried out in such an replaced order. The test result tabulation data at this time is shown by 20 in FIG. 2A. In this example, the test result tabulation data 20 includes items, that is, “NG3”, “NGn”,
The number of defects in "NG2" ...
The tests are performed in the descending order of the number of defects, such as "90", "80", "50", ... "0". Then, the result of the lot 1 in the tester 2 is supplied to the totaling unit 16a of the host computer 16 via the communication line 4 as indicated by the solid arrow 18 in FIG. To obtain the test result total data, and based on the test result total data, the control unit 16b
Controls the next tester (not shown), and in the same manner, the control unit 16b sequentially controls the plurality of testers based on the test result tabulation data.

【００３５】同様に、検査対象であるロット２の半導体
がテスタ１にセットされると、図２Ｂに示すように、テ
スタ１において試験プログラム８が試験項目（「項目
１」、「項目２」、「項目３」、・・・・「項目ｎ」）
の順に実行され、半導体製品の試験が行われる。ロット
１の全半導体の試験が終了すると、ロット１の各試験項
目毎の不良数データが図１に実線の矢印１７で示すよう
にテスタ１から通信回線４を介してホストコンピュータ
１６に供給される。これによってホストコンピュータ１
６の集計部１６ａにおいて試験結果集計データが作成さ
れる。Similarly, when the semiconductor of the lot 2 to be inspected is set in the tester 1, the test program 8 in the tester 1 has test items (“item 1”, “item 2”, "Item 3" ... "Item n")
The steps are performed in the order of, and the semiconductor product is tested. When the test of all the semiconductors of the lot 1 is completed, the defect number data for each test item of the lot 1 is supplied from the tester 1 to the host computer 16 via the communication line 4 as shown by the solid arrow 17 in FIG. . This allows the host computer 1
The test result tabulation data is created in the tabulation unit 16a of 6.

【００３６】このときの試験結果集計データを図２Ｂに
おいて１３で示す。この例においては、試験結果集計デ
ータ１３は、項目、すなわち、「ＮＧ１」、「ＮＧ
２」、「ＮＧ３」、・・・・「ＮＧｎ」における不良数
が、“５０”、“１００”、“０”、・・・・“４０”
となっている。The test result tabulation data at this time is shown by 13 in FIG. 2B. In this example, the test result total data 13 includes items, that is, “NG1” and “NG”.
2 ”,“ NG3 ”, ...“ NGn ”, the number of defects is“ 50 ”,“ 100 ”,“ 0 ”,.
Has become.

【００３７】続いて、このロット２の半導体が次の試験
のためにテスタ２にセットされる。そして、ここで、ホ
ストコンピュータ１６の制御部１６ｂは集計部１６ａで
得たテスタ１の試験結果集計データに基いて、テスタ１
での不良数が多い試験項目順序を調べ、テスタ２に対
し、図１中実線の矢印７で示す経路で試験方法変更指示
データを送信する。テスタ２では、ホストコンピュータ
１６の制御部１６ｂからの試験方法変更指示データに基
いて、セットされたロット２の半導体に対して、例えば
図２Ｂに示すように試験プログラム１２の「項目１」か
ら「項目ｎ」までの順序を入れ換えて試験項目を実行す
る。図２Ｂに項目を入れ換えた場合の例を２１として示
す。この図２Ｂに示す例では、試験項目の順序が「項目
２」、「項目１」、「項目ｎ」、・・・・「項目３」の
ように入れ換えられている。Subsequently, the semiconductor of this lot 2 is set in the tester 2 for the next test. Then, here, the control unit 16b of the host computer 16 determines the tester 1 based on the test result totalization data of the tester 1 obtained by the totaling unit 16a.
The order of the test items with the largest number of defects is checked, and the test method change instruction data is transmitted to the tester 2 through the route indicated by the solid arrow 7 in FIG. In the tester 2, based on the test method change instruction data from the control unit 16b of the host computer 16, for the semiconductors of the set lot 2, for example, as shown in FIG. The test items are executed by exchanging the order up to item n. An example of replacing the items in FIG. 2B is shown as 21. In the example shown in FIG. 2B, the order of the test items is changed to "item 2", "item 1", "item n", ... "Item 3".

【００３８】そして、ロット２の半導体に対する試験
は、図２Ｂに２１で示す例のように入れ換えられ、この
後、このような入れ換えられた順番で行われる。このと
きの試験結果集計データを図２Ｂにおいて２２で示す。
この例においては、試験結果集計データ２２は、項目、
すなわち、「ＮＧ２」、「ＮＧ１」、「ＮＧｎ」、・・
・・「ＮＧ３」における不良数が、“８０”、“３
０”、“２０”、・・・・“０”と、不良数の多い順に
試験が行われるようになっている。そしてこのロット２
のテスタ２での結果が図１中実線の矢印１８で示すよう
に、通信回線４を介してホストコンピュータ１６の集計
部１６ａに供給され、これによって集計部１６ａがロッ
ト２の結果を集計して試験結果集計データを得、この試
験結果集計データに基いて制御部１６ｂが図示しない次
のテスタを制御し、以下同様にして試験結果集計データ
に基いて制御部１６ｂが順次複数のテスタを制御してい
く。Then, the test for the semiconductors of the lot 2 is exchanged as in the example indicated by reference numeral 21 in FIG. 2B, and thereafter, it is performed in such an exchanged order. The test result tabulation data at this time is shown by 22 in FIG. 2B.
In this example, the test result total data 22 includes items,
That is, "NG2", "NG1", "NGn", ...
..The number of defects in "NG3" is "80" or "3"
0 "," 20 ", ..." 0 "are tested in descending order of the number of defects.
The result of the tester 2 is supplied to the totaling unit 16a of the host computer 16 via the communication line 4 as indicated by the solid line arrow 18 in FIG. The test result tabulation data is obtained, the control unit 16b controls the next tester (not shown) based on the test result tabulation data, and in the same manner, the control unit 16b sequentially controls a plurality of testers based on the test result tabulation data. To go.

【００３９】このように、本実施例においては、半導体
に対してｎ番目のテスタでの試験結果を検査対象の半導
体のロット毎に集計する集計部１６ａからの試験結果集
計データを解析し、その結果に基いてｎ＋１番目のテス
タに試験内容の変更を制御部１６ｂで指示するようにし
たので、１つの試験を行った後に結果を集計し、その集
計結果に基いて次の試験の制御を行うようにすることに
よって次の試験行程での試験を前行程での不良の多い項
目から行い、不良判定を初期に出して以降の試験を省略
可能としたり、不良の少ない試験項目に対応する試験項
目の省略を可能としたりするなど、半導体に対する試験
精度を良好にすると共に、半導体に対する試験時間を短
縮することができる。As described above, in the present embodiment, the test result tabulation data from the tabulation unit 16a for tabulating the test results of the n-th tester on the semiconductor for each lot of the semiconductors to be inspected is analyzed, and Since the control unit 16b is instructed to change the test content to the n + 1th tester based on the result, the result is totalized after performing one test, and the next test is controlled based on the totaled result. By doing so, the test in the next test process is performed from the item with many defects in the previous process, it is possible to omit the subsequent tests after issuing the defect judgment at the beginning, or the test item corresponding to the test item with few defects It is possible to improve the accuracy of the test for the semiconductor, for example, by omitting, and shorten the test time for the semiconductor.

【００４０】また、このように、本実施例においては、
半導体に対して試験を行うｎ番目のテスタでの試験結果
を検査対象の半導体のロット毎に集計する集計部１６ａ
からの試験結果集計データを解析し、その結果に基いて
不良率の高い試験項目に対応する試験項目から試験する
ようｎ＋１番目のテスタに制御部１６ｂで指示するよう
にしたので、半導体に対する試験精度を良好にすると共
に、半導体に対する試験時間を短縮することができる。As described above, in this embodiment,
An aggregating unit 16a for aggregating the test results of the n-th tester that tests semiconductors for each lot of semiconductors to be inspected.
Since the control unit 16b instructs the n + 1-th tester to test from the test item corresponding to the test item having a high defect rate based on the result of analyzing the test result tabulated data from It is possible to shorten the test time for the semiconductor as well as the above.

【００４１】また、このように、本実施例においては、
半導体に対して試験を行うｎ番目のテスタでの試験結果
を検査対象の半導体のロット毎に集計する集計部１６ａ
からの試験結果集計データを解析し、この結果に基いて
不良率が規定以下の試験項目に対応する試験項目を削除
するようｎ＋１番目のテスタに制御部１６ｂで指示する
ようにしたので、半導体に対する試験精度を良好にする
と共に、半導体に対する試験時間を短縮することができ
る。As described above, in this embodiment,
An aggregating unit 16a for aggregating the test results of the n-th tester that tests semiconductors for each lot of semiconductors to be inspected.
Since the control result is analyzed by the test result tabulation data from the test result, and the control unit 16b instructs the n + 1-th tester to delete the test item corresponding to the test item whose defect rate is less than the specified value, It is possible to improve the test accuracy and shorten the test time for the semiconductor.

【００４２】また、このように、本実施例においては、
半導体に対して試験を行うｎ番目のテスタ及び半導体に
対して他の試験を行うテスタと通信可能に接続され、ｎ
番目のテスタでの試験結果を検査対象の半導体のロット
毎に集計する集計部１６ａからの試験結果集計データを
解析し、この結果に基いてｎ＋１番目のテスタに試験内
容の変更を制御部で指示するようにしたので、半導体に
対する試験精度を良好にすると共に、半導体に対する試
験時間を短縮することができ、更に、装置の構築を簡単
とすることができる。As described above, in this embodiment,
N-th tester for testing a semiconductor and a tester for testing another semiconductor are communicatively connected, and
The test result aggregate data from the aggregating unit 16a for aggregating the test results of the second tester for each lot of semiconductors to be inspected is analyzed, and based on the result, the control unit instructs the (n + 1) th tester to change the test content. By doing so, it is possible to improve the test accuracy for the semiconductor, shorten the test time for the semiconductor, and further simplify the construction of the device.

【００４３】実施例２．次に、この発明の他の実施例を
図３及び図４を参照して説明する。図３及び図４はこの
発明の他の実施例を示すブロック図であり、図におい
て、図１と対応する部分には同一符号を付し、その詳細
説明を省略する。また、この図３及び図４に示すこの発
明の他の実施例におけるテスタ１やテスタ２での各試験
プログラムの構成や試験結果集計データは図２で示した
ものと同様なのでその詳細説明を省略する。Example 2. Next, another embodiment of the present invention will be described with reference to FIGS. 3 and 4 are block diagrams showing another embodiment of the present invention. In the drawings, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. Further, since the configuration of each test program and the test result tabulation data in the tester 1 and the tester 2 in the other embodiment of the present invention shown in FIGS. 3 and 4 are the same as those shown in FIG. 2, detailed description thereof will be omitted. To do.

【００４４】図３及び図４において、２５は試験対象と
なる半導体装置の１ロットを格納した容器、２６はこの
容器２５に着脱自在に装着され、試験結果集計データを
記憶するメモリカード、２７及び２８はそれぞれテスタ
１及び２のロット毎の試験結果を集計すると共に、それ
ぞれ集計して得た試験結果集計データをメモリカード２
６に記憶する集計部２７ａ及び２８ａ、このメモリカー
ド２６から読み出した試験結果集計データに基いて次の
テスタ（テスタ１はテスタ２を、テスタ２は図示しない
次のテスタを）に対して試験方法を指示する制御部２７
ｂ及び２８ｂをそれぞれ有するメモリカードリードライ
タである。In FIGS. 3 and 4, 25 is a container storing one lot of semiconductor devices to be tested, 26 is a memory card which is detachably attached to the container 25 and stores test result tabulation data, 27 and 28 totals the test results for each lot of the testers 1 and 2, and the test result total data obtained by totaling the test results are stored in the memory card 2
6, a test method for the next tester (tester 1 is tester 2, tester 2 is the next tester not shown) based on the test result total data read from the memory card 26 Control unit 27 for instructing
The memory card reader / writer has b and 28b, respectively.

【００４５】次に動作について説明する。図３に示すよ
うに、テスタ１で試験された容器２６に格納されている
ｎロットの半導体装置の試験結果は、メモリカードリー
ドライタ２７において集計され、メモリカード２６に書
き込まれる。続いて、メモリカード２６を容器２５に装
着し、図４に示すように次の試験工程（この例において
はテスタ２での試験工程）に運び、メモリカードリード
ライタ２８にセットする。そして、ここにおいて、メモ
リカードリードライタ２８の集計部２８ａがセットされ
たメモリカード２６に記憶されているテスタ１での試験
結果集計データを読み込み、例えば不良数の多い試験項
目の順序を調べ、制御部２８ｂがテスタ２に試験方法の
指示を与える。Next, the operation will be described. As shown in FIG. 3, the test results of n lots of semiconductor devices stored in the container 26 tested by the tester 1 are totaled in the memory card reader / writer 27 and written in the memory card 26. Subsequently, the memory card 26 is attached to the container 25, carried to the next test step (test step in the tester 2 in this example) as shown in FIG. 4, and set in the memory card reader / writer 28. Then, here, the test result tabulation data in the tester 1 stored in the memory card 26 in which the tabulation section 28a of the memory card reader / writer 28 is set is read, and, for example, the order of the test items with many defects is checked and controlled. The section 28b gives the tester 2 instructions on the test method.

【００４６】そして、テスタ２は制御部２８ｂからの試
験方法の指示に基いてｎロットの半導体に対する試験を
行い、その結果をメモリカードリードライタ２８の集計
部２８ａに供給する。この集計部２８ａはテスタ２から
の結果を集計し、試験結果集計データを得、この試験結
果集計データをメモリカード２６に書き込む。そして以
下同様にメモリカードが図示しない次のテスタに装着さ
れ、また、ｎロットの半導体も容器２５に収納されたま
ま次のテスタにセットされ、試験が行われる。Then, the tester 2 performs a test on n lots of semiconductors based on a test method instruction from the control unit 28b, and supplies the result to the totaling unit 28a of the memory card reader / writer 28. The totaling unit 28a totals the results from the tester 2, obtains test result totaling data, and writes the test result totaling data in the memory card 26. Similarly, a memory card is mounted on the next tester (not shown), and n lots of semiconductors are set in the next tester while being stored in the container 25, and the test is performed.

【００４７】このように、本実施例においては、半導体
に対して試験を行うｎ番目のテスタでの試験結果を検査
対象の半導体のロット毎に集計すると共に、試験結果集
計データをロット毎に例えばメモリ等の記憶媒体に記憶
する集計部１６ａからの試験結果集計データを解析し、
この結果に基いてｎ＋１番目のテスタに試験内容の変更
を制御部１６ｂで指示するようにしたので、半導体に対
する試験精度を良好にすると共に、半導体に対する試験
時間を短縮することができ、更に、試験工程を分割して
別々の部屋で試験を行えるなど、使い勝手を良好にする
ことができる。As described above, in the present embodiment, the test results of the n-th tester that tests semiconductors are totaled for each lot of semiconductors to be inspected, and the test result total data is, for example, for each lot. Analyzing the test result tabulation data from the tabulation unit 16a stored in a storage medium such as a memory,
Based on this result, the control unit 16b instructs the n + 1-th tester to change the test content, so that the test accuracy for the semiconductor can be improved and the test time for the semiconductor can be shortened. It is possible to improve usability by dividing the process and performing tests in different rooms.

【００４８】[0048]

【発明の効果】以上のように、この発明によれば、半導
体に対して第１の試験を行う第１の試験手段と、上記半
導体に対して第２の試験を行う第２の試験手段と、上記
第１の試験手段での試験結果を検査対象の半導体のロッ
ト毎に集計する集計手段と、この集計手段からの試験の
集計結果を解析し、上記第２の試験手段に試験内容の変
更を指示する制御手段とを備えたので、１つの試験を行
った後に結果を集計し、その集計結果に基いて次の試験
の制御を行うようにすることによって次の試験行程での
試験を前行程での不良の多い項目から行い、不良判定を
初期に出して以降の試験を省略可能としたり、不良の少
ない試験項目に対応する試験項目の省略を可能としたり
するなど、半導体に対する試験精度を良好にすると共
に、半導体に対する試験時間を短縮することができると
いう効果がある。As described above, according to the present invention, the first test means for performing the first test on the semiconductor and the second test means for performing the second test on the semiconductor are provided. A totaling means for totaling the test results of the first test means for each lot of semiconductors to be inspected, and analyzing the totalized results of the tests from the totalizing means, and changing the test content to the second test means. Since the control means for instructing the test is provided, the test in the next test process can be performed by totalizing the results after performing one test and controlling the next test based on the totalized result. The test accuracy for semiconductors is improved by, for example, starting from the item with the most defects in the process, making it possible to omit the subsequent tests after issuing the defect determination at the beginning, and omitting the test items corresponding to the test items with the few defects. Good and to semiconductor There is an effect that it is possible to shorten the test time.

【００４９】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計する集計手段と、この集計手段からの試験
の集計結果を解析し、不良率の高い試験項目に対応する
試験項目から試験するよう上記第２の試験手段に指示す
る制御手段とを備えたので、１つの試験を行った後に結
果を集計し、その集計結果に基いて次の試験の制御を行
うようにすることによって次の試験行程での試験を前行
程での不良の多い項目から行い、不良判定を初期に出し
て以降の試験を省略可能としたり、不良の少ない試験項
目に対応する試験項目の省略を可能としたりするなど、
半導体に対する試験精度を良好にすると共に、半導体に
対する試験時間を短縮することができるという効果があ
る。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the above-mentioned second test means. An aggregating means for aggregating the test results of the test means of 1 for each lot of semiconductors to be inspected, and an aggregating result of the test from this aggregating means are analyzed, and the test items corresponding to the test items having a high failure rate are tested. As described above, the control means for instructing the second test means is provided. Therefore, by performing one test, the results are totalized, and the next test is controlled based on the totalized result. Perform the test in the test process from the item with many defects in the previous process, and make it possible to omit the test after the initial judgment of the defect, or to omit the test item corresponding to the test item with few defects. Such,
It is possible to improve the test accuracy for the semiconductor and to shorten the test time for the semiconductor.

【００５０】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計する集計手段と、この集計手段からの試験
の集計結果を解析し、不良率が規定以下の試験項目に対
応する試験項目を削除するよう上記第２の試験手段に指
示する制御手段とを備えたので、半導体に対する試験精
度を良好にすると共に、半導体に対する試験時間を短縮
することができるという効果がある。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the above-mentioned second test means. An aggregating means for aggregating the test results of the test means of 1 for each lot of semiconductors to be inspected and an aggregating result of the tests from the aggregating means are analyzed, and a test item corresponding to a test item whose defective rate is less than or equal to a regulation is determined. Since the control means for instructing the second test means to delete is provided, it is possible to improve the test accuracy for the semiconductor and to shorten the test time for the semiconductor.

【００５１】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１及び第２の試験手段と通信可能に接続され、上記
第１の試験手段での試験結果を検査対象の半導体のロッ
ト毎に集計する集計手段と、この集計手段からの試験の
集計結果を解析し、上記第２の試験手段に試験内容の変
更を指示する制御手段とを備えたので、半導体に対する
試験精度を良好にすると共に、半導体に対する試験時間
を短縮することができ、更に、装置の構築が簡単にでき
るという効果がある。The semiconductor testing apparatus according to the present invention further comprises a first testing means for performing a first test on the semiconductor, a second testing means for performing a second test on the semiconductor, and the second testing means. A totalizing means that is communicatively connected to the first and second testing means and totalizes the test results of the first testing means for each lot of semiconductors to be inspected, and analyzes the totalized results of the tests from the totalizing means. Since the second test means is provided with the control means for instructing the change of the test content, the test accuracy for the semiconductor can be improved and the test time for the semiconductor can be shortened. There is an effect that can be done easily.

【００５２】またこの発明に係る半導体試験装置は、半
導体に対して第１の試験を行う第１の試験手段と、上記
半導体に対して第２の試験を行う第２の試験手段と、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計すると共に、集計結果をロット毎に記憶媒
体に記憶する集計手段と、この集計手段からの試験の集
計結果を解析し、上記第２の試験手段に試験内容の変更
を指示する制御手段とを備えたので、半導体に対する試
験精度を良好にすると共に、半導体に対する試験時間を
短縮することができ、更に、試験工程を分割して別々の
部屋で試験を行えるなど、使い勝手を良好にすることが
できるという効果がある。The semiconductor test apparatus according to the present invention further comprises a first test means for performing a first test on the semiconductor, a second test means for performing a second test on the semiconductor, and the above-mentioned second test means. The test results of the test means No. 1 are totaled for each lot of semiconductors to be inspected, and the totalized results are stored in a storage medium for each lot, and the totalized results of the tests from the totalization means are analyzed. Since the second test means is provided with the control means for instructing the change of the test content, the test accuracy for the semiconductor can be improved and the test time for the semiconductor can be shortened. There is an effect that the usability can be improved, for example, tests can be performed in different rooms.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明による半導体試験装置の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a semiconductor test apparatus according to the present invention.

【図２】この発明による半導体試験装置の説明図であ
る。FIG. 2 is an explanatory diagram of a semiconductor test device according to the present invention.

【図３】この発明による半導体試験装置の他の実施例を
示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the semiconductor test apparatus according to the present invention.

【図４】この発明による半導体試験装置の他の実施例を
示すブロック図である。FIG. 4 is a block diagram showing another embodiment of the semiconductor test apparatus according to the present invention.

【図５】従来の半導体試験装置を示すブロック図であ
る。FIG. 5 is a block diagram showing a conventional semiconductor test apparatus.

【図６】従来の半導体試験装置の説明図である。FIG. 6 is an explanatory diagram of a conventional semiconductor test device.

【符号の説明】[Explanation of symbols]

１ テスタ１ ２ テスタ２ ４ 通信回線 １６ ホストコンピュータ １６ａ 集計部 １６ｂ 制御部 ２６ メモリカード ２７、２８ メモリカードリードライタ ２７ａ、２８ａ 集計部 ２７ｂ、２８ｂ 制御部 1 Tester 1 2 Tester 2 4 Communication line 16 Host computer 16a Counting unit 16b Control unit 26 Memory card 27, 28 Memory card reader / writer 27a, 28a Counting unit 27b, 28b Control unit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 半導体に対して第１の試験を行う第１の
試験手段と、 上記半導体に対して第２の試験を行う第２の試験手段
と、 上記第１の試験手段での試験結果を検査対象の半導体の
ロット毎に集計する集計手段と、 この集計手段からの試験の集計結果を解析し、上記第２
の試験手段に試験内容の変更を指示する制御手段とを備
えたことを特徴とする半導体試験装置。1. A first test means for performing a first test on a semiconductor, a second test means for performing a second test on the semiconductor, and a test result by the first test means. And a totaling means for totaling each of the semiconductor lots to be inspected, and an analysis result of the test from this totaling means is analyzed to
And a control unit for instructing the test unit to change the test content. 【請求項２】 半導体に対して第１の試験を行う第１の
試験手段と、 上記半導体に対して第２の試験を行う第２の試験手段
と、 上記第１の試験手段での試験結果を検査対象の半導体の
ロット毎に集計する集計手段と、 この集計手段からの試験の集計結果を解析し、不良率の
高い試験項目に対応する試験項目から試験するよう上記
第２の試験手段に指示する制御手段とを備えたことを特
徴とする半導体試験装置。2. A first test means for performing a first test on a semiconductor, a second test means for performing a second test on the semiconductor, and a test result by the first test means. To the second test means for analyzing the test result from the test means corresponding to the test item having a high defect rate A semiconductor test apparatus comprising: a control unit for instructing. 【請求項３】 半導体に対して第１の試験を行う第１の
試験手段と、 上記半導体に対して第２の試験を行う第２の試験手段
と、 上記第１の試験手段での試験結果を検査対象の半導体の
ロット毎に集計する集計手段と、 この集計手段からの試験の集計結果を解析し、不良率が
規定以下の試験項目に対応する試験項目を削除するよう
上記第２の試験手段に指示する制御手段とを備えたこと
を特徴とする半導体試験装置。3. A first test means for performing a first test on a semiconductor, a second test means for performing a second test on the semiconductor, and a test result by the first test means. Means for totalizing each of the lots of semiconductors to be inspected, and the result of the test from the totalizing means is analyzed, and the second test is performed so as to delete the test items corresponding to the test items whose defective rate is less than the specified value. A semiconductor test apparatus, comprising: a control unit for instructing the unit. 【請求項４】 半導体に対して第１の試験を行う第１の
試験手段と、 上記半導体に対して第２の試験を行う第２の試験手段
と、 上記第１及び第２の試験手段と通信可能に接続され、上
記第１の試験手段での試験結果を検査対象の半導体のロ
ット毎に集計する集計手段と、 この集計手段からの試験の集計結果を解析し、上記第２
の試験手段に試験内容の変更を指示する制御手段とを備
えたことを特徴とする半導体試験装置。4. A first test means for performing a first test on a semiconductor, a second test means for performing a second test on the semiconductor, and the first and second test means. A totalizing unit that is communicably connected and that aggregates the test results of the first testing unit for each lot of semiconductors to be inspected, and analyzes the totalization results of the tests from the totaling unit,
And a control unit for instructing the test unit to change the test content. 【請求項５】 半導体に対して第１の試験を行う第１の
試験手段と、 上記半導体に対して第２の試験を行う第２の試験手段
と、 上記第１の試験手段での試験結果を検査対象の半導体の
ロット毎に集計すると共に、集計結果をロット毎に記憶
媒体に記憶する集計手段と、 この集計手段からの試験の集計結果を解析し、上記第２
の試験手段に試験内容の変更を指示する制御手段とを備
えたことを特徴とする半導体試験装置。5. A first test means for performing a first test on a semiconductor, a second test means for performing a second test on the semiconductor, and a test result by the first test means. Is totalized for each lot of semiconductors to be inspected, and the totalization result is stored in a storage medium for each lot, and the totalization result of the test from this totalization means is analyzed,
And a control unit for instructing the test unit to change the test content.