JPH065896B2 - Video sync signal separation circuit - Google Patents
Video sync signal separation circuitInfo
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- JPH065896B2 JPH065896B2 JP58123368A JP12336883A JPH065896B2 JP H065896 B2 JPH065896 B2 JP H065896B2 JP 58123368 A JP58123368 A JP 58123368A JP 12336883 A JP12336883 A JP 12336883A JP H065896 B2 JPH065896 B2 JP H065896B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、複合ビデオ信号（NTSC）より第１フィールド
同期信号，第２フィールド同期信号及びライン同期信号
（水平）を分離する回路に係り、特に論理素子により同
期分離回路に関するものである。Description: FIELD OF THE INVENTION The present invention relates to a circuit for separating a first field synchronization signal, a second field synchronization signal and a line synchronization signal (horizontal) from a composite video signal (NTSC). The present invention relates to a sync separation circuit using a logic element.
一般にテレビ等の画像信号を処理して、たとえばハード
コピー化する場合などにおいては、複合ビデオ信号より
同期信号を分離する必要がある。Generally, in the case of processing an image signal of a television or the like to convert it into a hard copy, for example, it is necessary to separate the sync signal from the composite video signal.
テレビ受像機でもこれらの同期分離を行っているが、ま
ず複合ビデオ信号（映像信号と同期信号とが合成された
信号）から映像信号と複合同期信号（垂直同期と水平同
期とが合成された信号）とを分離し、その後に垂直同期
と水平同期とを分離している。この場合、複合同期信号
からの垂直・水平同期分離は一般にＣ・Ｒ時定数による
周波数分離回路等により行われており、積分回路及び微
分回路のアナログ信号処理されている。そのため高分離
精度が得られない欠点がある。テレビ受像機ではこれら
の同期分離精度でも十分であるが、ハードコピーあるい
は計算機等により画像処理を行う場合には安定した同期
分離が要求される。The television receiver also performs these sync separations. First, the video signal and the composite sync signal (the signal in which the vertical sync and the horizontal sync are combined) are generated from the composite video signal (the signal in which the video signal and the sync signal are combined). ) And then separate the vertical and horizontal sync. In this case, vertical / horizontal synchronization separation from the composite synchronization signal is generally performed by a frequency separation circuit or the like according to the C / R time constant, and analog signal processing of the integration circuit and the differentiation circuit is performed. Therefore, there is a drawback that high separation accuracy cannot be obtained. In a television receiver, these sync separation precisions are sufficient, but when performing image processing by hard copy or a computer, stable sync separation is required.
従来、特開昭５７−14258号公報，特開昭５７−129071
号公報に示される様に、第１フィールド同期信号と第２
フィールド同期信号とをディジタル的に検出する回路が
提案されているが、これらはカウンタ等を必要とし、複
雑、高価という問題がある。Conventionally, JP-A-57-14258 and JP-A-57-129071
As shown in Japanese Patent Publication No.
Circuits for digitally detecting the field synchronization signal have been proposed, but these require a counter or the like, and have problems of complexity and cost.
本発明の目的は、このような問題点に鑑み、複合同期信
号より垂直同期及び水平同期を分離する回路において簡
単でかつ安定したビデオ同期信号分離回路を提供するも
のである。In view of such problems, an object of the present invention is to provide a simple and stable video sync signal separation circuit in a circuit for separating vertical sync and horizontal sync from a composite sync signal.
本発明の特徴は、論理素子を用いてディジタル信号処理
し、垂直同期（第１フィールド同期信号，第２フィール
ド同期信号）及び水平同期信号に分離できるようにした
ところにある。The feature of the present invention resides in that digital signals are processed by using a logic element so that the signals can be separated into vertical synchronization (first field synchronization signal, second field synchronization signal) and horizontal synchronization signal.
以下図面を用いて本発明のビデオ同期信号分離回路を詳
細に説明する。The video sync signal separation circuit of the present invention will be described in detail below with reference to the drawings.
第１図に本発明によるビデオ同期信号分離回路の基本構
成を示す。FIG. 1 shows the basic configuration of a video sync signal separation circuit according to the present invention.
同図において、１０はパルス周期判別回路，２０は水平
同期パルス発生回路，３０は垂直等価パルス抽出回路，
４０は垂直同期パルス抽出回路，５０は垂直同期パルス
発生回路，５０は第１フィールド第２フィールド同期信
号分離回路である。In the figure, 10 is a pulse cycle determination circuit, 20 is a horizontal synchronization pulse generation circuit, 30 is a vertical equivalent pulse extraction circuit,
Reference numeral 40 is a vertical sync pulse extraction circuit, 50 is a vertical sync pulse generation circuit, and 50 is a first field / second field sync signal separation circuit.
第１図の回路動作は第２図の動作タイムシーケンスによ
り説明する。The circuit operation of FIG. 1 will be described with reference to the operation time sequence of FIG.
ビデオ信号の複合同期信号は、第２図のV.S波形に示す
ように水平同期信号と垂直同期信号を表わす等価パルス
とが合成されている。このうち、水平同期信号の周期は
63.5μｓのパルス列であり、等価パルス同期信号の周期
は水平周期の２分の１すなわち31.75μｓである。この
ようなことから水平同期パルス列は、複合同期信号V.S
より等価パルスを取り除くことにより得られる。The composite sync signal of the video signal is composed of the horizontal sync signal and the equivalent pulse representing the vertical sync signal, as shown by the VS waveform in FIG. Of these, the horizontal sync signal cycle is
It is a pulse train of 63.5 μs, and the period of the equivalent pulse synchronization signal is half the horizontal period, that is, 31.75 μs. Therefore, the horizontal sync pulse train is
It is obtained by removing more equivalent pulses.
本実施例では、第１図構成に示すようパルス周期判別回
路１０により等価パルスのみを除去している。すなわ
ち、パルス周期が約４０μｓ（ｔW2としては最高値は後
述する）以下のパルスは除去し、それ以上のパルスを水
平同期パルスとして用いる（第２図のイ波形）。水平同
期パルス発生回路２０は、正規の同期パルス幅に整形す
る回路でありこれより水平同期信号ＬＨが得られる（第
２図のＬＨ波形）。In this embodiment, only the equivalent pulse is removed by the pulse period discrimination circuit 10 as shown in the configuration of FIG. That is, pulses having a pulse period of about 40 μs (the maximum value of t W2 will be described later) or less are removed, and pulses of more than that are used as horizontal synchronizing pulses (a waveform in FIG. 2). The horizontal sync pulse generation circuit 20 is a circuit that shapes the sync pulse width to a regular width, and the horizontal sync signal L H is obtained from this (L H waveform in FIG. 2).
一方、垂直同期信号は、まず第１図の垂直等価パルス抽
出回路３０により第２図のハ波形のパルスを抽出する。
垂直等価パルスハの抽出に当つては複合同期信号ＶＳよ
り第２図のロ波形に示すような一定パルス幅（ｔW3）の
パルス列に変換し、もとのＶ．Ｓ信号と比較して第２図
のハ波形を発生させる。垂直等価パルスハは１９０．５
μｓ（３水平同期分）の間に６個のパルスが発生され
る。したがって、垂直同期パルス抽出回路４０により第
２図に示すニの波形の垂直同期パルスが発生される。垂
直同期パルス発生回路５０は、正規の同期パルス幅に整
形する回路でありこれより垂直同期信号ＦＨが得られる
（第２図のＦＨ波形）。On the other hand, as the vertical synchronizing signal, first, the vertical equivalent pulse extraction circuit 30 of FIG. 1 extracts the pulse having the waveform of C in FIG.
In extracting the vertical equivalent pulse C, the composite synchronizing signal VS is converted into a pulse train having a constant pulse width (t W3 ) as shown by a waveform B in FIG. The C waveform of FIG. 2 is generated in comparison with the S signal. Vertical equivalent pulse C is 190.5
Six pulses are generated during μs (three horizontal synchronizations). Therefore, the vertical synchronizing pulse extraction circuit 40 generates the vertical synchronizing pulse having the waveform shown in FIG. The vertical synchronizing pulse generating circuit 50, a circuit for shaping the normal sync pulse width than the vertical synchronization signal F H is this obtained (F H waveforms of FIG. 2).
第１，第２フィールド同期信号分離回路６０は、水平同
期信号ＬＨが発生してから４０μｓ（ｔW2）以内（第２
図のイ信号）にあるＦＨ信号を第１フィールド同期信号
ＦH1とし、４０μｓ（ｔW2）以上（第２図のイ信号）に
あるＦＨ信号を第２フィールド同期信号ＦH2として区別
し分離を行っている。The first and second field sync signal separation circuit 60 detects the horizontal sync signal L H within 40 μs (t W2 ) (second time).
The F H signal in the b signal) of FIG was the first field synchronizing signal F H1, distinguished F H signal in the 40 [mu] s (t W2) or (b signals of FIG. 2) as the second field sync signal F H2 We are separating.
以上のように第１図の回路構成により複合同期信号ＶＳ
から水平同期信号ＬＨ，垂直同期信号ＦＨ，第１フィー
ルド同期信号ＦH1及び第２フィールド同期信号ＦH2を分
離することができる。As described above, according to the circuit configuration of FIG.
The horizontal sync signal L H , the vertical sync signal F H , the first field sync signal F H1 and the second field sync signal F H2 can be separated from each other.
次に具体的な回路の実施例について説明する。Next, an example of a specific circuit will be described.
第３図に本発明によるビデオ同期信号分離回路の具体的
な回路の１実施例を示す。同図において第１図に示した
同符号の部分はそれぞれ同じ部分に相当するものとす
る。FIG. 3 shows an embodiment of a concrete circuit of the video sync signal separation circuit according to the present invention. In the figure, the parts with the same reference numerals shown in FIG. 1 correspond to the same parts.
第３図のパルス周期判別回路１０は、インバータ素子１
１及びモノステブルマルチバイブレータ素子１２より構
成する。１３，１４はモノステブルマルチバイブレータ
素子１２の出力パルス幅を定めるコンデンサと抵抗であ
る。すなわち、出力パルス幅をパルス周期判別値（水平
同期信号分離パルス幅）ｔW2（約４０μｓ）に設定す
る。The pulse period determination circuit 10 of FIG.
1 and a monostable multivibrator element 12. Reference numerals 13 and 14 are capacitors and resistors that determine the output pulse width of the monostable multivibrator element 12. That is, the output pulse width is set to the pulse cycle determination value (horizontal synchronizing signal separation pulse width) t W2 (about 40 μs).
したがって、等価パルスは、周期が31.75μｓであるた
め出力されず水平同期パルス（周期63.5μｓ）のみが第
２図に示すイ波形のように検知し出力される。Therefore, the equivalent pulse is not output because the cycle is 31.75 μs, and only the horizontal synchronizing pulse (cycle 63.5 μs) is detected and output as the waveform a shown in FIG.
第３図の水平同期パルス発生回路２０は、モノステブル
マルチバイブレータ素子２１及びインバータ素子２４よ
り構成し、マルチバイブレータ素子２１によって水平同
期信号のパルス幅を要求値に設定する。２２、及び２３
はそのパルス幅を設定するコンデンサ及び抵抗である。
第３図の場合2.5μｓに設定した例を示したもので、第
２図のＬＨ波形に示す水平同期信号が得られる。なお、
インバータ素子２４はバッファ用に挿入したものであ
る。The horizontal synchronizing pulse generating circuit 20 shown in FIG. 3 comprises a monostable multivibrator element 21 and an inverter element 24, and the multivibrator element 21 sets the pulse width of the horizontal synchronizing signal to a required value. 22, and 23
Are capacitors and resistors that set the pulse width.
In the case of FIG. 3, the example is set to 2.5 μs, and the horizontal synchronizing signal shown in the L H waveform of FIG. 2 is obtained. In addition,
The inverter element 24 is inserted for a buffer.
第３図の垂直等価パルス抽出回路３０は、モノステブル
マルチバイブレータ素子３２，コンデンサ３３，抵抗３
４により複合同期信号V.Sをあるパルス幅（等価パルス
分離パルス幅ｔW3＝２０μｓの例を示す）で一方向（同
図では負方向の例を示す）のパルス列（第２図のロ信号
波形）に交換する。ロ信号のパルス列より垂直等価パル
スを抽出するには第２図に示す波形からもわかるように
複合同期信号ＶＳによりゲートすれば得られる。第３図
ではＮＡＤゲート素子３９により行っている。なおイン
バータ素子３５，３８及び抵抗３６，コンデンサ３７は
１００ｎｓ程度の遅延回路を構成したもので、スパイク
ノイズを取るために挿入したものである。The vertical equivalent pulse extraction circuit 30 of FIG. 3 includes a monostable multivibrator element 32, a capacitor 33, and a resistor 3.
4, the composite synchronizing signal VS is a pulse train of a certain pulse width (an example of an equivalent pulse separation pulse width t W3 = 20 μs) in one direction (an example of a negative direction is shown) (a signal waveform of FIG. 2). Replace with. The vertical equivalent pulse can be extracted from the pulse train of the signal b by gated by the composite synchronizing signal VS, as can be seen from the waveform shown in FIG. In FIG. 3, the NAD gate element 39 is used. The inverter elements 35 and 38, the resistor 36, and the capacitor 37 constitute a delay circuit of about 100 ns and are inserted to remove spike noise.
第３図の垂直同期パルス抽出回路４０は、垂直等価パル
スが６個（３Ｈ分）発生するため２００μｓの時間間隔
を持つモノステブルマルチバイブレータ素子４１により
第２図に示すニの波形を得ることができる。The vertical synchronizing pulse extraction circuit 40 shown in FIG. 3 generates 6 vertical equivalent pulses (3H), and therefore the monostable multivibrator element 41 having a time interval of 200 μs can obtain the waveform shown in FIG. You can
第３図の垂直同期パルス発生回路５０は、第２図のニの
進信号より規定のパルス幅（図においては2.5μｓの
例）に整形する回路で、モノステブルマルチバイブレー
タ素子５１により構成した。なお５２，５３はそのパル
ス幅をきめるためのコンデンサ，抵抗である。また、イ
ンバータ素子５５は出力バッファ用として挿入したもの
である。The vertical synchronizing pulse generating circuit 50 shown in FIG. 3 is a circuit for shaping the advance signal shown in FIG. 2 into a prescribed pulse width (2.5 μs in the figure), and is composed of a monostable multivibrator element 51. . Note that 52 and 53 are capacitors and resistors for determining the pulse width. Further, the inverter element 55 is inserted for the output buffer.
第３図の第１，第２フィールド同期信号分離回路６０
は、パルス周期判別回路１０の判別パルス幅ｔW2（４０
μｓ）以内の垂直同期信号ＦＨを第１フィールド同期信
号ＦH1及びｔW2（４０μｓ）以外の垂直同期信号ＦＨを
第２フィールド同期信号ＦH2であるため、パルス周期判
別回路１０の出力信号イ及びイによりゲート回路を構成
すれば得られれる。６１及び６２はＮＡＤゲート素子に
より構成したもので第１，第２フィールド同期信号
ＦH1，ＦH2を分離することができる。First and second field sync signal separation circuit 60 of FIG.
Is the discrimination pulse width t W2 (40
Since the vertical sync signal F H within μs) is the first field sync signal F H1 and the vertical sync signal F H other than t W2 (40 μs) is the second field sync signal F H2 , the output signal of the pulse cycle determination circuit 10 It can be obtained by configuring a gate circuit with a and b. Reference numerals 61 and 62 are composed of NAD gate elements and can separate the first and second field synchronization signals F H1 and F H2 .
なお、パルス周期判別回路１０の水平同期信号分離パル
ス幅ｔW2及び垂直等価パルス抽出回路３０の等価パルス
分離パルス幅ｔW3は、フィールド同期信号ＦＨを抽出す
るときに設定範囲及び最適パルス幅がある。以下これら
について説明する。The horizontal synchronization signal separation pulse width t W2 of the pulse period determination circuit 10 and the equivalent pulse separation pulse width t W3 of the vertical equivalent pulse extraction circuit 30 have a setting range and an optimum pulse width when the field synchronization signal F H is extracted. is there. These will be described below.
いま、複合同期信号ＶＳの水平同期をｔWH（63.5μ
ｓ）、等価パルス周期を1/2tWH（31.75μｓ），パルス
幅をｔW1（一般に2.5μｓ程度）とするとフィールド同
期信号付近の動作タイムシーケンスは第４図に示すよう
になる。Now, the horizontal synchronization of the composite synchronization signal VS is t WH (63.5μ
s), the equivalent pulse period is 1 / 2t WH (31.75 μs), and the pulse width is t W1 (generally about 2.5 μs), the operation time sequence near the field sync signal is as shown in FIG.
第４図よりわかるようにｔW2及びｔW3の設定範囲は次の
条件内でなければならない。As can be seen from FIG. 4, the setting range of t W2 and t W3 must be within the following conditions.
ここで、ｔW2の最小余裕値をα１，ｔW2の最大余裕値を
α２及びｔW3の最大余裕値をα３（ｔW3の最小余裕値は
α２となる）とすれば(1)式は次式のようになる。 Here, if the minimum margin value of t W2 alpha 1, the maximum margin value of the maximum allowance value of t W2 alpha 2 and t W3 alpha 3 (minimum margin value of t W3 becomes alpha 2) and (1 The formula is as follows.
(2)式において、ｔW2及びｔW3の最適条件としてそれぞ
れの余裕値を等しくαとすれば第４図よりαは次式で表
わされる。 In the equation (2), if the margin values are equal to α as the optimum conditions of t W2 and t W3 , α is represented by the following equation from FIG.
したがって、ｔW2，ｔW3の最適条件は(2),(3)式により
次のようになる。ただしｔWH＝63.5μｓ，ｔW1＝2.5μ
ｓとした。 Therefore, the optimum conditions of t W2 and t W3 are as follows according to the equations (2) and (3). However, t WH = 63.5μs, t W1 = 2.5μ
s.
以上のようにｔW2及びｔW3を41.5μｓ及び19.5μｓに設
定すれば最適条件で同期分離ができる。従って、本発明
の回路構成で回路定数で決定するｔW2，ｔW3が、（１）
式の条件を満たすことにより、（４）式のように選定で
きる。このようにディジタル化信号処理によって、
ｔW2，ｔW3の値を選定することにより、複合ビデオ信号
の歪みや、ゴースト信号等によるジッタ等が含まれた場
合でも安定した出力が得られる。 As described above, when t W2 and t W3 are set to 41.5 μs and 19.5 μs, the sync separation can be performed under the optimum condition. Therefore, t W2 and t W3 determined by the circuit constant in the circuit configuration of the present invention are (1)
By satisfying the condition of the equation, it is possible to select as in the equation (4). Thus by digitized signal processing,
By selecting the values of t W2 and t W3, a stable output can be obtained even when distortion of the composite video signal, jitter due to a ghost signal or the like is included.
以上述べた様に本発明によれば、簡単でかつ安定したビ
デオ同期信号分離回路を得ることができる。As described above, according to the present invention, a simple and stable video sync signal separation circuit can be obtained.
第１図は本発明による同期信号分離回路の基本ブロック
図、第２図は第１図の動作タイムシーケンスを示す図、
第３図は本発明による同期信号分離回路の具体的な回路
の１実施例を示す図、第４図はフィールド同期信号付近
の詳細な動作タイムシーケンスを示す図である。 １０…パルス周期判別回路、２０…水平同期パルス発生
回路、３０…垂直等価パルス抽出回路、４０…垂直同期
パルス抽出回路、５０…垂直同期パルス発生回路、６０
…第１及び第２フィールド同期信号分離回路。1 is a basic block diagram of a synchronizing signal separation circuit according to the present invention, FIG. 2 is a diagram showing an operation time sequence of FIG. 1,
FIG. 3 is a diagram showing one embodiment of a concrete circuit of the sync signal separation circuit according to the present invention, and FIG. 4 is a diagram showing a detailed operation time sequence in the vicinity of the field sync signal. DESCRIPTION OF SYMBOLS 10 ... Pulse period determination circuit, 20 ... Horizontal synchronization pulse generation circuit, 30 ... Vertical equivalent pulse extraction circuit, 40 ... Vertical synchronization pulse extraction circuit, 50 ... Vertical synchronization pulse generation circuit, 60
... First and second field synchronization signal separation circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長嶋 守夫 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭57−58466（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Morio Nagashima 3-1-1 Sachimachi, Hitachi City, Ibaraki Hitachi Ltd. Hitachi Research Laboratory (56) References JP 57-58466 (JP, A)
Claims (1)
ルス及び等価パルス（パルス幅ｔW1）の合成されたビデ
オ信号の複合同期信号より水平同期信号ＬH，垂直同期
信号ＦH及び第１，第２フィールド同期信号ＦH1，ＦH2
を分離する回路において、 出力パルス幅（ｔW2）を決定するコンデンサと抵抗とを
有するモノステブルマルチバイブレータ素子に前記複合
同期信号を入力して水平同期パルスを出力するパルス周
期判別回路と、 前記パルス周期判別回路の出力から、抵抗とコンデンサ
を有するモノステブルマルチバイブレータ素子によって
要求された同期パルス幅に整形し水平同期信号ＬHを発
生させる水平同期パルス発生回路と、 出力パルス幅（ｔW3）を決定するコンデンサ及び抵抗を
有し、前記複合同期信号を入力するモノステブルマルチ
バイブレータ素子の出力の反転信号と、前記複合同期信
号とからＮＡＮＤ回路を介して垂直等価パルスを出力す
る垂直等価パルス抽出回路と、 ３ｔWH以上のパルス幅を発生するためのコンデンサと抵
抗を有するモノステブルマルチバイブレータ素子に前記
垂直等価パルスを反転した信号を入力し垂直同期パルス
を出力する垂直同期パルス抽出回路と、 前記垂直同期パルスの立上り信号に基づいて垂直同期信
号ＦHを発生させるため、略ｔW1のパルス幅を設定する
コンデンサと抵抗を有するモノステブルマルチバイブレ
ータ素子から構成される垂直同期パルス発生回路と、 前記パルス周期判別回路の出力信号（パルス幅ｔW2）
と、垂直同期パルス発生回路の信号を用いて第１のフィ
ールド信号同期信号ＦH1を生成するＮＡＮＤゲート素子
と、前記パルス周期判別回路の反転出力と垂直同期パル
ス発生回路の信号を用いて第２のフィールド同期信号Ｆ
H2を生成するＮＡＮＤゲート素子からなる第１第２フィ
ールド同期信号分離回路とを有し、 前記各パルス幅の設定範囲を(1/2)tWH＜tW2＜(1/2)tWH+
tW3、及びtW2-(1/2)tWH＜tW3＜(1/2)tWH-tW1としたこと
を特徴とするビデオ同期信号分離回路。1. A horizontal synchronizing signal L H , a vertical synchronizing signal F H, and a vertical synchronizing signal F H from a composite synchronizing signal of a video signal obtained by combining a horizontal synchronizing pulse (cycle t WH ), a vertical synchronizing pulse and an equivalent pulse (pulse width t W1 ). 1, second field synchronization signals F H1 , F H2
And a pulse period determination circuit for inputting the composite synchronizing signal to a monostable multivibrator element having a capacitor and a resistor for determining an output pulse width (t W2 ) and outputting a horizontal synchronizing pulse, A horizontal sync pulse generation circuit that generates a horizontal sync signal L H by shaping the output of the pulse cycle determination circuit into a sync pulse width required by a monostable multivibrator element having a resistor and a capacitor, and an output pulse width (t W3 ), A capacitor and a resistor that determine the above), and a vertical equivalent pulse that outputs a vertical equivalent pulse through a NAND circuit from the inversion signal of the output of the monostable multivibrator element that inputs the composite synchronization signal and the composite synchronization signal. motor having a pulse extracting circuit, a capacitor for generating 3t WH or more pulse width resistor Vertical synchronizing pulse extracting circuit inputs a signal obtained by inverting the said vertical equalizing pulses in stearyl Bull multivibrator element for outputting a vertical synchronizing pulse, for generating a vertical synchronization signal F H on the basis of a rising signal of the vertical sync pulse, A vertical synchronization pulse generation circuit composed of a monostable multivibrator element having a capacitor and a resistor for setting a pulse width of approximately t W1 , and an output signal (pulse width t W2 ) of the pulse cycle determination circuit.
And a NAND gate element for generating a first field signal synchronizing signal F H1 using the signal of the vertical synchronizing pulse generating circuit, and a second using the inverted output of the pulse period determining circuit and the signal of the vertical synchronizing pulse generating circuit. Field sync signal F
And a first and second field synchronization signal separation circuit composed of a NAND gate element for generating H2 , wherein the setting range of each pulse width is (1/2) t WH <t W2 <(1/2) t WH +
A video synchronization signal separation circuit characterized in that t W3 and t W2- (1/2) t WH <t W3 <(1/2) t WH -t W1 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123368A JPH065896B2 (en) | 1983-07-08 | 1983-07-08 | Video sync signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123368A JPH065896B2 (en) | 1983-07-08 | 1983-07-08 | Video sync signal separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016071A JPS6016071A (en) | 1985-01-26 |
| JPH065896B2 true JPH065896B2 (en) | 1994-01-19 |
Family
ID=14858848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123368A Expired - Lifetime JPH065896B2 (en) | 1983-07-08 | 1983-07-08 | Video sync signal separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065896B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546218Y2 (en) * | 1987-12-25 | 1993-12-02 | ||
| JP2553899Y2 (en) * | 1990-11-29 | 1997-11-12 | 住友スリーエム株式会社 | ID connector for cable |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758466A (en) * | 1980-09-26 | 1982-04-08 | Fujitsu Ltd | Video synchronism detecting system |
-
1983
- 1983-07-08 JP JP58123368A patent/JPH065896B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6016071A (en) | 1985-01-26 |
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