JPH065858A - Insulated gate type semiconductor device - Google Patents
Insulated gate type semiconductor deviceInfo
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- JPH065858A JPH065858A JP18626492A JP18626492A JPH065858A JP H065858 A JPH065858 A JP H065858A JP 18626492 A JP18626492 A JP 18626492A JP 18626492 A JP18626492 A JP 18626492A JP H065858 A JPH065858 A JP H065858A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁ゲート型半導体装
置に関するもので、特に高周波での電力増幅装置等に使
用される横型の絶縁ゲート型半導体装置のドレイン領域
上の電極配線膜及び層間絶縁膜等の構造に係るものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device, and more particularly to an electrode wiring film and an interlayer insulation film on a drain region of a lateral insulated gate semiconductor device used for a power amplifier at high frequency. It relates to the structure of a film or the like.
【０００２】[0002]
【従来の技術】放送用送信機等の高周波電力増幅装置に
使用される絶縁ゲート型半導体装置に対しては、次の要
求がある。 （１）高周波で使用するため、トランジション周波数ｆ
T が高くなければならない。またそのためには帰還容量
が小さくなければならない。 （２）ドレイン耐圧が高くなければならない。 （３）電力増幅用であるため、電流を多く流すことがで
きなければならない。また高出力を得るためには、オン
抵抗が低くなければならない。2. Description of the Related Art Insulated gate type semiconductor devices used in high frequency power amplifiers such as broadcasting transmitters have the following requirements. (1) Transition frequency f because it is used at high frequency
T must be high. Moreover, for that purpose, the feedback capacitance must be small. (2) The drain breakdown voltage must be high. (3) Since it is for power amplification, it must be able to flow a large amount of current. Further, in order to obtain a high output, the on resistance must be low.
【０００３】絶縁ゲート型半導体装置は、一般に横型と
縦型とに分けられる。縦型構造の場合は、容易に高耐圧
を得ることができる反面、帰還容量が大きいため高周波
用には適さない。従って高耐圧は得にくいが、帰還容量
が構造上小さくてすむ横型の絶縁ゲート型半導体装置
が、高周波の電力増幅用として使われている。The insulated gate semiconductor device is generally classified into a horizontal type and a vertical type. In the case of the vertical structure, a high breakdown voltage can be easily obtained, but the feedback capacitance is large, so that it is not suitable for high frequencies. Therefore, although a high breakdown voltage is difficult to obtain, a lateral insulated gate semiconductor device, which requires a small feedback capacitance due to its structure, is used for high frequency power amplification.
【０００４】以下、絶縁ゲート型半導体装置として横型
ＭＯＳＦＥＴを例にとって、従来技術について説明す
る。A conventional technique will be described below by taking a lateral MOSFET as an example of an insulated gate semiconductor device.
【０００５】図４は通常の横型ＭＯＳＦＥＴの断面図で
ある。Ｐ型半導体基板１のチャネル領域１a を挟んでＮ
+ ソース領域２及びＮ+ ドレイン領域３が設けられる。
ゲート電極膜８は、ゲート酸化膜６を介してチャネル領
域１a に対向して設けられる。ソース領域２及びドレイ
ン領域３のそれぞれにオーミック接触をするソース電極
配線膜４及びドレイン電極配線膜５が形成される。符号
７は層間絶縁膜である。このようなプレーナ形接合で
は、ドレイン耐圧はゲート酸化膜６の界面に接する付近
の領域９での電界集中によって制限されており、大きな
耐圧を得ることは難しい。FIG. 4 is a sectional view of a normal lateral MOSFET. N is sandwiched between the channel regions 1a of the P-type semiconductor substrate 1.
A + source region 2 and an N + drain region 3 are provided.
The gate electrode film 8 is provided so as to face the channel region 1a with the gate oxide film 6 interposed therebetween. A source electrode wiring film 4 and a drain electrode wiring film 5 that make ohmic contact with each of the source region 2 and the drain region 3 are formed. Reference numeral 7 is an interlayer insulating film. In such a planar junction, the drain breakdown voltage is limited by the electric field concentration in the region 9 near the interface of the gate oxide film 6, and it is difficult to obtain a large breakdown voltage.
【０００６】このため図５に示すように、Ｎ+ ドレイン
領域３a とチャネル領域１a との間に、ＬＤＤ（Ｌight
ly Ｄoped Ｄrain）領域と呼ばれるドレイン領域３a
に比べて低不純物濃度のＮ- ドレイン領域３b を設けて
いる（ＬＤＤ構造と呼ばれる）。これによりドレイン接
合の空乏層はＮ- ドレイン領域３b のほうにも広がり、
ドレイン端における電界強度は緩和され、耐圧向上を図
ることができる。Therefore, as shown in FIG. 5, the LDD (Light) is provided between the N + drain region 3a and the channel region 1a.
drain region 3a called ly doped drain region
The N - drain region 3b having a lower impurity concentration is provided (referred to as LDD structure). As a result, the depletion layer of the drain junction spreads toward the N − drain region 3b,
The electric field strength at the drain end is relaxed, and the breakdown voltage can be improved.
【０００７】上記ＬＤＤ構造においては、ＬＤＤ領域３
b の不純物濃度が低い程、またＬＤＤ領域３b の距離が
長いほど、電流遮断時の前記ドレイン端の電界が緩和で
き、耐圧の向上が図れる。その反面、電流流通時、低不
純物濃度のＮ- ドレイン領域３b の抵抗がドレイン抵抗
として直列に挿入されることとなり、オン抵抗が増大し
てしまい、従って高出力には適さなくなる。In the above LDD structure, the LDD region 3
The lower the impurity concentration of b and the longer the distance of the LDD region 3b, the more the electric field at the drain end when the current is cut off can be relaxed, and the breakdown voltage can be improved. On the other hand, when the current flows, the resistance of the N − drain region 3b having a low impurity concentration is inserted in series as the drain resistance, and the on-resistance increases, which makes it unsuitable for high output.
【０００８】図６は、この様なＬＤＤ構造におけるドレ
イン耐圧と出力特性（オン抵抗）とのトレードオフを解
消するためのＭＯＳＦＥＴの断面図である。同図に示す
ように、ソース電極配線膜１４をＮ- ドレイン領域３b
の上まで引き伸ばし、このオーバーラップさせた部分１
４a をフィールド・プレートとして作用させることによ
って、ドレイン端での電界を緩和するような構造をとっ
ている。FIG. 6 is a sectional view of a MOSFET for eliminating the trade-off between drain withstand voltage and output characteristics (ON resistance) in such an LDD structure. As shown in the figure, the source electrode wiring film 14 is formed on the N - drain region 3b.
Extend to the top of this overlapped part 1
By making 4a act as a field plate, the structure is such that the electric field at the drain end is relaxed.
【０００９】同図に示すようなフィールド・プレート構
造の場合、ソース電極配線膜１４を引き伸したフィール
ド・プレート１４a は、層間絶縁膜７及びゲート酸化膜
６を介し、Ｎ- ドレイン領域３b に対向し、いわゆるＭ
ＯＳ構造を形成している。通常フィールド・プレート１
４a の電位即ちソース電位は負バイアスされているの
で、Ｎ- ドレイン領域３b 内の電界を強める方向に作用
し、その分ドレイン端での電界を緩和することができ
る。従って図５に示すようなフィールド・プレートの無
い構造に比較して、同じ耐圧では、Ｎ- ドレイン領域の
不純物濃度を増加することができる。即ちオン抵抗を低
くすることができる。In the case of the field plate structure as shown in the figure, the field plate 14a obtained by extending the source electrode wiring film 14 is opposed to the N - drain region 3b via the interlayer insulating film 7 and the gate oxide film 6. The so-called M
It forms the OS structure. Normal field plate 1
Since the potential of 4a, that is, the source potential is negatively biased, it acts in the direction of strengthening the electric field in the N − drain region 3b, and the electric field at the drain end can be relaxed by that amount. Therefore, as compared with the structure without the field plate as shown in FIG. 5, the impurity concentration of the N − drain region can be increased with the same breakdown voltage. That is, the on-resistance can be lowered.
【００１０】図６に示すフィールド・プレート構造のＭ
ＯＳＦＥＴを大電流で使用する場合、ソース及びドレイ
ンの各電極配線膜の幅を、電流の値に応じて広げなけれ
ばならない。そのため高周波の電力増幅用に使用される
ＭＯＳＦＥＴは、図７に示すように、複数本のソース、
ゲート、ドレインの各電極配線膜をストライプ状に配列
する必要が生ずる。The M of the field plate structure shown in FIG.
When the OSFET is used with a large current, the width of each electrode wiring film of the source and drain must be widened according to the value of the current. Therefore, as shown in FIG. 7, a MOSFET used for high frequency power amplification has a plurality of sources,
It is necessary to arrange each electrode wiring film of the gate and the drain in a stripe shape.
【００１１】図７（a ）は、このような高周波電力増幅
用ＭＯＳＦＥＴの電極配線膜を抽出した部分平面図、同
図（b ）はそのＡＡ線断面図である。同図において、ソ
ース電極配線膜２４は、コンタクト部電極２４s 及びフ
ィールド・プレート２４a 等から成り、またドレイン電
極配線膜５は、コンタクト部電極５d 及び延在部分５a
等から成る。ソース電極配線膜２４及びドレイン電極配
線膜５は、同図（a ）に示すように、それぞれ幅Ｗs 及
びＷd の複数本のストライプ状の電極配線膜となってい
る。このストライプ状膜は、それぞれの端部において、
ソースごと又はドレインごとに並列接続される。デバイ
スの主電流は、ストライプ状電極配線膜の長手方向にそ
って流れ、ドレイン電流及びソース電流の値は互に等し
い。ソース電極配線膜２４は、ゲート電極８を覆い、か
つフィールド・プレート部分２４a を持っているので、
その幅Ｗs はドレイン電極配線膜５の幅Ｗd に比較して
十分大きい。従って電流が増加し、電極配線膜の抵抗が
問題となる場合には、ドレイン電極配線５の幅Ｗd を大
きくする必要がある。FIG. 7 (a) is a partial plan view of the electrode wiring film of such a high frequency power amplification MOSFET, and FIG. 7 (b) is a sectional view taken along the line AA. In the figure, the source electrode wiring film 24 is composed of a contact portion electrode 24s and a field plate 24a, and the drain electrode wiring film 5 is a contact portion electrode 5d and an extended portion 5a.
Etc. The source electrode wiring film 24 and the drain electrode wiring film 5 are a plurality of striped electrode wiring films having widths W s and W d , respectively, as shown in FIG. This striped film, at each end,
Each source or each drain is connected in parallel. The main current of the device flows along the longitudinal direction of the stripe electrode wiring film, and the values of the drain current and the source current are equal to each other. Since the source electrode wiring film 24 covers the gate electrode 8 and has the field plate portion 24a,
The width W s is sufficiently larger than the width W d of the drain electrode wiring film 5. Therefore, when the current increases and the resistance of the electrode wiring film becomes a problem, it is necessary to increase the width W d of the drain electrode wiring 5.
【００１２】[0012]
【発明が解決しようとする課題】これまで述べたよう
に、横型の高周波電力増幅用ＭＯＳＦＥＴでは、ＬＤＤ
構造とフィールド・プレート構造との併用により、トレ
ードオフ関係にある耐圧とオン特性との適正値が得られ
るようになったが、使用電力量即ち電流値が大きい場合
には、前述のようにドレイン電極配線幅Ｗd の方を従来
より大きくする必要がある。As described above, in the lateral type high frequency power amplification MOSFET, the LDD
The combined use of the structure and the field plate structure has made it possible to obtain appropriate values of the withstand voltage and the on-characteristic, which are in a trade-off relationship. It is necessary to make the electrode wiring width W d larger than in the conventional case.
【００１３】ドレイン電極配線幅Ｗd を大きくする方法
として第１に考えられるのは、図８に示すように、耐圧
とオン特性とをあまり変化させないように、即ちフィー
ルド・プレート２４a 、Ｎ- ドレイン領域３b 及び挟ま
れる絶縁膜６、７の形状等は図７と同じにして、Ｎ+ ド
レイン領域１３a 及びドレイン電極配線膜１５を横方向
（基板主面に沿う方向）に大きくする方法である。しか
しながらこの方法では、チップサイズが図７に比し大き
くなってしまうという問題がある。The first method for increasing the drain electrode wiring width W d is to prevent the breakdown voltage and the on-characteristic from changing so much as shown in FIG. 8, that is, the field plate 24a, the N - drain. The shape of the region 3b and the insulating films 6 and 7 to be sandwiched are the same as in FIG. 7, and the N + drain region 13a and the drain electrode wiring film 15 are enlarged in the lateral direction (direction along the main surface of the substrate). However, this method has a problem that the chip size becomes larger than that in FIG.
【００１４】次に考えられるのは、図９に示すように、
ソース電極配線３４のフィールド・プレート３４a とＮ
- ドレイン領域３b との正対する部分（以下オーバーラ
ップ量と呼ぶ）を減らして、その分ドレイン電極配線膜
１５及びＮ+ ドレイン領域２３a を横方向に大きくする
方法である。この場合は、チップサイズは大きくならな
いですむ反面、図７の場合に比較して、フィールド・プ
レート３４a のドレイン端での電界を緩和する効果が減
少し、耐圧が低下する問題がある。The next possibility is as shown in FIG.
Field plate 34a of source electrode wiring 34 and N
- Reduce the directly facing portions of the drain region 3b (hereinafter referred to as the overlap amount), a method of increasing the amount drain electrode wiring layer 15 and the N + drain region 23a in the lateral direction. In this case, the chip size does not need to be large, but there is a problem that the effect of relaxing the electric field at the drain end of the field plate 34a is reduced and the breakdown voltage is reduced, as compared with the case of FIG.
【００１５】本発明は、上記問題点に鑑みてなされたも
ので、ソース電極配線膜のフィールド・プレートと、対
向するＮ- ドレイン領域とのオーバーラップ量を減らし
ても、前記フィールド・プレートのドレイン端での電界
を緩和する効果が下がらないような絶縁ゲート型半導体
装置を提供することを目的とする。The present invention has been made in view of the above problems. Even if the amount of overlap between the field plate of the source electrode wiring film and the opposing N - drain region is reduced, the drain of the field plate is reduced. It is an object of the present invention to provide an insulated gate semiconductor device in which the effect of relaxing the electric field at the edge does not decrease.
【００１６】[0016]
【課題を解決するための手段】本発明は、（a ）一導電
型半導体基板上に、ゲート絶縁膜を挟んで該基板表面層
のチャネル領域に対向するゲート電極膜と、（b ）チャ
ネル領域の一方の側に連接するソース領域と（c ）チャ
ネル領域の他方の側に連接する低濃度領域と、この低濃
度領域に連接する高濃度領域とから成るドレイン領域
と、（d ）ソース領域にオーミックコンタクトすると共
に絶縁膜を介しゲート電極膜を覆い、更に延在して絶縁
膜を介して前記ドレイン領域に対向するソース電極配線
膜と、（e）ドレイン領域にオーミックコンタクトする
と共に絶縁膜を介し前記ドレイン領域に対向するドレイ
ン電極配線膜とを具備する絶縁ゲート型半導体装置にお
いて、前記延在するソース電極配線膜とこの膜に対向す
るドレイン領域とに挟まれる絶縁膜の厚さが、前記ドレ
イン電極配線膜とこの膜に対向するドレイン領域とに挟
まれる絶縁膜の厚さに比較して、少なくとも薄い厚さ部
分を具備することを特徴とする絶縁ゲート型半導体装置
である。According to the present invention, there is provided (a) a gate electrode film on a semiconductor substrate of one conductivity type which faces a channel region of a surface layer of the substrate, and (b) a channel region. A drain region consisting of a source region connected to one side of the channel region, a low concentration region connected to the other side of the (c) channel region, and a high concentration region connected to the low concentration region; and (d) a source region. A source electrode wiring film which is in ohmic contact and covers the gate electrode film through the insulating film and further extends and faces the drain region through the insulating film, and (e) is in ohmic contact with the drain region and through the insulating film. In an insulated gate semiconductor device having a drain electrode wiring film facing the drain region, the insulated gate semiconductor device is sandwiched between the extending source electrode wiring film and the drain region facing the film. The insulating gate is characterized in that the thickness of the insulating film is at least thinner than the thickness of the insulating film sandwiched between the drain electrode wiring film and the drain region facing the drain electrode wiring film. Type semiconductor device.
【００１７】[0017]
【作用】前記延在するソース電極配線膜は、フィールド
・プレートとしての作用をする。又低濃度ドレイン領域
は、いわゆるＬＤＤ領域であって、ドレイン端の電界の
緩和、ドレイン・ゲート間の寄生容量の低減等の作用を
する。延在するソース電極配線膜（フィールド・プレー
ト）下の絶縁膜を比較的薄くするとフィールド・プレー
トとしての効果が強くなり、又ドレイン電極配線膜下の
絶縁膜の厚さを比較的厚くすると低濃度ドレイン領域で
の電界に対する影響をより少なくできる。これらにより
ドレイン端の電界を緩和することができる。この場合、
従来と同じ電界強度とすれば、フィールド・プレートと
低濃度ドレイン領域とのオーバーラップ量を減少するこ
とができる。換言すれば、前記オーバーラップ量を減少
しても、フィールド・プレートのドレイン端での電界を
緩和する効果が下がらないようにすることが可能であ
る。The extending source electrode wiring film functions as a field plate. The low-concentration drain region is a so-called LDD region, and acts to relax the electric field at the drain end and reduce the parasitic capacitance between the drain and gate. If the insulating film under the extending source electrode wiring film (field plate) is made relatively thin, the effect as a field plate becomes strong, and if the insulating film under the drain electrode wiring film is made relatively thick, a low concentration is obtained. The influence on the electric field in the drain region can be further reduced. These can alleviate the electric field at the drain end. in this case,
If the electric field strength is the same as the conventional one, the amount of overlap between the field plate and the low-concentration drain region can be reduced. In other words, it is possible to prevent the effect of alleviating the electric field at the drain end of the field plate from decreasing even if the amount of overlap is reduced.
【００１８】[0018]
【実施例】図１は、本発明の絶縁ゲート型半導体装置の
第１の実施例の断面図である。同図において、Ｐ型半導
体基板１上に、ゲート酸化膜６（厚さ50nm）を介してチ
ャネル領域１a に対向してモリブデンシリサイド膜から
成るゲート電極膜８がストライプ状に設けられる。チャ
ネル領域１a の一方の側に連接するＮ+ ソース領域２、
チャネル領域１a の他方の側に連接するＮ- ドレイン領
域３b 、Ｎ- ドレイン領域３b に連接するＮ+ ドレイン
領域２３a が、それぞれＰ型基板１の表面層に形成され
ている。なおドレイン領域２３はＮ- 領域３b 及びＮ+
領域２３a より成る。ソース電極配線膜３４は、Ａl 金
属から成り、Ｎ+ ソース領域２にオーミックコンタクト
すると共に、層間絶縁膜（ＣＶＤ酸化膜厚さ700nm ）１
７を介して、ゲート電極膜８上を覆い、更に延在して層
間絶縁膜１７a （厚さ100nm ）及びゲート酸化膜６の積
層絶縁膜を介してＮ- ドレイン領域３b とオーバーラッ
プしている。ドレイン電極配線膜１５は、Ｎ+ ドレイン
領域２３a とオーミックコンタクトする部分１５a と、
層間絶縁膜１７及びゲート酸化膜６の積層絶縁膜を介し
ドレイン領域２３a 及び３b と対向する延在部分１５b
とから成る。なおソース電極配線膜３４のうち延在して
Ｎ- ドレイン領域３b とオーバーラップする部分を便宜
上フィールド・プレート３４a と呼ぶ。1 is a sectional view of a first embodiment of an insulated gate semiconductor device according to the present invention. In the figure, a gate electrode film 8 made of a molybdenum silicide film is provided in stripes on the P-type semiconductor substrate 1 so as to face the channel region 1a with a gate oxide film 6 (thickness 50 nm) therebetween. An N + source region 2 connected to one side of the channel region 1a,
An N − drain region 3b connected to the other side of the channel region 1a and an N + drain region 23a connected to the N − drain region 3b are formed in the surface layer of the P-type substrate 1, respectively. The drain region 23 includes N − region 3b and N +.
The area 23a. The source electrode wiring film 34 is made of Al metal, makes ohmic contact with the N + source region 2, and has an interlayer insulating film (CVD oxide film thickness 700 nm) 1
7, the gate electrode film 8 is covered therewith, and it is further extended and overlapped with the N − drain region 3b via the interlayer insulating film 17a (thickness 100 nm) and the laminated insulating film of the gate oxide film 6. . The drain electrode wiring film 15 has a portion 15a which makes ohmic contact with the N + drain region 23a,
An extended portion 15b facing the drain regions 23a and 3b with the interlayer insulating film 17 and the gate oxide film 6 interposed therebetween.
It consists of and. The portion of the source electrode wiring film 34 that extends and overlaps the N − drain region 3b is referred to as a field plate 34a for convenience.
【００１９】上記構成のＭＯＳＦＥＴにおいて、従来と
相異する本発明の主な特徴は、フィールド・プレート３
４a の横幅が従来より短縮され、フィールド・プレート
３４a 下の絶縁膜の厚さ（150nm ）が、延在するドレイ
ン電極配線膜１５b 下の絶縁膜の厚さ（ 750nm）に比較
して薄くし、かつドレイン電極配線膜の幅Ｗd （図７参
照）を大きくしたことである。In the MOSFET having the above structure, the main feature of the present invention different from the conventional one is that the field plate 3
The width of 4a is shortened compared to the conventional one, and the thickness of the insulating film under the field plate 34a (150 nm) is made thinner than the thickness of the insulating film under the extending drain electrode wiring film 15b (750 nm). In addition, the width W d (see FIG. 7) of the drain electrode wiring film is increased.
【００２０】上記第１実施例のＭＯＳＦＥＴの製造方法
の概略は、まずＰ型基板１に、ゲート酸化膜６、ゲート
電極膜８、Ｎ+ ドレイン領域２３a 、Ｎ+ ソース領域２
及びＮ- ドレイン領域３b を公知の方法により形成す
る。次にその上にＣＶＤ法により層間絶縁膜（Ｓi Ｏ2
膜）１７を厚さ700nm 堆積する。次にフィールド・プレ
ート３４a 形成予定領域下の層間絶縁膜を選択的にエッ
チングして、厚さ100nmの薄い層間絶縁膜１７a を形成
する。次にＮ+ ドレイン領域２３a 及びＮ+ ソース領域
２に達するコンタクトホールを開口し、Ａl 合金膜を被
着した後、パターニングしてドレイン電極配線膜１５及
びソース電極配線膜３４を形成する。The outline of the method for manufacturing the MOSFET of the first embodiment is as follows. First, on the P-type substrate 1, the gate oxide film 6, the gate electrode film 8, the N + drain region 23a, the N + source region 2 are formed.
And the N − drain region 3b are formed by a known method. Next, an interlayer insulating film (SiO 2
The film 17 is deposited to a thickness of 700 nm. Next, the interlayer insulating film below the region where the field plate 34a is to be formed is selectively etched to form a thin interlayer insulating film 17a having a thickness of 100 nm. Next, contact holes reaching the N + drain region 23a and the N + source region 2 are opened, an Al alloy film is deposited, and then patterned to form a drain electrode wiring film 15 and a source electrode wiring film 34.
【００２１】図２は、本発明の絶縁ゲート型半導体装置
の第２の実施例の断面図である。本実施例においては、
ゲート電極膜８を形成し、その上に第１の層間絶縁膜２
７を形成した後、フィールド・プレート４４a を含むソ
ース電極配線膜４４を形成する。さらにその上に第２の
層間絶縁膜２８を形成した後、ドレイン電極配線膜２５
及びソース電極配線膜４４b を形成する。本装置におい
て、フィールド・プレート４４a 下の絶縁膜は、ゲート
酸化膜６及び第１層間絶縁膜２７の積層絶縁膜であり、
ドレイン電極配線膜２５の延在部分２５b 下の絶縁膜
は、ゲート酸化膜６、第１層間絶縁膜２７及び第２層間
絶縁膜２８の積層絶縁膜である。従ってフィールド・プ
レート４４a 下の絶縁膜の厚さは、延在するドレイン電
極配線膜２５b 下の絶縁膜の厚さに比較して、第２層間
絶縁膜２８の膜厚の分だけ薄くなっている。FIG. 2 is a sectional view of a second embodiment of the insulated gate semiconductor device of the present invention. In this embodiment,
The gate electrode film 8 is formed, and the first interlayer insulating film 2 is formed thereon.
After forming 7, the source electrode wiring film 44 including the field plate 44a is formed. Further, after forming the second interlayer insulating film 28 thereon, the drain electrode wiring film 25 is formed.
And the source electrode wiring film 44b is formed. In this device, the insulating film below the field plate 44a is a laminated insulating film of the gate oxide film 6 and the first interlayer insulating film 27,
The insulating film below the extending portion 25b of the drain electrode wiring film 25 is a laminated insulating film of the gate oxide film 6, the first interlayer insulating film 27, and the second interlayer insulating film 28. Therefore, the thickness of the insulating film below the field plate 44a is smaller than that of the extending drain electrode wiring film 25b by the thickness of the second interlayer insulating film 28. .
【００２２】図３には、図９に示した従来の絶縁ゲート
型半導体装置と、図１又は図２に示した本発明による絶
縁ゲート型半導体装置とに対して、それぞれソース電極
配線膜３４又は４４b 、ゲート電極膜８及び半導体基板
１を同電位とし、この電位に対してドレイン電極配線膜
１５又は２５に同じバイアス電圧を印加した時、半導体
基板１の表面での電界分布を比較して示す。図３の横軸
は半導体基板１の表面位置を示し（図２参照）、Ａはゲ
ート電極膜８のドレイン端、Ｂはフィールド・プレート
４４a 端、ＣはＮ+ ドレイン領域２３a 端を示す。縦軸
は電界強度（任意目盛）で、同図中の実線で示す曲線は
図９に示す従来例、また波線で示す曲線は図１又は図２
に示す第１又は第２実施例の場合である。FIG. 3 shows the conventional insulated gate type semiconductor device shown in FIG. 9 and the insulated gate type semiconductor device according to the present invention shown in FIG. 1 or FIG. 44b, the gate electrode film 8 and the semiconductor substrate 1 are set to the same potential, and when the same bias voltage is applied to the drain electrode wiring film 15 or 25 with respect to this potential, the electric field distribution on the surface of the semiconductor substrate 1 is shown in comparison. . The horizontal axis of FIG. 3 indicates the surface position of the semiconductor substrate 1 (see FIG. 2), A indicates the drain end of the gate electrode film 8, B indicates the end of the field plate 44a, and C indicates the end of the N + drain region 23a. The vertical axis represents the electric field intensity (arbitrary scale), the solid line curve in the figure is the conventional example shown in FIG. 9, and the dashed line curve is FIG. 1 or 2.
This is the case of the first or second embodiment shown in FIG.
【００２３】図３を参照すると、位置Ｂの近傍より位置
Ｃに至るまでの間では、本発明の装置の電界が従来装置
の電界より強い値を示す。これは主としてフィールド・
プレート（３４a 又は４４a ）端における絶縁膜が薄く
なったこと及びドレイン電極配線膜（１５b 又は２５b
）下の絶縁膜が、前記フィールド・プレート端の絶縁
膜に比較して高くなったことによるものと思われる。そ
して本発明の実施例と従来例とでは同じバイアス電圧を
印加しているので電界分布の面積は等しいと考えられ
る。従って位置Ｂから位置Ｃに至るまでの電界強度が強
くなった分、位置Ａ近傍の電界が弱くなり電界ピーク値
が下がるので、その分ドレイン耐圧が向上する。Referring to FIG. 3, from the vicinity of the position B to the position C, the electric field of the device of the present invention shows a stronger value than the electric field of the conventional device. This is mainly a field
The insulating film at the edge of the plate (34a or 44a) has become thin, and the drain electrode wiring film (15b or 25b)
) It is considered that the lower insulating film is higher than the insulating film at the end of the field plate. Since the same bias voltage is applied in the embodiment of the present invention and the conventional example, it is considered that the areas of the electric field distribution are the same. Therefore, as the electric field strength from the position B to the position C becomes stronger, the electric field in the vicinity of the position A becomes weaker and the electric field peak value decreases, so that the drain breakdown voltage is improved accordingly.
【００２４】第１及び第２実施例においては、フィール
ド・プレート３４a 又は４４a 下の絶縁膜の膜厚ｔs は
一様であって、かつ延在するドレイン電極配線膜１５b
又は２５b 下の絶縁膜の膜厚ｔD に比較して薄くなって
いる。一般に膜厚ｔs を薄くすれば、ドレイン端の電界
の強さは緩和される反面、フィールド・プレート端（エ
ッジ）の耐圧は低下する。従って、例えばフィールド・
プレート端の絶縁膜の膜厚をドレイン側の前記膜厚ｔD
に等しく、端部を除くフィールド・プレートの膜厚ｔs
をより薄くする場合もある。即ち膜厚ｔs は、フィール
ド・プレート下の全域にわたって必ずしも一様である必
要はなく、膜厚ｔD に比較して局部的に薄い部分があれ
ば本発明に含まれる。In the first and second embodiments, the film thickness t s of the insulating film below the field plate 34a or 44a is uniform and the extending drain electrode wiring film 15b.
Alternatively, it is thinner than the film thickness t D of the insulating film below 25b. Generally, when the film thickness t s is reduced, the strength of the electric field at the drain edge is relaxed, but the breakdown voltage at the field plate edge is reduced. So, for example, the field
The film thickness of the insulating film at the plate end is set to the film thickness t D on the drain side.
And the field plate thickness t s , excluding the edges,
May be thinner. That is, the film thickness t s does not necessarily have to be uniform over the entire area under the field plate, and any portion that is locally thinner than the film thickness t D is included in the present invention.
【００２５】[0025]
【発明の効果】これまで詳述したように、本発明の絶縁
ゲート型半導体装置においては、ソース電極配線膜のフ
ィールド・プレートと絶縁膜を挟んで対向するＮ- ドレ
イン領域とのオーバーラップ量を減らしても、前記絶縁
膜の膜厚を減少すること等により、前記フィールド・プ
レートのドレイン端での電界を緩和する効果が下がらな
いようにすることができた。As described above in detail, in the insulated gate semiconductor device of the present invention, the overlap amount between the field plate of the source electrode wiring film and the N - drain region opposed to each other with the insulating film interposed therebetween is set. Even if it is reduced, it is possible to prevent the effect of alleviating the electric field at the drain end of the field plate from being lowered by reducing the thickness of the insulating film.
【００２６】本発明により、前記オーバーラップ量を減
少し、その分ドレイン電極配線膜の幅を大きくできる絶
縁ゲート型半導体装置を提供することができた。According to the present invention, it is possible to provide an insulated gate type semiconductor device in which the overlap amount can be reduced and the width of the drain electrode wiring film can be increased correspondingly.
【図１】本発明の絶縁ゲート型半導体装置の第１実施例
の断面図である。FIG. 1 is a sectional view of a first embodiment of an insulated gate semiconductor device of the present invention.
【図２】本発明の絶縁ゲート型半導体装置の第２実施例
の断面図である。FIG. 2 is a sectional view of a second embodiment of the insulated gate semiconductor device of the present invention.
【図３】図１又は図２に示す本発明の絶縁ゲート型半導
体装置と図９に示す絶縁ゲート型半導体装置とのそれぞ
れに同一バイアスをかけた時、基板表面の電界分布を比
較して示す図である。3 shows a comparison of electric field distributions on a substrate surface when the same bias is applied to the insulated gate semiconductor device of the present invention shown in FIG. 1 or FIG. 2 and the insulated gate semiconductor device shown in FIG. It is a figure.
【図４】従来の絶縁ゲート型半導体装置の断面図であ
る。FIG. 4 is a cross-sectional view of a conventional insulated gate semiconductor device.
【図５】ＬＤＤ構造を持つ従来の絶縁ゲート型半導体装
置の断面図である。FIG. 5 is a cross-sectional view of a conventional insulated gate semiconductor device having an LDD structure.
【図６】フィールド・プレート構造とＬＤＤ構造とを持
つ従来の絶縁ゲート型半導体装置の断面図である。FIG. 6 is a cross-sectional view of a conventional insulated gate semiconductor device having a field plate structure and an LDD structure.
【図７】図６に示す半導体装置の構造において、複数の
ストライプ状の電極配線膜を有する絶縁ゲート型半導体
装置の図で、同図（a ）は平面図、同図（b ）は断面図
である。7 is a diagram of an insulated gate semiconductor device having a plurality of stripe-shaped electrode wiring films in the structure of the semiconductor device shown in FIG. 6, where FIG. 7 (a) is a plan view and FIG. 7 (b) is a sectional view. Is.
【図８】図７の半導体装置において、ドレイン電極配線
膜の幅を大きくした絶縁ゲート型半導体装置の断面図で
ある。8 is a cross-sectional view of an insulated gate semiconductor device in which the width of a drain electrode wiring film is increased in the semiconductor device of FIG.
【図９】図８の半導体装置で、フィールド・プレートと
ＬＤＤ領域とのオーバーラップを減らした場合の絶縁ゲ
ート型半導体装置の断面図である。9 is a cross-sectional view of the insulated gate semiconductor device of the semiconductor device of FIG. 8 when the overlap between the field plate and the LDD region is reduced.
１ Ｐ型半導体基板 １a チャネル領域 ２ Ｎ+ ソース領域 ３，１３，２３ ドレイン領域 ３a ，１３a ，２３a Ｎ+ ドレイン領域 ３b Ｎ- ドレイン領域 ４，１４，２４，３４，４４ ソース電極配線膜 ５，１５，２５ ドレイン電極配線膜 ６ ゲート絶縁膜（酸化膜） ７，１７ 層間絶縁膜 ８ ゲート電極膜 １４a ，２４a ，３４a ，４４a フィールド・プレー
ト ２７ 第１層間絶縁膜 ２８ 第２層間絶縁膜1 P-type semiconductor substrate 1a Channel region 2 N + source region 3, 13, 23 Drain region 3a, 13a, 23a N + drain region 3b N - Drain region 4, 14, 24, 34, 44 Source electrode wiring film 5, 15 , 25 drain electrode wiring film 6 gate insulating film (oxide film) 7, 17 interlayer insulating film 8 gate electrode film 14a, 24a, 34a, 44a field plate 27 first interlayer insulating film 28 second interlayer insulating film
Claims (1)
介して該基板表面層のチャネル領域に対向して設けられ
たゲート電極膜と、前記チャネル領域の一方の側に連接
する反対導電型ソース領域と、前記チャネル領域の他方
の側に連接する低不純物濃度領域及び該低不純物濃度領
域に連接する高不純物濃度領域より成る反対導電型ドレ
イン領域と、ソース領域にオーミック接触をすると共に
絶縁膜を介し前記ゲート電極膜を覆い更に延在して絶縁
膜を介して前記ドレイン領域に対向するソース電極配線
膜と、前記ドレイン領域にオーミック接触をすると共に
絶縁膜を介して前記ドレイン領域に対向するドレイン電
極配線膜とを有する絶縁ゲート型半導体装置において、 前記延在するソース電極配線膜と該膜に対向するドレイ
ン領域とに挟まれる絶縁膜の厚さが、前記ドレイン電極
配線膜と該膜に対向するドレイン領域とに挟まれる絶縁
膜の厚さに比較して、少なくとも薄い厚さ部分を具備す
ることを特徴とする絶縁ゲート型半導体装置。1. A gate electrode film provided on a semiconductor substrate of one conductivity type so as to face a channel region of a surface layer of the substrate via a gate insulating film, and an opposite conductivity type connected to one side of the channel region. The source region, an opposite conductivity type drain region including a low impurity concentration region connected to the other side of the channel region and a high impurity concentration region connected to the low impurity concentration region, and an ohmic contact with the source region and an insulating film A source electrode wiring film that covers the gate electrode film via the insulating film and is opposed to the drain region via an insulating film, and makes ohmic contact with the drain region and opposes the drain region via the insulating film. In an insulated gate semiconductor device having a drain electrode wiring film, the device is sandwiched between the extending source electrode wiring film and a drain region facing the film. The insulating gate type is characterized in that the thickness of the insulating film is at least thinner than the thickness of the insulating film sandwiched between the drain electrode wiring film and the drain region facing the drain electrode wiring film. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626492A JPH065858A (en) | 1992-06-20 | 1992-06-20 | Insulated gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626492A JPH065858A (en) | 1992-06-20 | 1992-06-20 | Insulated gate type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065858A true JPH065858A (en) | 1994-01-14 |
Family
ID=16185244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18626492A Pending JPH065858A (en) | 1992-06-20 | 1992-06-20 | Insulated gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065858A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015531A (en) * | 2011-08-01 | 2012-01-19 | Renesas Electronics Corp | Semiconductor device |
| US9962808B2 (en) | 2016-02-12 | 2018-05-08 | Amatsuji Steel Ball Mfg. Co., Ltd. | High-precision sphere size measuring device and sphere polishing device |
-
1992
- 1992-06-20 JP JP18626492A patent/JPH065858A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015531A (en) * | 2011-08-01 | 2012-01-19 | Renesas Electronics Corp | Semiconductor device |
| US9962808B2 (en) | 2016-02-12 | 2018-05-08 | Amatsuji Steel Ball Mfg. Co., Ltd. | High-precision sphere size measuring device and sphere polishing device |
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