JPH0656840B2 - Method for extracting electrode in semiconductor device - Google Patents
Method for extracting electrode in semiconductor deviceInfo
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、バイポーラ型の半導体装置における電極の
引出し技術、特に、電極を引き出すべき半導体領域と、
それに隣り合う他の領域とを自己整合的に形成する上で
有効な技術に関するものである。Description: TECHNICAL FIELD The present invention relates to a technique for extracting electrodes in a bipolar semiconductor device, and particularly to a semiconductor region from which electrodes are to be extracted.
The present invention relates to a technique effective in forming another adjacent region in a self-aligned manner.
［背景技術］ パターンの最小加工寸法がたとえばサブミクロンオーダ
であるような半導体装置になると、各パターン自体を高
精度に加工することのみでなく、各パターンに関連（接
続）する領域とそれに隣り合う領域とを自己整合的に形
成することが、素子の電気的特性を高性能化する上で重
要となる。[Background Art] In the case of a semiconductor device in which the minimum processing dimension of a pattern is, for example, a submicron order, not only is each pattern itself processed with high accuracy, but also a region associated with (connecting to) each pattern and adjacent to it. Forming the region in a self-aligned manner is important for improving the electrical characteristics of the device.
その点を具体例を挙げて説明する。たとえばバイポーラ
型の半導体装置において、ベース抵抗ｒbb′の低減と、
接合のシャロー化とを両立させる上で有効な技術とし
て、グラフトベース領域をもつトランジスタ構造、すな
わち、素子形成領域内に表面からエミッタ領域、（真
性）ベース領域、コレクタ領域の順に配置され、しかも
前記エミッタ領域の周囲に前記ベース領域よりも不純物
濃度が高いグラフトベース領域を備えた構造が知られて
いる（たとえば、太田邦一：超ＬＳＩ入門、オーム社、
特にｐ82〜87参照）。このものでは、エミッタ領域とそ
の周囲のグラフトベース領域との配置が大事であると考
えられる。これは両者間の距離が小さすぎると、エミッ
タ領域とベース領域間の耐圧劣化の問題を生じるし、一
方大きすぎると、ベース抵抗が増大するという問題を生
じるからである。This point will be described with a specific example. For example, in a bipolar semiconductor device, reduction of base resistance r bb ′,
As a technique effective for making the junction shallower at the same time, a transistor structure having a graft base region, that is, an emitter region, a (intrinsic) base region, and a collector region are arranged in this order in the element formation region, A structure having a graft base region having a higher impurity concentration than the base region around the emitter region is known (for example, Kuniichi Ohta: Introduction to VLSI, Ohmsha,
See especially p82-87). In this case, the arrangement of the emitter region and the surrounding graft base region is considered to be important. This is because if the distance between the two is too small, there arises a problem of breakdown voltage deterioration between the emitter region and the base region, and if too large, there is a problem that the base resistance increases.
［発明の目的］ この発明の目的は、バイポーラ型の半導体装置におい
て、少なくともグラフトベースから多結晶シリコン膜を
通してベース電極を引き出すに際して、電極引出し用多
結晶シリコンパターンの一端部を正確に位置規制するこ
とができる製造技術を提供することにある。[Object of the Invention] An object of the present invention is to accurately control the position of one end of a polycrystalline silicon pattern for electrode extraction when at least a base electrode is drawn from a graft base through a polycrystalline silicon film in a bipolar semiconductor device. It is to provide a manufacturing technology capable of
この発明の前記ならびにそのほかの目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
［本発明の概要］ この出願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。[Outline of the Present Invention] Among the inventions disclosed in this application, the outline of a typical one will be briefly described as follows.
すなわち、半導体基体の表面の電気的に分離された素子
形成領域内に、表面からエミッタ、ベース、コレクタの
順に配置され、かつ前記エミッタの周囲に前記ベースよ
りも不純物濃度が高いグラフトベースを有するバイポー
ラ型の半導体装置において、少なくとも前記グラフトベ
ースから多結晶シリコン膜を遠してベース電極を引き出
すに際し、 半島体基体の表面を被う絶縁膜上に形成した、不純物を
含有する多結晶シリコン膜の一端を前記絶縁膜に形成し
た開口の端部に位置させた後、前記開口を通して前記半
導体の表面に不純物を導入することによって、前記グラ
フトベースを形成する工程と、 前記不純物を含有する多結晶シリコン膜および前記開口
を含む前記半導体基体の表面を、ノンドープの多結晶シ
リコン層で被った後、前記不純物を含有する多結晶シリ
コン膜および前記グラフトベースからその上を被う前記
ノンドープの多結晶シリコン層に不純物を拡散させるた
めにアニールする工程と、 不純物の濃度差によるエッチングレートの違いを利用
し、前記多結晶シリコン層のノンドープ部分を選択的に
除いた後、部分的に残った前記多結晶シリコン層の高不
純物濃度部分の表面に酸化膜を形成することによって、
前記高不純物濃度部分を電気的に孤立させ、ベースの引
出し用電極を形成する工程と、 を具備するものである。That is, in an electrically isolated element formation region on the surface of a semiconductor substrate, a bipolar device having an emitter, a base and a collector arranged in order from the surface and having a graft base having a higher impurity concentration than the base around the emitter. Type semiconductor device, at least one end of a polycrystalline silicon film containing impurities formed on an insulating film covering the surface of a peninsular base body when the polycrystalline silicon film is separated from the graft base and the base electrode is pulled out. Forming a graft base by introducing impurities into the surface of the semiconductor through the opening after arranging at the end of the opening formed in the insulating film, and a polycrystalline silicon film containing the impurity. And covering the surface of the semiconductor substrate including the opening with a non-doped polycrystalline silicon layer, A step of annealing for diffusing impurities from the polycrystalline silicon film containing a substance and the graft base to the non-doped polycrystalline silicon layer covering it, and utilizing a difference in etching rate due to a difference in impurity concentration, By selectively removing the non-doped portion of the polycrystalline silicon layer, by forming an oxide film on the surface of the high impurity concentration portion of the partially left polycrystalline silicon layer,
And a step of electrically isolating the high impurity concentration portion to form an electrode for extracting the base.
［実施例１］ 実施例１はグラフトベース構造のトランジスタを含むバ
イポーラ型の半導体装置への適用例であり、第１図〜第
１１図はその工程を示す断面図である。Example 1 Example 1 is an example of application to a bipolar semiconductor device including a transistor having a graft base structure, and FIGS. 1 to 11 are cross-sectional views showing the process.
（第１図を参照して） シリコン半導体基体１はエピタキシャル成長用のＰ型シ
リコン半導体基板２と、この基板２上にエピタキシャル
成長された、厚さ１〜２μｍ程度のＮ−型のシリコン半
導体層３とを有する。なお、４はＮ＋型の埋込み層、５
はＰ＋型のチャンネルストッパである。(See FIG. 1) A silicon semiconductor substrate 1 includes a P-type silicon semiconductor substrate 2 for epitaxial growth, and an N − -type silicon semiconductor layer 3 having a thickness of about 1 to 2 μm epitaxially grown on the substrate 2. Have. In addition, 4 is an N + type buried layer, 5
Is a P + type channel stopper.
このような半導体基体１の半導体層３の表面に選択酸化
技術によって素子間分離用の膜厚１μｍ以上の厚い酸化
膜６を形成し、ついで、Ｎ＋型のコレクタコンタクト領
域７および熱酸化によって薄い酸化膜８を形成する。第
１図は、この後窒化シリコン(Ｓｉ３Ｎ４)膜９、ノンド
ープの多結晶シリコン膜１０、酸化(ＳｉＯ２)膜１１、
窒化シリコン膜１２を順次形成した状態を示す。これら
の積層膜のうち、多結晶シリコン膜１０上の酸化膜(11)
は膜１０の表面の熱酸化によるが、他の窒化シリコン膜
９、多結晶シリコン膜１０および窒化シリコン膜１２は
すべてＣＶＤ(気相化学反応)法による。なお、酸化膜
８，１１は窒化シリコンとシリコンとが直接接すること
によって生ずる熱的ストレス低減のための膜である。A thick oxide film 6 having a film thickness of 1 μm or more for element isolation is formed on the surface of the semiconductor layer 3 of the semiconductor substrate 1 by the selective oxidation technique, and then thinned by the N + type collector contact region 7 and thermal oxidation. The oxide film 8 is formed. FIG. 1 shows a silicon nitride (Si 3 N 4 ) film 9, a non-doped polycrystalline silicon film 10, an oxide (SiO 2 ) film 11,
The state where the silicon nitride film 12 is sequentially formed is shown. Of these laminated films, an oxide film (11) on the polycrystalline silicon film 10
Is due to the thermal oxidation of the surface of the film 10, but the other silicon nitride film 9, the polycrystalline silicon film 10 and the silicon nitride film 12 are all formed by the CVD (vapor phase chemical reaction) method. The oxide films 8 and 11 are films for reducing thermal stress caused by direct contact between silicon nitride and silicon.
（第２図を参照して） 次に、ホトリソグラフィ技術によって最上層の窒化シリ
コン膜１２をパターニングし、グラフトベース領域と真
性ベース領域とからなるベース領域およびエミッタ領域
を形成すべき部分のみを被う長方形のパターン１２０を
得る。そして、窒化シリコンからなるパターン１２０を
マスクとして、イオン打込み法によって、多結晶シリコ
ン膜１０中に選択的にボロンを導入する。これにより、
多結晶シリコン膜１０は、パターン１２０下のノンドー
プの部分１００と、Ｐ型不純物であるボロンを高濃度に
含有する不純物含有部分１０１とを有することになる。
ここで、高濃度とは部分１００と１０１との間に選択エ
ッチング性が生ずるような高い不純物濃度をいい、たと
えばボロンドープ量１０１９／cm3程度以上をいう。こ
の点は、以下においても同様である。なお、多結晶シリ
コン膜１０中へボロンをイオン打込みする際、下層の窒
化シリコン膜９をイオン打込みに対するマスクあるいは
ストッパとして、また上層の酸化膜１１はイオン打込み
による物理的ダメージ防止用としてそれぞれ機能する。(See FIG. 2) Next, the uppermost silicon nitride film 12 is patterned by the photolithography technique to cover only the portion where the base region including the graft base region and the intrinsic base region and the emitter region are to be formed. A rectangular pattern 120 is obtained. Then, by using the pattern 120 made of silicon nitride as a mask, boron is selectively introduced into the polycrystalline silicon film 10 by the ion implantation method. This allows
The polycrystalline silicon film 10 has a non-doped portion 100 below the pattern 120 and an impurity-containing portion 101 containing a high concentration of boron, which is a P-type impurity.
Here, the high concentration refers to a high impurity concentration that causes selective etching between the portions 100 and 101, for example, a boron doping amount of about 10 19 / cm 3 or more. This also applies to the following. When boron is ion-implanted into the polycrystalline silicon film 10, the lower silicon nitride film 9 functions as a mask or a stopper against the ion implantation, and the upper oxide film 11 functions as physical damage prevention by the ion implantation. .
（第３図を参照して） 多結晶シリコン膜１０中へのボロンの導入後、前記イオ
ン打込みに対するマスクとして用いたパターン１２０
を、そのまま酸化膜１１のエッチング用マスクとして用
いて酸化膜１１をエッチングし、サイドエッチングされ
た酸化膜のパターン１１０を得る。この場合、酸化膜１
１のエッチングには等方性のウェットエッチング、たと
えばふっ酸とふっ化アンモニウムの混合エッチング液を
用いる方法による。次に、マスクとして用いた前記窒化
シリコンからなるパターン１２０を、熱リン酸によって
エッチングし除去した後、ヒドラジンによって多結晶シ
リコン膜１０をエッチング処理する。ヒドラジンによる
エッチングレートは、ボロンを1019／cm3ドープされた
多結晶シリコンを１とすると、ノンドープ多結晶シリコ
ンは10〜20であり、選択比が大きい。窒化シリコン膜パ
ターン１２０より周辺のサイドエッチ分だけ小さい長方
形状の酸化膜パターン１１０からノンドープ部分の１０
０の周囲は枠状に露出している。これはパターン１２０
をマスクとしてボロンをイオン打込みしているからであ
る。エッチングによって、上述のノンドープ部分１００
の周囲の露出部分が除かれるとともに、パターン１１０
下のノンドープ部分１００の周囲がサイドエッチによっ
て除かれる。不純物含有部分１０１はほとんどエッチさ
れない。これによって、多結晶シリコン膜１０には、上
面から見て長方形状のノンドープ部分１００の残存部の
周囲に枠状の開口１３が形成される。この場合、開口１
３の外周端は多結晶シリコンの選択エッチング性によっ
て部分１０１と１００との境目に位置し、また内周端は
前記ヒドラジンによるサイドエッチング量によって規制
される箇所となる。開口１３の幅は、たとえば 0.5μｍ
程度である。(See FIG. 3) After introducing boron into the polycrystalline silicon film 10, a pattern 120 used as a mask for the ion implantation.
Is used as it is as a mask for etching the oxide film 11 to etch the oxide film 11 to obtain a side-etched oxide film pattern 110. In this case, the oxide film 1
The first etching is isotropic wet etching, for example, a method using a mixed etching solution of hydrofluoric acid and ammonium fluoride. Next, the pattern 120 made of silicon nitride used as a mask is removed by etching with hot phosphoric acid, and then the polycrystalline silicon film 10 is etched with hydrazine. The etching rate of hydrazine is 10 to 20 for non-doped polycrystalline silicon, where 1 is for polycrystalline silicon doped with 10 19 / cm 3 of boron, and the selectivity is large. From the rectangular oxide film pattern 110, which is smaller than the silicon nitride film pattern 120 by the amount of side etching, the undoped portion 10 is formed.
The periphery of 0 is exposed in a frame shape. This is pattern 120
This is because boron is ion-implanted using as a mask. By etching, the above-mentioned non-doped portion 100
The exposed portion around the pattern is removed and the pattern 110
The periphery of the lower undoped portion 100 is removed by side etching. The impurity-containing portion 101 is hardly etched. As a result, in the polycrystalline silicon film 10, a frame-shaped opening 13 is formed around the remaining portion of the rectangular non-doped portion 100 when viewed from above. In this case, the opening 1
The outer peripheral edge of 3 is located at the boundary between the portions 101 and 100 due to the selective etching property of polycrystalline silicon, and the inner peripheral edge is a portion regulated by the side etching amount by the hydrazine. The width of the opening 13 is, for example, 0.5 μm.
It is a degree.
（第４図を参照して） 次に、マスクとして用いた酸化膜パターン１１０をふっ
酸とふっ化アンモニウムの混合エッチング液によって除
去してから、部分的な多結晶シリコン１００，１０１を
マスクとして熱リン酸によって窒化シリコン膜９をエッ
チング処理する。これによって、窒化シリコン膜９に
も、前記開口１３と同様の開口１３０が形成される。(Refer to FIG. 4) Next, the oxide film pattern 110 used as a mask is removed by a mixed etching solution of hydrofluoric acid and ammonium fluoride, and then the partial polycrystalline silicon 100, 101 is used as a mask for heat treatment. The silicon nitride film 9 is etched with phosphoric acid. As a result, an opening 130 similar to the opening 13 is formed in the silicon nitride film 9.
（第５図を参照して） 開口１３０を形成した後、ノンドープの多結晶シリコン
部分１００をヒドラジンによってエッチングしてから、
ホトレジストパターン１４を用いた通常のホトリソグラ
フィ技術によって、基体１上に残存する多結晶シリコン
膜１０（不純物含有多結晶シリコン１０１）を選択的に
エッチングする。これにより、多結晶シリコン膜１０
は、グラフトベース領域と真性ベース領域とからなるベ
ース領域およびエミッタ領域を形成すべき領域１５上の
部分１０１１と、厚い酸化膜６上でコレクタコンタクト
領域７とは反対側に延びる部分１０１２とに残存するの
みである。なお、ノンドープの多結晶シリコン部分１０
０のエッチングには、不純物の有無になる多結晶シリコ
ンの選択エッチング性から何らマスクを必要としない。(See FIG. 5) After forming the opening 130, the non-doped polycrystalline silicon portion 100 is etched with hydrazine,
The polycrystalline silicon film 10 (impurity-containing polycrystalline silicon 101) remaining on the substrate 1 is selectively etched by the usual photolithography technique using the photoresist pattern 14. As a result, the polycrystalline silicon film 10
Remains in the portion 1011 on the region 15 where the base region and the emitter region, which are composed of the graft base region and the intrinsic base region, are to be formed, and on the thick oxide film 6, the portion 1012 extending on the opposite side of the collector contact region 7. Only to do. The non-doped polycrystalline silicon portion 10
A mask of 0 is not required for the etching of 0 because of the selective etching property of the polycrystalline silicon which has impurities.
（第６図を参照して） そこで次に、ホトレジストパターン１４を除去した後、
前記開口１３０を通して窒化シリコン膜をマスクとして
ボロンをイオン打込みすることによって、Ｐ＋型の不純
物濃度１０２０〜１０２１／cm3という高濃度な半導体
領域１６を形成する。この場合、イオン打込みすべき部
分の表面を清浄化するため、開口１３０部分の薄い酸化
膜８を除去し、新たなより薄い酸化膜（図示せず）を形
成してからイオン打込みをするのが良い。なお、高濃度
な領域１６はグラフトベース領域を構成することにな
る。(See FIG. 6) Then, after removing the photoresist pattern 14,
Boron is ion-implanted through the opening 130 using the silicon nitride film as a mask to form a high-concentration semiconductor region 16 with a P + -type impurity concentration of 10 20 to 10 21 / cm 3 . In this case, in order to clean the surface of the portion to be ion-implanted, it is preferable to remove the thin oxide film 8 in the opening 130 and form a new thinner oxide film (not shown) before ion-implanting. good. The high-concentration region 16 constitutes the graft base region.
（第７図を参照して） このようなイオン打込み後、ボロン含有の部分的な多結
晶シリコン膜１０および開口１３０を含む基体１の表面
全体を、ＣＶＤ法によるノンドープの多結晶シリコン層
１７によって被う。そして、基体１を乾燥窒素ガス雰囲
気中でアニールすることにより、ボロンを含む部分的な
下方の多結晶シリコン膜１０およびＰ＋型の領域１６か
ら上方の多結晶シリコン層１７に対しＰ型不純物のボロ
ンを拡散させる。この拡散長さは正確に制御できる。こ
の結果、上方の多結晶シリコン層１７は、前記下方の多
結晶シリコン膜１０およびＰ＋型領域１６の近傍に位置
する不純物濃度１０１９／cm3のボロン含有部分１７１
と、ボロンを含有しないノンドープ部分１７０とに分れ
ることになる。半導体領領域１６の不純物濃度も１０
１９／cm3程度になる。(See FIG. 7) After such ion implantation, the entire surface of the substrate 1 including the boron-containing partial polycrystalline silicon film 10 and the opening 130 is covered with the non-doped polycrystalline silicon layer 17 by the CVD method. cover. Then, the substrate 1 is annealed in a dry nitrogen gas atmosphere to remove P-type impurities from the partial lower polycrystalline silicon film 10 containing boron and the P + -type region 16 to the upper polycrystalline silicon layer 17. Spreads boron. This diffusion length can be controlled precisely. As a result, the upper polycrystalline silicon layer 17 has a boron-containing portion 171 having an impurity concentration of 10 19 / cm 3 which is located in the vicinity of the lower polycrystalline silicon film 10 and the P + type region 16.
And the non-doped portion 170 containing no boron. The impurity concentration of the semiconductor region 16 is also 10
It will be about 19 / cm 3 .
（第８図を参照して） 前記ノンドープ部分１７０、ボロン含有部分１７１にお
けるボロンの濃度差によるエッチングレートのちがいに
より、ノンドープ部分１７０をヒドラジンによって選択
的にエッチングし除去する。(Refer to FIG. 8) Due to the difference in etching rate due to the difference in boron concentration between the non-doped portion 170 and the boron-containing portion 171, the non-doped portion 170 is selectively etched and removed by hydrazine.
（第９図を参照して） 次に、部分的に残った多結晶シリコン部分１７１の表面
を酸化することによって、部分１７１を電気的に孤立さ
せる。したがって、ピンホール等をなくし、確実に孤立
させる意味から、部分１７１の表面を被う酸化膜１８の
膜厚については、数千オングストローム程度以上にする
のが良い。(Refer to FIG. 9) Next, the surface of the partially remaining polycrystalline silicon portion 171 is oxidized to electrically isolate the portion 171. Therefore, the thickness of the oxide film 18 covering the surface of the portion 171 is preferably about several thousand angstroms or more in order to eliminate pinholes and the like and ensure isolation.
（第１０図を参照して） 多結晶シリコン部分１７１を孤立化した後、前記酸化膜
１８をマスクとして、たとえば異方性の反応性イオンエ
ッチングによって不純物イオンをトラップしやすい窒化
シリコン膜９を除去し、ついで露出した薄い酸化膜８を
除去することによって、真性ベース領域およびエミッタ
領域のイオン打込み用の開口１９を形成する。そして、
開口１９の部分にＣＶＤ法およびホトリソグラフィ技術
によって選択的に形成したノンドープの多結晶シリコン
層２０にイオン打込み法によって、Ｐ型の不純物のボロ
ンを導入し、これを基板中に拡散し深さ０．２μｍで不
純物濃度１０１８個／cm3のＰ型の真性ベース領域２１
を形成し、この後Ｎ型の不純物のひ素を導入しこれを基
板中に拡散し、深さ０．１μｍで不純物濃度１０２０〜
１０２１個／cm3のＮ＋型のエミッタ領域２２を形成す
る。これによってエミッタ電極の一部である多結晶シリ
コン層２０はＮ型とされる。(See FIG. 10) After isolating the polycrystalline silicon portion 171, the silicon nitride film 9 that easily traps impurity ions is removed by anisotropic reactive ion etching using the oxide film 18 as a mask, for example. Then, the exposed thin oxide film 8 is removed to form openings 19 for ion implantation in the intrinsic base region and the emitter region. And
A p-type impurity boron is introduced into the non-doped polycrystalline silicon layer 20 selectively formed in the opening 19 by the CVD method and the photolithography technique by the ion implantation method and diffused in the substrate to a depth of 0. P-type intrinsic base region 21 with an impurity concentration of 10 18 / cm 3 at 2 μm
Then, arsenic, an N-type impurity, is introduced and diffused into the substrate to obtain a depth of 0.1 μm and an impurity concentration of 10 20 ~.
10 21 pieces / cm 3 of N + type emitter regions 22 are formed. As a result, the polycrystalline silicon layer 20 which is a part of the emitter electrode is made N-type.
（第１１図を参照して） こうした後、良く知られた方法でリンシリケートガラス
膜等のパシベーション膜２３を全面に堆積し、さらにエ
ミッタ領域、ベース領域およびコレクタ領域への各コン
タクト穴２４１，２４２，２４３を形成し、ついでアル
ミニウムの蒸着およびパターニングによってエミッタ電
極２５１、ベース電極２５２、コレクタ電極２５３をそ
れぞれ形成する。この場合、厚い酸化膜６上を走る多結
晶シリコン膜１０がベース引出し電極として機能してい
る点、およびエミッタ領域２２の部分の多結晶シリコン
２０がアルミニウム電極２５１の下地層として、アルミ
ニウムが半導体層３中にくい込むことを防止しエミッタ
領域２２のシャロー化に寄与している点に留意された
い。(See FIG. 11) After that, a passivation film 23 such as a phosphosilicate glass film is deposited on the entire surface by a well-known method, and contact holes 241 and 242 to the emitter region, the base region and the collector region are further deposited. , 243 are formed, and then an emitter electrode 251, a base electrode 252, and a collector electrode 253 are formed by vapor deposition and patterning of aluminum. In this case, the polycrystalline silicon film 10 running on the thick oxide film 6 functions as a base extraction electrode, the polycrystalline silicon 20 in the emitter region 22 serves as a base layer of the aluminum electrode 251, and aluminum is a semiconductor layer. Note that it contributes to the shallowing of the emitter region 22 by preventing it from being pushed into the inside of the emitter region 22.
［実施例２］ 実施例２はＰチャネルＭＯＳ型の半導体装置への適用例
であり、第１２図はその説明用の断面図である。Example 2 Example 2 is an example of application to a P-channel MOS type semiconductor device, and FIG. 12 is a sectional view for explaining the same.
ＰチャネルＭＯＳ型の半導体装置への適用についても、
前述した実施例１の手法の多くをほとんどそのまま利用
することができる。そこで、説明の便宜上、実施例１に
おける構成部分と対応する構成部分には、実施例１にお
ける符号と同一の符号を付すことにする。Regarding application to P-channel MOS type semiconductor devices,
Most of the methods of the first embodiment described above can be used almost as they are. Therefore, for convenience of explanation, the same reference numerals as those in the first embodiment will be given to the components corresponding to those in the first embodiment.
ＰチャネルＭＯＳＦＥＴは、Ｎ型のシリコン半導体基体
２６の表面に互いに隔てて形成されたＰ＋型のソース、
ドレインの拡散領域１６と、それらソース、ドレイン間
のチャネル部上に絶縁膜８を介して形成されたゲート２
５とを有する構造である。したがって、そのようなＭＯ
ＳＦＥＴについては、実施例１における第９図の工程段
階で多結晶シリコン部分１７１を孤立した後、表面を被
う酸化膜１８をマスクとして窒化シリコン膜９だけを除
去するようにすれば良い。それにより、その下の薄い酸
化膜８をゲート酸化膜として残しておき、その上にゲー
ト電極２５４を形成すれば良いわけである。ゲート電極
としては、ポリシリコン膜を用いても良いが、ソース、
ドレイン電極としてのアルミニウム層２５２，２５３形
成と同時に形成したアルミニウム層を用いるのが良い。
これにより低抵抗のゲート電極配線をもつセルフアライ
ン構造の短チャンネルＭＯＳＦＥＴが得られる。The P-channel MOSFET is a P + -type source formed on the surface of the N-type silicon semiconductor substrate 26 so as to be separated from each other,
A drain diffusion region 16 and a gate 2 formed on the channel portion between the source and drain via an insulating film 8.
5 and 5. Therefore, such MO
With regard to the SFET, after the polycrystalline silicon portion 171 is isolated in the process step of FIG. 9 in the first embodiment, only the silicon nitride film 9 may be removed using the oxide film 18 covering the surface as a mask. Thereby, the thin oxide film 8 thereunder is left as a gate oxide film, and the gate electrode 254 may be formed thereon. A polysilicon film may be used as the gate electrode, but the source,
It is preferable to use an aluminum layer formed simultaneously with the formation of the aluminum layers 252 and 253 as the drain electrodes.
As a result, a self-aligned short channel MOSFET having a low resistance gate electrode wiring can be obtained.
［効 果］ 電極引出し遥として用いる多結晶シリコンパターンの一
端部を、電極を引き出すべき不純物拡散領域からの上方
への拡散によって位置規制するようにしているので、そ
の位置は、前記不純物拡散領域を形成するための拡散穴
から拡散長だけ離れたほぼ一定の箇所となり、きわめて
高精度な自己整合的な加工あるいは電極引出しを行なう
ことができる。[Effect] Since one end of the polycrystalline silicon pattern used as the electrode lead-out area is positioned by diffusion upward from the impurity-diffused area where the electrode is to be drawn out, the position is defined by the impurity-diffused area. It becomes a substantially constant position away from the diffusion hole for forming by the diffusion length, and extremely highly accurate self-aligning processing or electrode extraction can be performed.
次に、このような効果をもう少し具体的に説明する。Next, such effects will be described more concretely.
前記実施例１において、前記アニールによる不純物の拡
散長については、ホトリソグラフィ技術によるパターン
精度よりも一桁程度高い精度で制御できるので、第１３
図に要部を拡大して示すように、ベースおよびエミッタ
のイオン打込み用開口１９の寸法ｌ１として、たとえば
±０．１μｍというきわめて高精度のものを得ることが
できる。特に、ここではアニールによる引伸ばし拡散時
に、すでにＰ＋型の領域１６があるが故に、開口１３０
の内周端Ｘを拡散の起点としてこれを引き伸ばすことが
でき、開口１３０の寸法ばらつきとは無関係に、グラフ
トベース領域となるＰ＋型の領域１６とエミッタ領域２
２との距離ｌ２を規制することができる。したがって、
距離ｌ２を適切にかつばらつき小さく規制することがで
き、前述したようなエミッタ−ベース間の耐圧劣化およ
びベース抵抗増大などの問題を未然に防止することがで
きる。In the first embodiment, the diffusion length of the impurities by the annealing can be controlled with an accuracy higher than the pattern accuracy by the photolithography technique by about one digit.
As shown in the enlarged view of the essential part of the figure, the dimension l 1 of the ion implantation opening 19 of the base and the emitter can be obtained with an extremely high accuracy of, for example, ± 0.1 μm. In particular, since the P + -type region 16 is already present at the time of stretching diffusion by annealing, the opening 130 is formed.
This can be expanded by using the inner peripheral edge X of the P as a starting point of diffusion, and regardless of the dimensional variation of the opening 130, the P + type region 16 and the emitter region 2 serving as the graft base region.
The distance l 2 from 2 can be regulated. Therefore,
The distance l 2 can be regulated appropriately and with a small variation, and the problems such as the deterioration of the breakdown voltage between the emitter and the base and the increase in the base resistance described above can be prevented.
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、次のような各種の変形あるいは適
用をなすことができる。Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. For example, the following various modifications or applications can be made.
前記開口１３および１３０を形成する方法として、前
記実施例ではサイドエッチングと多結晶シリコンの選択
エッチング性とを利用した微細加工法を用いているが、
選択酸化膜とその耐酸化膜のサイドエッチング、あるい
はその他のサブミクロンオーダのパターン加工可能な多
くの微細加工法を用いることができる。As a method of forming the openings 13 and 130, a fine processing method utilizing side etching and selective etching property of polycrystalline silicon is used in the above embodiment,
Side etching of the selective oxide film and its oxidation resistant film, or many other fine processing methods capable of patterning on the order of submicron can be used.
前記実施例１では、第４図に示す段階において、開口
１３，１３０の内周側をノンドープの多結晶シリコン、
外周側をボロンドープトシリコンでそれぞれ被うように
しているが、内周側をドープトシリコン、外周側をノン
ドープトシリコンとなるよう逆にすることもできる。と
いうのは、外周側をノンドープトのものとしたとして
も、Ｐ＋型の領域１６を形成する第６図に示す段階にお
いて、多結晶シリコンには必然的にボロンが含有される
ことになるからである。また、ノンドープトシリコンに
代えて、前記ボロンと逆導電型の不純物を低濃度に含む
ドープトシリコンを用いることもできる。In the first embodiment, at the stage shown in FIG. 4, the inner peripheral side of the openings 13 and 130 is made of non-doped polycrystalline silicon,
The outer peripheral side is covered with boron-doped silicon, but the inner peripheral side may be doped silicon and the outer peripheral side may be non-doped silicon. This is because even if the outer peripheral side is made undoped, the polycrystalline silicon inevitably contains boron at the stage shown in FIG. 6 in which the P + type region 16 is formed. is there. Further, in place of the non-doped silicon, it is also possible to use doped silicon containing impurities of a conductivity type opposite to that of boron at a low concentration.
［利用分野］ この発明は、バイポーラ型の半導体装置において、不純
物拡散領域からの電極の引出し技術として広範に利用す
ることができる。[Field of Application] The present invention can be widely used as a technique for extracting an electrode from an impurity diffusion region in a bipolar semiconductor device.
【図面の簡単な説明】 第１図〜第１１図はバイポーラ型の半導体装置への適用
例を示す工程図、 第１２図はＭＯＳ型の半導体装置への適用例を示す断面
図、 第１３図はこの発明の効果を説明するための要部を拡大
した断面図である。 １……半導体基体、２……半導体基板、３……半導体
層、４……埋込み層、５……チャンネルストッパ、６…
…厚い酸化膜、７……コレクタコンタクト領域、８……
薄い酸化膜、９，１２，５０９……窒化シリコン膜、１
２０……パターン、１０……多結晶シリコン膜、１００
……ノンドープの部分、１０１……不純物含有部分、１
１……酸化膜、１１０……パターン、１３，１３０……
開口、１４……ホトレジストパターン、１５……グラフ
トベースならびにベースおよびエミッタを形成すべき領
域、１６，５１６……不純物拡散領域、１７……ノンド
ープの多結晶シリコン層、１７１，６７１……ボロン含
有部分、１７０……ノンドープ部分、１８，５１８……
酸化膜、１９……ベースおよびエミッタのイオン打込み
用の開口、２０……ノンドープの多結晶シリコン、２１
……ベース領域、２２……エミッタ領域、２３……パシ
ベーション膜、２４１，２４２，２４３……コンタクト
穴、２５１……エミッタ電極、２５２……ベース電極、
２５３……コレクタ電極、２５４……ゲート。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 to 11 are process drawings showing an application example to a bipolar type semiconductor device, FIG. 12 is a sectional view showing an application example to a MOS type semiconductor device, and FIG. FIG. 4 is an enlarged sectional view of a main part for explaining the effect of the present invention. 1 ... Semiconductor substrate, 2 ... Semiconductor substrate, 3 ... Semiconductor layer, 4 ... Buried layer, 5 ... Channel stopper, 6 ...
… Thick oxide film, 7 …… Collector contact region, 8 ……
Thin oxide film, 9, 12, 509 ... Silicon nitride film, 1
20 ... Pattern, 10 ... Polycrystalline silicon film, 100
…… Non-doped part, 101 …… Impurity containing part, 1
1 ... Oxide film, 110 ... Pattern, 13, 130 ...
Opening, 14 ... Photoresist pattern, 15 ... Graft base and regions where base and emitter are to be formed, 16,516 ... Impurity diffusion region, 17 ... Non-doped polycrystalline silicon layer, 171, 671 ... Boron-containing portion , 170 …… Non-doped part, 18,518 ……
Oxide film, 19 ... Opening for ion implantation of base and emitter, 20 ... Non-doped polycrystalline silicon, 21
... base region, 22 ... emitter region, 23 ... passivation film, 241, 242, 243 ... contact hole, 251 ... emitter electrode, 252 ... base electrode,
253 ... Collector electrode, 254 ... Gate.
フロントページの続き (72)発明者 西沢 裕孝 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 渡辺 邦彦 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 安斎 昭夫 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 酒井 徹志 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (56)参考文献 特開 昭56−83063（ＪＰ，Ａ) 特開 昭59−193059（ＪＰ，Ａ) 特開 昭54−154272（ＪＰ，Ａ)Front page continuation (72) Inventor Hirotaka Nishizawa 1450, Kamimizuhonmachi, Kodaira, Tokyo Inside Hitachi Device Development Center (72) Inventor, Kunihiko Watanabe 1450, Kamimizuhonmachi, Kodaira, Tokyo Hitachi, Ltd. Device Development (72) Inventor Akio Ansai 1450, Kamimizuhonmachi, Kodaira-shi, Tokyo Hitachi, Ltd. Device Development Center (72) Inventor, Tetsushi Sakai 1839, Ono, Atsugi, Kanagawa (56) References JP-A-56-83063 (JP, A) JP-A-59-193059 (JP, A) JP-A-54-154272 (JP, A)
Claims (1)
子形成領域内に、表面からエミッタ、ベース、コレクタ
の順に配置され、かつ前記エミッタの周囲に前記ベース
よりも不純物濃度が高いグラフトベースを有するバイポ
ーラ型の半導体装置において、少なくとも前記グラフト
ベースから多結晶シリコン膜を通してベース電極を引き
出すに際し、次の（Ａ１）〜（Ｃ１）の各工程を具備す
る半導体装置における電極の引出し方法。 （Ａ１）半導体基体の表面を被う絶縁膜上に形成した、
不純物を含有する多結晶シリコン膜の一端を前記絶縁膜
に形成した開口の端部に位置させた後、前記開口を通し
て前記半導体基体の表面に不純物を導入することによっ
て、前記グラフトベースを形成する工程、 （Ｂ１）前記不純物を含有する多結晶シリコン膜および
前記開口を含む前記半導体基体の表面を、ノンドープの
多結晶シリコン層で被った後、前記不純物を含有する多
結晶シリコン膜および前記グラフトベースからその上を
被う前記ノンドープの多結晶シリコン層に不純物を拡散
させるためにアニールする工程、 （Ｃ１）不純物の濃度差によるエッチングレートの違い
を利用し、前記多結晶シリコン層のノンドープ部分を選
択的に除いた後、部分的に残った前記多結晶シリコン層
の高不純物濃度部分の表面に酸化膜を形成することによ
って、前記高不純物濃度部分を電気的に孤立させ、ベー
スの引出し用電極を形成する工程。1. A graft base in which an emitter, a base, and a collector are arranged in this order from the surface in an electrically isolated element formation region on the surface of a semiconductor substrate, and the periphery of the emitter has a higher impurity concentration than the base. In the bipolar semiconductor device having the above-mentioned, at least when the base electrode is pulled out from the graft base through the polycrystalline silicon film, the electrode pulling method in the semiconductor device includes the following steps (A1) to (C1). (A1) formed on an insulating film covering the surface of a semiconductor substrate,
Forming the graft base by locating one end of an impurity-containing polycrystalline silicon film at an end of an opening formed in the insulating film and then introducing impurities into the surface of the semiconductor substrate through the opening. (B1) covering the surface of the semiconductor substrate including the impurity-containing polycrystalline silicon film and the opening with a non-doped polycrystalline silicon layer, and then removing the impurity-containing polycrystalline silicon film and the graft base. Annealing for diffusing impurities into the non-doped polycrystalline silicon layer overlying it, (C1) Utilizing the difference in etching rate due to the difference in impurity concentration, the non-doped portion of the polycrystalline silicon layer is selectively Forming an oxide film on the surface of the high-impurity concentration portion of the polycrystalline silicon layer that is partially left after the removal. Thus, electrically to isolate the high impurity concentration portion, the step of forming the base lead-out electrode.
Priority Applications (1)
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|---|---|---|---|
| JP8186384A JPH0656840B2 (en) | 1984-04-25 | 1984-04-25 | Method for extracting electrode in semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
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| JPH0656840B2 true JPH0656840B2 (en) | 1994-07-27 |
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ID=13758312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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- 1984-04-25 JP JP8186384A patent/JPH0656840B2/en not_active Expired - Lifetime
Also Published As
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| JPS60226120A (en) | 1985-11-11 |
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