JPH065634A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065634A JPH065634A JP15990392A JP15990392A JPH065634A JP H065634 A JPH065634 A JP H065634A JP 15990392 A JP15990392 A JP 15990392A JP 15990392 A JP15990392 A JP 15990392A JP H065634 A JPH065634 A JP H065634A
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- JP
- Japan
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- electrode
- fet
- matching circuit
- source
- gate
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 ワイヤーボンディングを必要としないFET
チップ、およびこのFETチップを用いた内部整合型F
ETの構造を提供する。 【構成】 半導体チップの表面に設けられたソース3
1、ゲート33、およびドレイン32の各電極と、前記
半導体チップの裏面に設けられ前記各電極のそれぞれに
接続された給電用電極11、13、12とを具備したこ
とを特徴とする半導体装置。また、前記給電用電極が金
属細線を介せず直接に整合回路に電気的に接続されてい
る特徴を備えた半導体装置。
チップ、およびこのFETチップを用いた内部整合型F
ETの構造を提供する。 【構成】 半導体チップの表面に設けられたソース3
1、ゲート33、およびドレイン32の各電極と、前記
半導体チップの裏面に設けられ前記各電極のそれぞれに
接続された給電用電極11、13、12とを具備したこ
とを特徴とする半導体装置。また、前記給電用電極が金
属細線を介せず直接に整合回路に電気的に接続されてい
る特徴を備えた半導体装置。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に
例えば、アセンブリ工程が複雑なマイクロ波電力増幅用
電界効果型トランジスタに用いられる半導体チップの構
造、および本チップを用いた内部整合型トランジスタに
関する。
例えば、アセンブリ工程が複雑なマイクロ波電力増幅用
電界効果型トランジスタに用いられる半導体チップの構
造、および本チップを用いた内部整合型トランジスタに
関する。
【0002】
【従来の技術】マイクロ波の増幅を行う装置として、電
力増幅用GaAs電界効果型トランジスタ(GaAsF
ET)は、従来から使用されてきた進行波管型増幅器に
代わって広く利用されている。大電力化の要求にともな
いGaAsFETの電極数は増加の一途をたどってい
る。
力増幅用GaAs電界効果型トランジスタ(GaAsF
ET)は、従来から使用されてきた進行波管型増幅器に
代わって広く利用されている。大電力化の要求にともな
いGaAsFETの電極数は増加の一途をたどってい
る。
【0003】従来例の電力増幅用GaAsFETの構造
を図3に示す。図3に示したGaAsFETチップはソ
ース電極にいわゆるビアホール(Viahole:Ga
As基板に形成された貫通孔)を用いた櫛形構造FET
で、半導体基板101表面に給電用ソース電極11、給
電用ドレイン電極12、給電用ゲート電極13を備える
とともにソース電極はビアホール121により外囲器2
に接地され、また、ドレインおよびゲート電極12、1
3はボンディングワイヤー161により夫々整合回路1
42、143に接続されている。なお、図中131はソ
ース裏面電極である。
を図3に示す。図3に示したGaAsFETチップはソ
ース電極にいわゆるビアホール(Viahole:Ga
As基板に形成された貫通孔)を用いた櫛形構造FET
で、半導体基板101表面に給電用ソース電極11、給
電用ドレイン電極12、給電用ゲート電極13を備える
とともにソース電極はビアホール121により外囲器2
に接地され、また、ドレインおよびゲート電極12、1
3はボンディングワイヤー161により夫々整合回路1
42、143に接続されている。なお、図中131はソ
ース裏面電極である。
【0004】
【発明が解決しようとする課題】大電力化にともないG
aAsFETの電極数は増加し、これに従ってアセンブ
リにおけるボンディング数が100本に及び、自動化し
ても数10分という多くの時間を要する。また、このボ
ンディングワイヤーの形状の僅かな相違がRF特性に大
きな影響を与えるため、製品の特性の均一性と製造歩留
りを低下させている。
aAsFETの電極数は増加し、これに従ってアセンブ
リにおけるボンディング数が100本に及び、自動化し
ても数10分という多くの時間を要する。また、このボ
ンディングワイヤーの形状の僅かな相違がRF特性に大
きな影響を与えるため、製品の特性の均一性と製造歩留
りを低下させている。
【0005】本発明は上記ボンディングにともなう欠点
を解除すべくなされたもので、ボンディングを必要とし
ないFETチップ、および本FETチップを用いた内部
整合型FETを提供することを目的とする。
を解除すべくなされたもので、ボンディングを必要とし
ないFETチップ、および本FETチップを用いた内部
整合型FETを提供することを目的とする。
【0006】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップの表面に設けられたソース、ゲート、
およびドレインの各電極と、前記半導体チップの裏面に
設けられ前記各電極のそれぞれに接続された給電用電極
とを具備したことを特徴とする。また、前記給電用電極
が金属細線を介せず直接に整合回路に電気的に接続され
ている特徴を備える。
は、半導体チップの表面に設けられたソース、ゲート、
およびドレインの各電極と、前記半導体チップの裏面に
設けられ前記各電極のそれぞれに接続された給電用電極
とを具備したことを特徴とする。また、前記給電用電極
が金属細線を介せず直接に整合回路に電気的に接続され
ている特徴を備える。
【0007】
【作用】本発明によるFETのアセンブリではチップの
各電極と整合回路の電気的接続にすべてビアホールを用
いるためボンディングを必要とせず、アセンブリ工程が
簡略化される。またワイヤー形状のばらつきによるRF
特性のばらつきを防ぐことができる。
各電極と整合回路の電気的接続にすべてビアホールを用
いるためボンディングを必要とせず、アセンブリ工程が
簡略化される。またワイヤー形状のばらつきによるRF
特性のばらつきを防ぐことができる。
【0008】
【実施例】(実施例1)以下、本発明の1実施例につき
図面を参照して説明する。図1は本発明の1実施例に係
るGaAsFETの電極構造、および組立状態を示す。
従来例で示したように、半導体基板1表面に給電用ソー
ス電極11、給電用ドレイン電極12および給電用ゲー
ト電極13を備えている。これらの電極は夫々が半導体
基板1を貫通したビアホール21、22、23を介して
半導体基板裏面に設けられたソース用裏面電極31、ド
レイン用裏面電極32およびゲート用裏面電極33に夫
々接続されている。
図面を参照して説明する。図1は本発明の1実施例に係
るGaAsFETの電極構造、および組立状態を示す。
従来例で示したように、半導体基板1表面に給電用ソー
ス電極11、給電用ドレイン電極12および給電用ゲー
ト電極13を備えている。これらの電極は夫々が半導体
基板1を貫通したビアホール21、22、23を介して
半導体基板裏面に設けられたソース用裏面電極31、ド
レイン用裏面電極32およびゲート用裏面電極33に夫
々接続されている。
【0009】外囲器は、半導体チップの接地電極31と
接する銅ベースの凸部51と、整合回路が施されたアル
ミナ基板42、43から形成され、これらはほぼ同一平
面になっている。
接する銅ベースの凸部51と、整合回路が施されたアル
ミナ基板42、43から形成され、これらはほぼ同一平
面になっている。
【0010】半導体チップはソース用裏面電極31、ド
レイン用裏面電極32およびゲート用裏面電極33が夫
々銅ベースの凸部、アルミナ基板上に設けられた入力用
整合回路52、出力用整合回路53に接続されるように
AuSn半田等を用いてマウントされている。このFE
Tにおいては、ソース電極のみならずゲート電極ならび
にドレイン電極が直接アルミナ基板上の整合回路に接続
されている。従って従来のFETのようにボンディング
・ワイヤーでFETの電極と整合回路を接続する必要が
なく、ボンディング・ワイヤーのばらつきによる特性の
ばらつきが発生しない。このため、組立作業性が良く、
均一性の優れた内部整合型FETが実現できる。
レイン用裏面電極32およびゲート用裏面電極33が夫
々銅ベースの凸部、アルミナ基板上に設けられた入力用
整合回路52、出力用整合回路53に接続されるように
AuSn半田等を用いてマウントされている。このFE
Tにおいては、ソース電極のみならずゲート電極ならび
にドレイン電極が直接アルミナ基板上の整合回路に接続
されている。従って従来のFETのようにボンディング
・ワイヤーでFETの電極と整合回路を接続する必要が
なく、ボンディング・ワイヤーのばらつきによる特性の
ばらつきが発生しない。このため、組立作業性が良く、
均一性の優れた内部整合型FETが実現できる。
【0011】(実施例2)本発明によるGaAsFET
のアセンブリ方法に関する他の実施例を図2に示す。本
実施例においては、外囲器の平坦な金属ベース2上に1
枚のアルミナ基板44が設けられている。そして、アル
ミナ基板44には出力用整合回路53、入力用整合回路
52に加え、ソース用裏面電極マウント部51を備え、
さらにこのソース用裏面電極マウント部にスルーホール
24が設けられている。ソース電極もドレイン電極、ゲ
ート電極同様にアルミナ基板上にマウントされ、スルー
ホール24を通し外囲器2に接地される。
のアセンブリ方法に関する他の実施例を図2に示す。本
実施例においては、外囲器の平坦な金属ベース2上に1
枚のアルミナ基板44が設けられている。そして、アル
ミナ基板44には出力用整合回路53、入力用整合回路
52に加え、ソース用裏面電極マウント部51を備え、
さらにこのソース用裏面電極マウント部にスルーホール
24が設けられている。ソース電極もドレイン電極、ゲ
ート電極同様にアルミナ基板上にマウントされ、スルー
ホール24を通し外囲器2に接地される。
【0012】本実施例のFETでは外囲器2の形状が簡
素化される上、一枚の整合回路基板上にマウントするた
め高さズレが生じない。このため組立の作業性が容易に
なる利点を有する。
素化される上、一枚の整合回路基板上にマウントするた
め高さズレが生じない。このため組立の作業性が容易に
なる利点を有する。
【0013】以上、本発明についてFETを例に説明し
たが、本発明はMMICなど、異なる他形態の製品につ
いても適用できる。
たが、本発明はMMICなど、異なる他形態の製品につ
いても適用できる。
【0014】
【発明の効果】以上述べたように叙上の如く、本発明に
よるGaAsFETによれば、FETチップと整合回路
を接続する多数のワイヤーボンディングを省略でき、ア
センブリの簡略化、RF特性の均一性の向上が可能にな
る。
よるGaAsFETによれば、FETチップと整合回路
を接続する多数のワイヤーボンディングを省略でき、ア
センブリの簡略化、RF特性の均一性の向上が可能にな
る。
【図1】本発明に係る1実施例のGaAsFETの組立
を説明するための一部の斜視図。
を説明するための一部の斜視図。
【図2】本発明に係る他の実施例のGaAsFETの組
立を説明するための一部の斜視図。
立を説明するための一部の斜視図。
【図3】従来のGaAsFETの組立を説明するための
一部の斜視図。
一部の斜視図。
1 GaAs半導体基板 2 外囲器 11 給電用ソース電極 12 給電用ドレイン電極 13 給電用ゲート電極 21 ソース用ビアホール 22 ドレイン用ビアホール 23 ゲート用ビアホール 24 整合回路基板スルーホール 31 ソース裏面電極 32 ドレイン裏面電極 33 ゲート裏面電極 42 ドレイン側整合回路基板 43 ゲート側整合回路基板 44 アルミナ基板 51 ソース用裏面電極マウント部 52 ドレイン用裏面電極マウント部(出力側整合回
路) 53 ゲート用裏面電極マウント部(入力側整合回路) 61 ボンディングワイヤー
路) 53 ゲート用裏面電極マウント部(入力側整合回路) 61 ボンディングワイヤー
Claims (1)
- 【請求項1】 半導体チップの表面に設けられたソー
ス、ゲート、およびドレインの各電極と、前記半導体チ
ップの裏面に設けられた前記各電極のそれぞれに接続さ
れた給電用電極とを具備したことを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15990392A JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15990392A JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065634A true JPH065634A (ja) | 1994-01-14 |
Family
ID=15703693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15990392A Pending JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065634A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006229218A (ja) * | 2005-01-31 | 2006-08-31 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法、および得られるデバイス |
JP2013197590A (ja) * | 2012-03-15 | 2013-09-30 | Internatl Rectifier Corp | Iii−v族及びiv族複合ダイオード |
-
1992
- 1992-06-19 JP JP15990392A patent/JPH065634A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006229218A (ja) * | 2005-01-31 | 2006-08-31 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法、および得られるデバイス |
JP2013197590A (ja) * | 2012-03-15 | 2013-09-30 | Internatl Rectifier Corp | Iii−v族及びiv族複合ダイオード |
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