JPH0653989A - Atm cell multiple circuit - Google Patents
Atm cell multiple circuitInfo
- Publication number
- JPH0653989A JPH0653989A JP22207892A JP22207892A JPH0653989A JP H0653989 A JPH0653989 A JP H0653989A JP 22207892 A JP22207892 A JP 22207892A JP 22207892 A JP22207892 A JP 22207892A JP H0653989 A JPH0653989 A JP H0653989A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- read
- atm
- cells
- fifo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【０００１】[0001]
【技術分野】本発明はＡＴＭ（Asynchronous Transfer
Mode )セル多重回路に関し、特に複数のＡＴＭセル入力
回線からの各セルを多重化して１つのＡＴＭセル出力回
線に送出するためのＡＴＭセル多重回路に関するもので
ある。TECHNICAL FIELD The present invention relates to ATM (Asynchronous Transfer).
Mode) cell multiplexing circuit, and more particularly to an ATM cell multiplexing circuit for multiplexing cells from a plurality of ATM cell input lines and sending them to one ATM cell output line.
【０００２】[0002]
【従来技術】ディジタル交換機における回線交換方式で
は、時分割多重方式により、一定周期で現れるタイムス
ロットを１つの呼によって占有制御することによって１
つの物理回線で複数の呼を伝送するようになっている。
こうすることで、１つの物理回線に複数の物理回線を収
容することが可能である。2. Description of the Related Art In a circuit switching system for a digital exchange, a time division multiplex system is used to occupy a time slot appearing at a constant period by occupying one call.
It is designed to carry multiple calls over a single physical line.
By doing so, it is possible to accommodate a plurality of physical lines in one physical line.
【０００３】この場合、収容先の物理回線のデータ伝送
速度を、収容先の複数の物理回線のそれよりも大きく設
定しておき、一定周期におけるタイムスロット数を増や
すことにより、複数の物理回線の各々のタイムスロット
を１つの共通の物理回線に収容するようにしている。In this case, the data transmission rate of the accommodation destination physical line is set to be higher than that of the accommodation destination physical lines, and the number of time slots in a certain period is increased, thereby making it possible for Each time slot is accommodated in one common physical line.
【０００４】ここで、ＡＴＭ伝送方式においては、伝送
されるべき情報はセルと称される固定長のパケットに格
納されて転送される。この場合、送るべき情報が存在す
るときには、この情報はセル内に夫々格納されて送出さ
れるが、送るべき情報が存在しなければ、空きセルが送
出される。従って、このようなＡＴＭ伝送方式におい
て、先述したタイムスロットを用いた時分割多重方式を
採用して、１つの物理回線で複数の呼を運ぶ場合、各々
の呼を運ぶべきセルと空きセルとが非周期的に現れるこ
とになる。In the ATM transmission method, information to be transmitted is stored in fixed length packets called cells and transferred. In this case, when there is information to be sent, this information is stored in the cell and sent, but when there is no information to send, an empty cell is sent. Therefore, in such an ATM transmission system, when a plurality of calls are carried by one physical line by adopting the time division multiplexing system using the time slot described above, a cell to carry each call and an empty cell are It will appear aperiodically.
【０００５】この様に、複数のＡＴＭセル回線を多重化
して１つの物理回線に収容しようとする場合、各々の収
容しようとする物理回線にて運ばれてくるセルが空きセ
ルか否かを常時判別しつつ多重処理を行う必要があり、
極めて簡単な回路構成でこの多重処理を行うことが要求
される。As described above, when a plurality of ATM cell lines are multiplexed and accommodated in one physical line, it is always checked whether or not the cells carried by each physical line to be accommodated are empty cells. It is necessary to perform multiple processing while distinguishing,
It is required to perform this multiple processing with a very simple circuit configuration.
【０００６】[0006]
【発明の目的】そこで、本発明はこの様な従来技術の要
求に鑑みてなされたものであって、その目的とするとこ
ろは、複数のＡＴＭセル入力回線を１つのＡＴＭセル出
力回線に多重化する場合、極めて簡単な構成で実現可能
としたＡＴＭセル多重回路を提供することにある。SUMMARY OF THE INVENTION Therefore, the present invention has been made in view of the demands of the prior art as described above, and its object is to multiplex a plurality of ATM cell input lines into one ATM cell output line. In this case, it is to provide an ATM cell multiplexing circuit which can be realized with an extremely simple structure.
【０００７】[0007]
【発明の構成】本発明によれば、第１及び第２のＡＴＭ
セル入力回線の各セルを多重化して１つのＡＴＭ出力回
線に送出するＡＴＭセル多重回路であって、前記第１及
び第２のＡＴＭセル入力回線に夫々対応して設けられ対
応入力セルが空きセルか否かを検出して空きセル以外の
セルを夫々順次蓄えて蓄積セルが存在するときに読出し
要求を夫々発生する第１及び第２のＦＩＦＯ（ファース
トインファーストアウト）メモリと、前記読出し要求の
各々を監視して前記第１及び第２のＦＩＦＯメモリの排
他的読出し許可信号を発生して前記第１及び第２のＦＩ
ＦＯメモリの読出し出力を択一的に前記ＡＴＭ出力回線
に導出する制御手段とを含むことを特徴とするＡＴＭセ
ル多重回路が得られる。According to the present invention, first and second ATMs are provided.
An ATM cell multiplexing circuit that multiplexes cells of a cell input line and sends them to one ATM output line, wherein the corresponding input cells are provided corresponding to the first and second ATM cell input lines, respectively. First and second FIFO (first-in first-out) memories that detect whether or not the cells other than the empty cells are sequentially stored and generate read requests when storage cells are present; The first and second FIs are monitored by generating an exclusive read enable signal for the first and second FIFO memories.
An ATM cell multiplexing circuit is obtained which includes control means for selectively deriving the read output of the FO memory to the ATM output line.
【０００８】[0008]
【実施例】以下、図面を参照しつつ本発明の実施例を説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【０００９】図１は本発明の実施例のブロック図であ
る。本発明によるＡＴＭセル多重回路１は、第１及び第
２のＡＴＭセル入力回線１０１，１１１に夫々対応して
設けられ対応ＡＴＭセルを順次蓄積する第１及び第２の
ＦＩＦＯ（ファーストインファーストアウト）メモリ１
０，１１と、両ＦＩＦＯメモリ１０，１１の読出しセル
１０３，１１３を択一的に１つのＡＴＭセル出力回線２
０１へ導出する選択回路２０と、ＦＩＦＯメモリ１０，
１１の各読出し要求信号１０４，１１４を監視して両Ｆ
ＩＦＯメモリ１０，１１の排他的読出し許可信号１０
５，１１５を発生すると共に、選択回路２０の選択信号
３０１を発生する制御回路３０とを有している。FIG. 1 is a block diagram of an embodiment of the present invention. The ATM cell multiplexing circuit 1 according to the present invention is provided in correspondence with the first and second ATM cell input lines 101 and 111 respectively, and first and second FIFOs (first in first out) for sequentially accumulating corresponding ATM cells. Memory 1
0 and 11, and read cells 103 and 113 of both FIFO memories 10 and 11 alternatively, one ATM cell output line 2
01, a selection circuit 20 for deriving to 01, a FIFO memory 10,
Both read request signals 104 and 114 of 11 are monitored and
Exclusive read enable signal 10 of IFO memories 10 and 11
5, 115, and a control circuit 30 for generating a selection signal 301 for the selection circuit 20.
【００１０】第１及び第２のＦＩＦＯメモリ１０及び１
１は、対応ＡＴＭセル入力回線１０１及び１１１から入
力される各セルが空きセルかどうかを判断する機能を有
しており、空きセルであると判断されると、その入力セ
ルは廃棄し、空きセルでなければ有効セルとみなしてそ
の入力セルを順番に取込んで蓄える。尚、入力セルが空
きセルか否かの判断は、ＡＴＭセルの各々にはそのセル
のヘッダ部分に空きセルかどうかを示す情報が予め設定
されていることから、このヘッダ部分の情報を参照する
ことにより行われるようになっている。First and second FIFO memories 10 and 1
1 has a function of determining whether or not each cell input from the corresponding ATM cell input lines 101 and 111 is an empty cell, and when it is determined to be an empty cell, the input cell is discarded and If it is not a cell, it is regarded as a valid cell, and its input cells are sequentially fetched and stored. It should be noted that the judgment as to whether or not the input cell is an empty cell is made because information indicating whether or not the ATM cell is an empty cell is preset in the header portion of each ATM cell, and therefore the information in this header portion is referred to. It is done by a thing.
【００１１】各ＦＩＦＯメモリ１０，１１は少くとも１
つのセルを蓄えることができ、１つでもセルが蓄えられ
ると、読出し要求信号１０４，１１４を夫々発生して制
御回路３０へ送出する。また、各ＦＩＦＯメモリ１０，
１１に蓄えられたセル数が、各メモリ１０，１１の蓄積
可能最大容量に達すると、書込み不可信号１０２，１１
２が生成され外部へ送出されるようになっている。Each FIFO memory 10, 11 has at least one
One cell can be stored, and when even one cell is stored, read request signals 104 and 114 are generated and sent to the control circuit 30. In addition, each FIFO memory 10,
When the number of cells stored in 11 reaches the maximum storable capacity of each memory 10, 11, the write disable signal 102, 11
2 is generated and sent to the outside.
【００１２】制御回路３０は、ＦＩＦＯメモリ１０，１
１の両方が読出し要求信号１０４，１１４を発生してい
る場合には、１セル毎にＦＩＦＯメモリ１０，１１の両
方から交互に読出す様に、すなわち排他的に読出し許可
信号１０５，１１５を生成し、それに応じて選択信号３
０１を生成する。また制御回路３０は、ＦＩＦＯメモリ
１０，１１の一方が読出し要求信号を発生している場合
には、その読出し要求信号を発生しているＦＩＦＯメモ
リに対する読出し許可信号を生成し、それに応じて選択
信号３０１を生成する。The control circuit 30 includes a FIFO memory 10, 1
When both 1 generate read request signals 104 and 114, the read permission signals 105 and 115 are generated so as to be alternately read from both the FIFO memories 10 and 11 for each cell. And select signal 3 accordingly
01 is generated. Further, when one of the FIFO memories 10 and 11 is generating a read request signal, the control circuit 30 generates a read permission signal for the FIFO memory generating the read request signal, and in response thereto, selects signal. Generate 301.
【００１３】更に、制御回路３１は、ＦＩＦＯメモリ１
０，１１のいずれも読出し要求信号を発生していない場
合には、選択信号３０１の状態は変化せず、よって直前
の選択状態が保持されるようになっている。この間選択
されているＦＩＦＯメモリからは空きセルが出力され
る。Further, the control circuit 31 includes a FIFO memory 1
When neither of 0 and 11 has generated the read request signal, the state of the selection signal 301 does not change, so that the immediately previous selection state is held. During this time, an empty cell is output from the selected FIFO memory.
【００１４】制御回路３０から発生される選択信号３０
１の切換えはセル同期信号発生回路２からのセル同期信
号４０１に同期して行われ、１つのセルが選択回路２０
から１つのセルが選択してＡＴＭセル出力回線２０１に
送出されている途中で、選択信号３０１の切換えが行わ
れることはない。Select signal 30 generated from control circuit 30
The switching of 1 is performed in synchronization with the cell synchronization signal 401 from the cell synchronization signal generation circuit 2, and one cell is selected by the selection circuit 20.
The selection signal 301 is not switched while one cell is selected and transmitted to the ATM cell output line 201.
【００１５】本実施例では、ＦＩＦＯメモリ１０，１１
の深さ（容量）を１セルとした場合、ＡＴＭセル入力回
線１０１，１１１の有効セルデータ転送速度の合計の最
大値は、ＡＴＭセル出力回線２０１のデータ転送速度以
下に制限されるが、ＦＩＦＯメモリの深さを大きくする
ことにより、一時的な有効セルデータ転送速度の増加に
対応することが可能である。In this embodiment, the FIFO memories 10 and 11 are
If the depth (capacity) of each cell is one cell, the maximum total effective cell data transfer rate of the ATM cell input lines 101 and 111 is limited to the data transfer rate of the ATM cell output line 201 or less. By increasing the memory depth, it is possible to deal with a temporary increase in the effective cell data transfer rate.
【００１６】また、入力側に接続される装置（図示せ
ず）が、ＦＩＦＯメモリ１０，１１の書込み不可信号１
０２，１１２を監視して、書込み不可であれば直ちにデ
ータ送信を停止する機能を有するものであれば、入力デ
ータ転送速度をＦＩＦＯメモリの深さに応じて大きくす
ることが可能となる。A device (not shown) connected to the input side is a write disable signal 1 of the FIFO memories 10 and 11.
If it has a function of monitoring 02, 112 and immediately stopping the data transmission if writing is not possible, the input data transfer rate can be increased according to the depth of the FIFO memory.
【００１７】図２は図１の制御回路３０の具体例を示す
回路図である。制御回路３０はＪ−Ｋフリップフロップ
３１と、このフリップフロップ３１のＪ，Ｋ入力へ信号
を夫々供給する２入力アンドゲート３２，３３とからな
っている。FIG. 2 is a circuit diagram showing a specific example of the control circuit 30 shown in FIG. The control circuit 30 comprises a JK flip-flop 31 and two-input AND gates 32 and 33 for supplying signals to the J and K inputs of the flip-flop 31, respectively.
【００１８】アンドゲート３２の２入力には、ＦＩＦＯ
メモリ１０の読出し要求信号１０４とセル同期信号４０
１とが印加され、その出力がフリップフロップ３１のＪ
入力となる。また、アンドゲート３３の２入力には、Ｆ
ＩＦＯメモリ１１の読出し要求信号１１４とセル同期信
号４０１とが印加され、その出力がフリップフロップ３
１のＫ入力となっている。A FIFO is connected to the two inputs of the AND gate 32.
Read request signal 104 of memory 10 and cell synchronization signal 40
1 is applied and its output is J of the flip-flop 31.
It becomes an input. In addition, F is connected to the 2 inputs of the AND gate 33.
The read request signal 114 of the IFO memory 11 and the cell synchronization signal 401 are applied, and the output thereof is the flip-flop 3.
It is a K input of 1.
【００１９】そして、フリップフロップ３１の正相出力
がＦＩＦＯメモリ１０の読出し許可信号１０５となると
共に選択信号３０１となり、またその逆相出力がＦＩＦ
Ｏメモリ１１の読出し許可信号１１５となる。The positive phase output of the flip-flop 31 becomes the read enable signal 105 of the FIFO memory 10 and the selection signal 301, and the negative phase output thereof becomes the FIF.
The read permission signal 115 of the O memory 11 is obtained.
【００２０】図３は図１に示した２入力セル多重回路を
２段縦続接続することにより３入力セル多重回路を構成
した場合のブロック図である。第１のＡＴＭセル入力回
線１０１と第２のＡＴＭセル入力回線１１１とを第１の
２入力セル多重回路１ａにて多重化してこれを共通出力
２０１ａとし、この共通出力２０１ａと第３のＡＴＭセ
ル入力回線１２１とを第２の２入力セル多重回路１ｂに
て多重化してこれを１つのＡＴＭセル出力回線２０１ｂ
へ導出するものである。FIG. 3 is a block diagram showing a case where a 3-input cell multiplex circuit shown in FIG. 1 is connected in cascade to form a 3-input cell multiplex circuit. The first ATM cell input line 101 and the second ATM cell input line 111 are multiplexed by the first 2-input cell multiplexing circuit 1a to form a common output 201a, and this common output 201a and the third ATM cell The input line 121 and the second two-input cell multiplexing circuit 1b are multiplexed to form one ATM cell output line 201b.
It is derived to.
【００２１】２入力オアゲート５は第１のセル多重回路
１ａの書込み不可信号１０２ａと第２のセル多重回路１
ｂの書込み不可信号１１２ｂとを２入力とし、新たな書
込み不可信号５１として外部へ出力する。また、２入力
オアゲート６は第１のセル多重回路１ａの書込み不可信
号１１２ａと第２のセル多重回路１ｂの書込み不可信号
１１２ｂとを２入力とし、新たな書込み不可信号６１と
して外部へ出力する。The 2-input OR gate 5 is connected to the write disable signal 102a of the first cell multiplexing circuit 1a and the second cell multiplexing circuit 1a.
The write prohibition signal 112b of b is input as two inputs, and is output to the outside as a new write prohibition signal 51. Further, the 2-input OR gate 6 receives the write disable signal 112a of the first cell multiplex circuit 1a and the write disable signal 112b of the second cell multiplex circuit 1b as two inputs, and outputs it as a new write disable signal 61 to the outside.
【００２２】第１及び第２のセル多重回路１ａ，１ｂの
各々に対応して第１及び第２のセル同期信号発生回路２
ａ及び２ｂが設けられている。第１のセル同期信号発生
回路２ａは第１のセル多重回路１ａのセル出力線２０１
ａのセル送出タイミングに同期したセル同期信号４０１
ａを発生して、第１のセル多重回路１ａ内の制御回路へ
供給する。First and second cell synchronization signal generating circuits 2 corresponding to the first and second cell multiplexing circuits 1a and 1b, respectively.
a and 2b are provided. The first cell synchronization signal generating circuit 2a is the cell output line 201 of the first cell multiplexing circuit 1a.
cell synchronization signal 401 synchronized with the cell transmission timing of a
a is generated and supplied to the control circuit in the first cell multiplexing circuit 1a.
【００２３】また、第２のセル同期信号発生回路２ｂは
第２のセル多重回路１ｂのセル出力線すなわちＡＴＭセ
ル出力回線２０１ｂのセル送出タイミングに同期したセ
ル同期信号４０１ｂを発生して、第２のセル多重回路１
ｂ内の制御回路へ供給する。The second cell synchronization signal generation circuit 2b generates a cell synchronization signal 401b in synchronization with the cell output line of the second cell multiplexing circuit 1b, that is, the cell transmission timing of the ATM cell output line 201b, and outputs the second cell synchronization signal 401b. Cell multiplexing circuit 1
Supply to the control circuit in b.
【００２４】第１のセル同期信号発生回路２ａのセル同
期信号は第２のセル同期信号発生回路２ｂのセル同期信
号に比し、一般には同期は大に設定される。The cell synchronization signal of the first cell synchronization signal generation circuit 2a is generally set to be larger than the cell synchronization signal of the second cell synchronization signal generation circuit 2b.
【００２５】図３に示した例では２段の縦続接続構成と
して３入力１出力ＡＴＭセル多重回路を構成している
が、ｎ段の縦続接続構成として、ｎ＋１入力１出力ＡＴ
Ｍセル多重回路を構成できる。In the example shown in FIG. 3, a three-input one-output ATM cell multiplexing circuit is constructed as a two-stage cascade connection configuration, but an n + 1-input one-output AT is provided as an n-stage cascade connection configuration.
An M cell multiplex circuit can be constructed.
【００２６】[0026]
【発明の効果】叙上の如く、本発明によれば、各ＡＴＭ
セル入力回線毎にＦＩＦＯメモリを設けて空きセルでな
いＡＴＭセルのみを順次蓄え、この蓄えられたセルを予
め定められたセル送出タイミングで交互に１セルづつ順
次読出して１つのＡＴＭセル出力回線に送出するように
したので、極めて小規模な回路構成でＡＴＭセル多重回
路を実現できるという効果がある。また、基本となる２
入力ＡＴＭセル多重回路をｎ段縦続接続することによ
り、ｎ＋１入力のＡＴＭセル多重回路が極めて容易に得
られるという効果がある。As described above, according to the present invention, each ATM is
A FIFO memory is provided for each cell input line to sequentially store only non-empty ATM cells, and the stored cells are alternately read one by one at a predetermined cell sending timing and sent to one ATM cell output line. By doing so, there is an effect that an ATM cell multiplexing circuit can be realized with an extremely small-scale circuit configuration. Also, the basic 2
By connecting the input ATM cell multiplex circuits in cascade in n stages, there is an effect that an n + 1 input ATM cell multiplex circuit can be obtained very easily.
【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】図１の実施例における制御回路３０の具体例を
示す回路図である。FIG. 2 is a circuit diagram showing a specific example of a control circuit 30 in the embodiment of FIG.
【図３】本発明の実施例の多入力セル多重回路のブロッ
ク図である。FIG. 3 is a block diagram of a multi-input cell multiplexing circuit according to an embodiment of the present invention.
１ ２入力セル多重回路 ２ セル同期信号発生回路 １０，１１ ＦＩＦＯメモリ ２０ 選択回路 ３０ 制御回路 ３１ Ｊ−Ｋフリップフロップ ３２，３３ ２入力アンドゲート 1 2 Input Cell Multiplexing Circuit 2 Cell Synchronous Signal Generation Circuit 10, 11 FIFO Memory 20 Selection Circuit 30 Control Circuit 31 JK Flip Flop 32, 33 2 Input AND Gate
Claims (3)
セルを多重化して１つのＡＴＭ出力回線に送出するＡＴ
Ｍセル多重回路であって、前記第１及び第２のＡＴＭセ
ル入力回線に夫々対応して設けられ対応入力セルが空き
セルか否かを検出して空きセル以外のセルを夫々順次蓄
えて蓄積セルが存在するときに読出し要求を夫々発生す
る第１及び第２のＦＩＦＯ（ファーストインファースト
アウト）メモリと、前記読出し要求の各々を監視して前
記第１及び第２のＦＩＦＯメモリの排他的読出し許可信
号を発生して前記第１及び第２のＦＩＦＯメモリの読出
し出力を択一的に前記ＡＴＭ出力回線に導出する制御手
段とを含むことを特徴とするＡＴＭセル多重回路。1. An AT which multiplexes cells of a first and a second ATM cell input lines and sends them to one ATM output line.
An M cell multiplexing circuit, which is provided corresponding to each of the first and second ATM cell input lines, detects whether or not the corresponding input cell is an empty cell, and sequentially stores and stores cells other than the empty cell. Exclusive first and second FIFO (first-in-first-out) memories for generating read requests when cells are present, and for monitoring each of the read requests to exclusively read the first and second FIFO memories An ATM cell multiplexing circuit comprising: a control means for generating a permission signal and selectively deriving the read outputs of the first and second FIFO memories to the ATM output line.
ＩＦＯメモリの両者から読出し要求が発生されている場
合には１セル毎に前記第１及び第２のＦＩＦＯメモリか
ら交互に読出し、一方のＦＩＦＯメモリから読出し要求
が発生されている場合にはその読出し要求を発生してい
るＦＩＦＯメモリからセルを読出し、いずれのＦＩＦＯ
メモリからも読出し要求が発生されていない場合は直前
の読出し選択状態を維持するよう構成されていることを
特徴とする請求項１記載のＡＴＭセル多重回路。2. The control means includes the first and second Fs.
When a read request is issued from both IFO memories, the cells are read alternately from the first and second FIFO memories cell by cell, and when a read request is issued from one of the FIFO memories, the read operation is performed. Read the cell from the FIFO memory requesting which FIFO
2. The ATM cell multiplexing circuit according to claim 1, wherein when the read request is not issued from the memory, the immediately preceding read selected state is maintained.
ルを多重化して１つのＡＴＭ出力回線に送出するＡＴＭ
セル多重回路であって、 前記第１及び第２のＡＴＭセル入力回線に夫々対応して
設けられ対応入力セルが空きセルか否かを検出して空き
セル以外のセルを夫々順次蓄えて蓄積セルが存在すると
きに読出し要求を夫々発生する第１及び第２のＦＩＦＯ
メモリと、前記読出し要求の各々を監視して前記第１及
び第２のＦＩＦＯメモリの排他的読出し許可信号を発生
して前記第１及び第２のＦＩＦＯメモリの読出し出力を
択一的に共通出力線に導出する制御手段とを有する第１
のＡＴＭセル多重手段と、 前記第３のＡＴＭセル入力回線及び前記共通出力線に夫
々対応して設けられ対応入力セルが空きセルか否かを検
出して空きセル以外のセルを夫々順次蓄えて蓄積セルが
存在するときに読出し要求を夫々発生する第３及び第４
のＦＩＦＯメモリと、前記読出し要求の各々を監視して
前記第３及び第４のＦＩＦＯメモリの排他的読出し許可
信号を発生して前記第３及び第４のＦＩＦＯメモリの読
出し出力を択一的に前記ＡＴＭ出力回線に導出する制御
手段とを有する第２のＡＴＭセル多重手段と、 を含むことを特徴とするＡＴＭセル多重回路。3. An ATM which multiplexes cells of the first to third ATM cell input lines and sends them to one ATM output line.
A cell multiplexing circuit, which is provided corresponding to each of the first and second ATM cell input lines, detects whether or not the corresponding input cell is an empty cell, and sequentially stores cells other than the empty cell to accumulate cells. First and second FIFOs that respectively generate read requests when there are
A memory and each of the read requests are monitored to generate an exclusive read enable signal for the first and second FIFO memories to selectively output the read outputs of the first and second FIFO memories in common. First having a control means leading to a line
Of the ATM cell multiplexing means and the third ATM cell input line and the common output line are provided in correspondence with each other to detect whether or not the corresponding input cell is an empty cell and sequentially store cells other than the empty cell. Third and fourth generation of read requests when storage cells exist, respectively
Of the FIFO memory and each of the read requests, generate an exclusive read enable signal for the third and fourth FIFO memories, and selectively output the read outputs of the third and fourth FIFO memories. A second ATM cell multiplexing means having a control means leading to the ATM output line, and an ATM cell multiplexing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207892A JPH0653989A (en) | 1992-07-29 | 1992-07-29 | Atm cell multiple circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207892A JPH0653989A (en) | 1992-07-29 | 1992-07-29 | Atm cell multiple circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653989A true JPH0653989A (en) | 1994-02-25 |
Family
ID=16776781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22207892A Pending JPH0653989A (en) | 1992-07-29 | 1992-07-29 | Atm cell multiple circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653989A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427243A (en) * | 1990-05-22 | 1992-01-30 | Nec Corp | Atm cell concentrating system |
| JPH04104540A (en) * | 1990-08-23 | 1992-04-07 | Mitsubishi Electric Corp | Multiplexer |
| JPH04176229A (en) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | Atm switch, multiplexer and its control method |
-
1992
- 1992-07-29 JP JP22207892A patent/JPH0653989A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427243A (en) * | 1990-05-22 | 1992-01-30 | Nec Corp | Atm cell concentrating system |
| JPH04104540A (en) * | 1990-08-23 | 1992-04-07 | Mitsubishi Electric Corp | Multiplexer |
| JPH04176229A (en) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | Atm switch, multiplexer and its control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4480845B2 (en) | TDM switch system with very wide memory width | |
| CA2111432C (en) | Asynchronous transfer mode (atm) switch fabric | |
| EP0905610B1 (en) | Dual port buffer | |
| US5398235A (en) | Cell exchanging apparatus | |
| JPH07321824A (en) | Chip for cell switch fabric | |
| US5414696A (en) | Cell exchanging apparatus | |
| US4769813A (en) | Ring communication system | |
| JP2628701B2 (en) | Switch for prioritized information packets | |
| JP2950231B2 (en) | Cellular transfer data reassembly buffer control apparatus and control method | |
| EP0033337A1 (en) | Digital loop synchronization circuit. | |
| JPH0653989A (en) | Atm cell multiple circuit | |
| US3859465A (en) | Data transmission system with multiple access for the connected users | |
| EP0910904B1 (en) | Arrangement and method relating to the handling of redundant signals and a telecommunications system comprising such | |
| US5481215A (en) | Coherent multiplexer controller | |
| US4794593A (en) | Time-division multiplexed communication apparatus | |
| KR0175571B1 (en) | How to Create a Forward Performance Monitoring Operation and Maintenance Cell | |
| US4387446A (en) | Stack control system | |
| US5708661A (en) | Asynchronous transfer mode cell demultiplexing control apparatus | |
| CA2090101C (en) | Cell exchanging apparatus | |
| JP2802400B2 (en) | Line switching method | |
| KR950000671B1 (en) | Cell multiplexing device in asynchronous transfer mode | |
| JP3887747B2 (en) | Signal loss detection device and signal loss detection method | |
| JP2770375B2 (en) | Transmission delay phase compensation circuit | |
| JP3655775B2 (en) | ATM cell output control system | |
| JPS6333360B2 (en) |