JPH0653791A - Timing adjustment circuit by differential gate - Google Patents
Timing adjustment circuit by differential gateInfo
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- JPH0653791A JPH0653791A JP4224907A JP22490792A JPH0653791A JP H0653791 A JPH0653791 A JP H0653791A JP 4224907 A JP4224907 A JP 4224907A JP 22490792 A JP22490792 A JP 22490792A JP H0653791 A JPH0653791 A JP H0653791A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、縦続接続された差動
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing adjusting circuit which utilizes the delay time of differential gates connected in cascade.
【０００２】[0002]
【従来の技術】ＩＣテスタでは、テストパターンを試験
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図７により説明す
る。図７の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。2. Description of the Related Art In an IC tester, a test pattern is added to an IC to be tested and the quality of the IC is judged by the response signal. Next, the configuration of the IC tester will be described with reference to FIG. In FIG. 7, 21 is a pattern generator for generating a test pattern, 22 and 23 are timing adjustment circuits, 24 and 25 are drivers, 26 is an IC to be tested, and 27 and 28 are lines. From the drivers 24 and 25 through the tracks 27 and 28,
When the test pattern is sent, since the transmission delay occurs due to the lines 27 and 28, the timing adjusting circuits 22 and 23 adjust the timing of the test pattern.
【０００３】パターン発生器２１からドライバ２４・２
５までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃに加えられる。線路２７・２８による伝送遅延はタイ
ミング調整回路２２・２３で補正される。From the pattern generator 21 to the driver 24.2
Up to 5, a test pattern is sent by a differential signal, which will be described later, and a normal on / off signal from the drivers 24 and 25 is I.
Added to C. The transmission delay due to the lines 27 and 28 is corrected by the timing adjusting circuits 22 and 23.
【０００４】次に、従来技術によるタイミング調整回路
の構成を図５により説明する。図５の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは差動ゲート、３Ａ〜３ＤはＡＮＤゲ
ート、３Ｅは制御信号発生器、３ＦはＯＲゲート、４は
出力差動ゲート、５Ａと５Ｂは出力端子である。ＡＮＤ
ゲート３Ａ〜３Ｄと制御信号発生器３ＥとＯＲゲート３
Ｆでセレクタ３を構成する。差動ゲートの動作について
は、例えば特開平2-253715号公報にも記載されている。Next, the structure of a timing adjusting circuit according to the prior art will be described with reference to FIG. In FIG. 5, 1A and 1B are input terminals, 2A to 2D are differential gates, 3A to 3D are AND gates, 3E is a control signal generator, 3F is an OR gate, 4 is an output differential gate, and 5A and 5B are output terminals. Is. AND
Gates 3A to 3D, control signal generator 3E, and OR gate 3
F constitutes the selector 3. The operation of the differential gate is also described in, for example, Japanese Patent Application Laid-Open No. 2-253715.
【０００５】図５の入力端子１Ａ・１Ｂから差動信号が
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図５では、差動ゲート２Ａ〜２Ｄを４段
で構成しているが、４段以外でもよい。Differential signals are input to the input differential gates 2A to 2D from the input terminals 1A and 1B of FIG. The differential signal is
Each time the signal passes through the input differential gates 2A to 2D, it is delayed by a fixed time. In FIG. 5, the differential gates 2A to 2D are configured in four stages, but the number of stages other than four stages may be adopted.
【０００６】入力差動ゲート２Ａ〜２Ｄの第１の出力
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート４の第１の入力に入力され、
第２の入力にはＶBBが入力される。第１の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子５Ａ
・５Ｂから遅延された差動信号を出力する。The first outputs of the input differential gates 2A to 2D are input to the AND gates 3A to 3D, respectively. A
Outputs of the ND gates 3A to 3D are selected by the control signal generator 3E and input to the OR gate 3F. OR gate 3
The output of F is input to the first input of the output differential gate 4,
V BB is input to the second input. First input "H"
Output terminal 5A when the level and the "L" level are inverted
Output the delayed differential signal from 5B.
【０００７】次に、図５の各部の波形を図６により説明
する。図６アは入力信号１Ａの波形であり、「Ｌ」レベ
ルから「Ｈ」レベルに変化する。図６イは入力信号１Ｂ
の波形であり、図６アの反転信号である。図６ウは入力
差動ゲート２Ａの第１の出力の波形であり、図６アの波
形に対し、遅延時間ΔＴ１だけ遅れて出力する。図６エ
は入力差動ゲート２Ａの第２の出力の波形であり、図６
イの波形に対して時間ΔＴ１だけ遅れて出力する。Next, the waveform of each part in FIG. 5 will be described with reference to FIG. FIG. 6A shows the waveform of the input signal 1A, which changes from the "L" level to the "H" level. Figure 6a shows the input signal 1B
Is the waveform, and is the inverted signal of FIG. FIG. 6C shows the waveform of the first output of the input differential gate 2A, which is delayed by the delay time .DELTA.T1 from the waveform of FIG. FIG. 6D shows the waveform of the second output of the input differential gate 2A.
The output is delayed by time ΔT1 with respect to the waveform of b.
【０００８】図６オは入力差動ゲート２Ａの入力波形で
ある。入力差動ゲート２Ａの入力には入力信号１１と入
力信号１２で構成される差動信号が同時に入力されるの
で、図６アと図６イの波形を合成した波形図になる。図
６カは入力差動ゲート２Ａの出力波形である。入力差動
ゲート２Ａは差動信号のレベルが反転したときに信号を
出力するので、図６ウと図６エの波形を合成した波形図
になる。FIG. 6E shows the input waveform of the input differential gate 2A. Since a differential signal composed of the input signal 11 and the input signal 12 is simultaneously input to the input of the input differential gate 2A, a waveform diagram in which the waveforms of FIGS. 6A and 6A are combined is obtained. FIG. 6F shows the output waveform of the input differential gate 2A. Since the input differential gate 2A outputs a signal when the level of the differential signal is inverted, a waveform diagram in which the waveforms of FIGS. 6C and 6E are combined is obtained.
【０００９】図６キは入力差動ゲート２Ｂの出力波形で
あり、図６カよりΔＴ２だけ信号が遅れる。したがっ
て、入力差動ゲート２Ｂの出力は、図６オよりΔＴ１＋
ΔＴ２だけ遅れる。図６クは入力差動ゲート２Ｃの出力
波形であり、図６キよりΔＴ３だけ信号が遅れる。した
がって、入力差動ゲート２Ｃの出力は、図６オよりΔＴ
１＋ΔＴ２＋ΔＴ３だけ信号が遅れる。図６ケは入力差
動ゲート２Ｄの出力波形であり、図６クよりΔＴ４だけ
信号が遅れる。したがって、入力差動ゲート２Ｄの出力
は、図６オよりΔＴ１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信
号が遅れる。例えば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓ
とすれば、入力差動ゲート２Ｄの出力は入力端子１Ａ・
１Ｂの差動信号より４ｎｓだけ遅れる。FIG. 6C shows the output waveform of the input differential gate 2B, and the signal is delayed by ΔT2 from FIG. 6C. Therefore, the output of the input differential gate 2B is ΔT1 + from FIG.
Delay by ΔT2. FIG. 6C shows the output waveform of the input differential gate 2C, and the signal is delayed by .DELTA.T3 from FIG. Therefore, the output of the input differential gate 2C is ΔT from FIG.
The signal is delayed by 1 + ΔT2 + ΔT3. FIG. 6C shows the output waveform of the input differential gate 2D, and the signal is delayed by ΔT4 from FIG. 6C. Therefore, the output of the input differential gate 2D is delayed by ΔT1 + ΔT2 + ΔT3 + ΔT4 from FIG. For example, the delay times ΔT1 to ΔT4 are set to 1 ns
If so, the output of the input differential gate 2D is the input terminal 1A.
It lags behind the 1B differential signal by 4 ns.
【００１０】入力差動ゲート２Ａ〜２Ｄの出力を制御信
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から出力することができ
る。なお、図３では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。By selecting the output of the input differential gates 2A to 2D by the output of the control signal generator 3E, it is possible to change the delay time and output the differential signal from the output differential gate 4. In FIG. 3, the delay times of the AND gates 3A to 3D and the OR gate 3F are not taken into consideration.
【００１１】[0011]
【考案が解決しようとする課題】図５の構成では、入力
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート４も第２の入力
のＶBBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。この考案は、遅延分解能を差動ゲー
トの遅延時間の１／４の分解能で調整する差動信号のタ
イミング調整回路の提供を目的とする。In the configuration of FIG. 5, since the differential signal is delayed by the delay time of the input differential gates 2A to 2D, the time width of timing adjustment cannot be set to the delay time or less. Further, the output differential gate 4 can also adjust the output timing by raising or lowering the level of V BB of the second input, but in this case, the pulse width of the output changes. It is an object of the present invention to provide a differential signal timing adjustment circuit which adjusts the delay resolution with a resolution of ¼ of the delay time of the differential gate.
【００１２】[0012]
【課題を解決するための手段】この目的を達成するた
め、この発明では、入力信号２Ａと入力信号２Ｂで構成
され、入力信号２Ｂは入力信号２Ａの反転信号である差
動信号を入力とし、前記差動信号を第１の出力と第２の
出力とする差動ゲート１と、差動ゲート１の第１の出力
と第２の出力を入力とし、遅延した差動信号を第１の出
力と第２の出力とする差動ゲート２と、差動ゲート１の
第１の出力と第２の出力を入力とし、遅延した差動信号
を第１の出力と第２の出力とする差動ゲート３と、差動
ゲート１の第１の出力と差動ゲート２の第１の出力を入
力とし、遅延した差動信号を第１の出力と第２の出力と
する差動ゲート４と、差動ゲート３の第１の出力と第２
の出力を入力とし、遅延した差動信号を第１の出力とす
る差動ゲート５と、差動ゲート３の第１の出力と差動ゲ
ート４の第１の出力を入力とし、遅延した差動信号を第
１の出力とする差動ゲート６と、差動ゲート５・６の出
力をそれぞれ入力するセレクタ１０とを備え、セレクタ
１０により複数の入力差動ゲートの第１の出力のうちの
一つを選択することによりセレクタ１０の出力のタイミ
ングを調整する。To achieve this object, the present invention comprises an input signal 2A and an input signal 2B, and the input signal 2B receives a differential signal which is an inverted signal of the input signal 2A as an input, A differential gate 1 that outputs the differential signal as a first output and a second output, and a delayed differential signal that receives the first output and the second output of the differential gate 1 as inputs And a differential gate 2 which outputs the second output, and a differential gate 2 which inputs the first output and the second output of the differential gate 1 and outputs a delayed differential signal as the first output and the second output. A gate 3; a differential gate 4 that receives the first output of the differential gate 1 and the first output of the differential gate 2 as input and outputs a delayed differential signal as a first output and a second output; The first output and the second of the differential gate 3
Of the differential gate 5 that receives the delayed differential signal as the first output, and the first output of the differential gate 3 and the first output of the differential gate 4 as the input. A differential gate 6 that outputs a dynamic signal as a first output, and a selector 10 that inputs the outputs of the differential gates 5 and 6, respectively. The timing of the output of the selector 10 is adjusted by selecting one.
【００１３】[0013]
【作用】この発明によるタイミング調整回路の構成を図
１により説明する。図１の１〜６は差動ゲート、１０は
セレクタであり、差動ゲート１〜６で遅延させた信号を
セレクタ１０で選択し、出力端子１Ｃ及び１Ｄに信号を
出力する。The structure of the timing adjusting circuit according to the present invention will be described with reference to FIG. In FIG. 1, 1 to 6 are differential gates, and 10 is a selector. The selector 10 selects the signals delayed by the differential gates 1 to 6 and outputs the signals to the output terminals 1C and 1D.
【００１４】次に、セレクタ１０の入出力を図２により
説明する。図２アは入力差動ゲート５・６の入力波形で
あり、立上りの信号１３は差動ゲート３の第１の出力信
号である。また、立下りの信号１４・１５は入力差動ゲ
ート５・６の第２の入力であり、信号１４・１５の時間
差はΔＴ／２である。図２イは入力差動ゲート５・６の
出力波形である。入力差動ゲート５・６は差動入力信号
のレベルが反転すると、反転して出力信号を出すので、
図２アの信号１３と信号１４・１５の交点で信号を出力
する。この時、交点間の時間差はΔＴ／４となる。した
がって、セレクタ１０が入力差動ゲート５・６の出力を
選択することにより、出力を入力差動ゲートの遅延時間
の１／４の分解能で調整することができる。Next, the input / output of the selector 10 will be described with reference to FIG. FIG. 2A shows the input waveforms of the input differential gates 5 and 6, and the rising signal 13 is the first output signal of the differential gate 3. The falling signals 14 and 15 are the second inputs of the input differential gates 5 and 6, and the time difference between the signals 14 and 15 is ΔT / 2. FIG. 2A shows output waveforms of the input differential gates 5 and 6. The input differential gates 5 and 6 invert and output the output signal when the level of the differential input signal is inverted,
A signal is output at the intersection of the signal 13 and the signals 14 and 15 in FIG. At this time, the time difference between the intersections is ΔT / 4. Therefore, when the selector 10 selects the output of the input differential gates 5 and 6, the output can be adjusted with a resolution of 1/4 of the delay time of the input differential gate.
【００１５】[0015]
【実施例】次に、図１の実施例の構成を図３に示す。図
３は図１の構成に差動ゲート７〜９を接続したものであ
る。差動ゲート７は、差動ゲート２の第２の出力を入力
とし、遅延した信号を出力する。差動ゲート８は差動ゲ
ート４の第１の出力と第２の出力を入力とし、遅延した
信号を出力する。差動ゲート９は差動ゲート４の第２の
出力と差動ゲート７の第１の出力を入力とし、遅延した
信号を出力する。EXAMPLE FIG. 3 shows the structure of the example of FIG. FIG. 3 shows the configuration of FIG. 1 in which differential gates 7 to 9 are connected. The differential gate 7 receives the second output of the differential gate 2 as an input and outputs a delayed signal. The differential gate 8 inputs the first output and the second output of the differential gate 4 and outputs a delayed signal. The differential gate 9 receives the second output of the differential gate 4 and the first output of the differential gate 7, and outputs a delayed signal.
【００１６】ＡＮＤゲート１０Ａ〜１０Ｄは差動ゲート
５・６・８・９の第１の出力をそれぞれ第１の入力と
し、制御信号発生器１０Ｅの出力を第２の入力として、
ＯＲゲート１０ＦにＡＮＤゲート１０Ａ〜１０Ｄのうち
の一つを出力する。ＡＮＤゲート１０Ａ〜１０Ｄと制御
信号発生器１０ＥとＯＲゲート１０Ｆでセレクタ１０を
構成する。The AND gates 10A to 10D use the first outputs of the differential gates 5, 6, 8 and 9 as their first inputs and the output of the control signal generator 10E as their second inputs.
One of the AND gates 10A to 10D is output to the OR gate 10F. The AND gates 10A to 10D, the control signal generator 10E, and the OR gate 10F form a selector 10.
【００１７】次に、図３のタイムチャートを図４に示
す。図４のアは入力差動ゲート１に入力する入力信号１
１・１２の波形であり、イは入力差動ゲート１の出力信
号の波形である。図４のアとイで、入力差動ゲート１に
入力した信号はΔＴだけ遅延して出力する。入力差動ゲ
ート２の入力は図４のイと同じである。図４のウは入力
差動ゲート２の出力信号の波形であり、図４のイよりΔ
Ｔだけ遅延して出力する。Next, the time chart of FIG. 3 is shown in FIG. 4A shows an input signal 1 input to the input differential gate 1.
The waveforms 1 and 12 are the waveforms of the output signal of the input differential gate 1. 4A and 4B, the signal input to the input differential gate 1 is delayed by ΔT and then output. The input of the input differential gate 2 is the same as that in FIG. C in FIG. 4 shows the waveform of the output signal of the input differential gate 2.
The output is delayed by T.
【００１８】入力差動ゲート３の入力は図４のイと同じ
である。入力差動ゲート３の出力は図４のウと同じであ
る。図４のエは入力差動ゲート５の出力信号の波形であ
り、入力差動ゲート３の出力信号である図４ウの信号を
入力とし、ΔＴだけ遅延して立上り信号を出力する。図
４のオは入力差動ゲート４の入力信号の波形であり、図
４イの立下りの信号と図４ウの立上りの信号である。図
４のカは入力差動ゲート４の出力信号の波形であり、図
４オの交点からΔＴだけ遅延して出力信号を出してい
る。The input of the input differential gate 3 is the same as that in FIG. The output of the input differential gate 3 is the same as that shown in FIG. FIG. 4D shows the waveform of the output signal of the input differential gate 5, which receives the signal of FIG. 4C which is the output signal of the input differential gate 3, and delays it by ΔT and outputs the rising signal. 4e shows the waveform of the input signal of the input differential gate 4, which is the falling signal of FIG. 4a and the rising signal of FIG. 4c. 4C shows the waveform of the output signal of the input differential gate 4, which is delayed by .DELTA.T from the intersection of FIG.
【００１９】図４のキは入力差動ゲート７の出力信号の
波形であり、図４ウの立下りの信号を入力とし、ΔＴだ
け遅延して信号を出力している。図４のクは入力差動ゲ
ート６の入力信号の波形であり、図４ウの立上りの信号
と図４カの立下りの信号を入力している。図４のケは入
力差動ゲート６の出力信号の波形であり、図４クの交点
からΔＴだけ遅延して出力信号のうち立上りの信号を出
力する。図４のコは入力差動ゲート８の出力信号の波形
であり、入力差動ゲート４の出力信号である図４カの信
号を入力とし、ΔＴだけ遅延して、出力信号のうち立上
りの信号を出力する。4C shows the waveform of the output signal of the input differential gate 7, which receives the falling signal of FIG. 4C as an input and outputs the signal delayed by ΔT. 4 is a waveform of the input signal of the input differential gate 6, and the rising signal of FIG. 4C and the falling signal of FIG. 4C are input. FIG. 4C shows the waveform of the output signal of the input differential gate 6, which is delayed by ΔT from the intersection of FIG. 4C and outputs the rising signal of the output signals. 4C shows the waveform of the output signal of the input differential gate 8, the signal of FIG. 4 which is the output signal of the input differential gate 4 is input, delayed by ΔT, and the rising signal of the output signal. Is output.
【００２０】図４のサは入力差動ゲート９の入力信号の
波形であり、入力差動ゲート４の出力信号である図４カ
の立上りの信号と入力差動ゲート７の出力信号である図
４キの立下りの信号を入力している。図４のシは入力差
動ゲート９の出力信号の波形であり、図４サの交点から
ΔＴだけ遅延して、出力信号のうち立上りの信号を出力
する。図４のスは入力差動ゲート５・６・８・９の出力
である図４エ・ケ・コ・シを同時に示した波形図であ
る。図４スで、入力差動ゲート５・６・８・９の出力の
時間差はΔＴ／４づつとなる。4 is a waveform of the input signal of the input differential gate 9, the rising signal of FIG. 4 which is the output signal of the input differential gate 4 and the output signal of the input differential gate 7. The signal of the 4th fall is input. 4 shows the waveform of the output signal of the input differential gate 9, which is delayed by ΔT from the intersection of FIG. 4 and outputs the rising signal of the output signals. 4 is a waveform diagram simultaneously showing the outputs of the input differential gates 5, 6, 8 and 9 shown in FIG. In FIG. 4, the time difference between the outputs of the input differential gates 5, 6, 8, and 9 is ΔT / 4.
【００２１】入力差動ゲート５・６・８・９の出力を制
御信号発生器１０Ｅの出力で選ぶことにより、遅延時間
を変えて差動信号を出力することができる。例えば、入
力差動ゲート１〜９の遅延時間ΔＴを２ｎｓとすると、
制御信号発生器１０Ｅの選択により、出力は 0.5ｎｓの
間隔でタイミング調整することができる。By selecting the output of the input differential gates 5, 6, 8 and 9 by the output of the control signal generator 10E, it is possible to output a differential signal while changing the delay time. For example, if the delay time ΔT of the input differential gates 1 to 9 is 2 ns,
The output can be timing-adjusted at intervals of 0.5 ns by selecting the control signal generator 10E.
【００２２】また、図１に示す入力差動ゲートの組み合
わせにより、入力差動ゲートの遅延時間の１／４の時間
でのタイミング調整を可能としているが、入力差動ゲー
トの追加および組み合わせを変えることにより、タイミ
ング調整を入力差動ゲートの遅延時間の１／４以下にす
る事ができる。なお、図３では、ＡＮＤゲート１０Ａ〜
１０ＤとＯＲゲート１０Ｆの遅延時間は考慮されていな
い。The combination of the input differential gates shown in FIG. 1 makes it possible to adjust the timing within 1/4 of the delay time of the input differential gates, but the addition and combination of the input differential gates are changed. As a result, the timing adjustment can be made ¼ or less of the delay time of the input differential gate. In FIG. 3, AND gates 10A to
The delay time of 10D and OR gate 10F is not taken into consideration.
【００２３】[0023]
【発明の効果】この発明によれば、縦続接続している入
力差動ゲートの第１の入力端子と第２の入力端子に入力
する信号を、それぞれ異なる入力差動ゲートの出力から
入力し、これを組み合わせてセレクタに入力して選択す
ることにより、出力信号のタイミングを入力差動ゲート
の遅延時間の１／４以下の分解能で調整することができ
る。According to the present invention, signals input to the first input terminal and the second input terminal of cascaded input differential gates are input from the outputs of different input differential gates, respectively. By combining these and inputting them to the selector for selection, the timing of the output signal can be adjusted with a resolution of ¼ or less of the delay time of the input differential gate.
【図１】この発明によるタイミング調整回路の構成図で
ある。FIG. 1 is a configuration diagram of a timing adjustment circuit according to the present invention.
【図２】図１のセレクタ１０の入出力波形図である。FIG. 2 is an input / output waveform diagram of the selector 10 of FIG.
【図３】この発明による実施例の構成図である。FIG. 3 is a configuration diagram of an embodiment according to the present invention.
【図４】図３の動作を説明する波形図である。FIG. 4 is a waveform diagram illustrating the operation of FIG.
【図５】従来技術によるタイミング調整回路の構成図で
ある。FIG. 5 is a configuration diagram of a timing adjustment circuit according to a conventional technique.
【図６】図５の動作説明用波形図である。6 is a waveform diagram for explaining the operation of FIG.
【図７】ＩＣテスタの構成説明図である。FIG. 7 is an explanatory diagram of a configuration of an IC tester.
１〜９ 入力差動ゲート １０Ａ〜１０Ｄ ＡＮＤゲート １０Ｅ 制御信号発生器 １０Ｆ ＯＲゲート 1-9 input differential gate 10A-10D AND gate 10E control signal generator 10F OR gate
Claims (1)
B)で構成され、第２の入力信号(1B)は第１の入力信号(1
A)の反転信号である差動信号を入力とし、前記差動信号
を第１の出力と第２の出力とする差動ゲート１と、 差動ゲート１の第１の出力と第２の出力を入力とし、遅
延した差動信号を第１の出力と第２の出力とする差動ゲ
ート２と、 差動ゲート１の第１の出力と第２の出力を入力とし、遅
延した差動信号を第１の出力と第２の出力とする差動ゲ
ート３と、 差動ゲート１の第１の出力と差動ゲート２の第１の出力
を入力とし、遅延した差動信号を第１の出力と第２の出
力とする差動ゲート４と、 差動ゲート３の第１の出力と第２の出力を入力とし、遅
延した差動信号を第１の出力とする差動ゲート５と、 差動ゲート３の第１の出力と差動ゲート４の第１の出力
を入力とし、遅延した差動信号を第１の出力とする差動
ゲート６と、 差動ゲート(5,6) の出力をそれぞれ入力するセレクタ１
０とを備え、 セレクタ１０により複数の入力差動ゲートの第１の出力
のうちの一つを選択することによりセレクタ１０の出力
のタイミングを調整することを特徴とする差動ゲートに
よるタイミング調整回路。1. A first input signal (1A) and a second input signal (1A)
B), the second input signal (1B) is the first input signal (1B)
A differential gate 1 which receives a differential signal which is an inverted signal of A) as an input and which makes the differential signal a first output and a second output, and a first output and a second output of the differential gate 1. And a differential gate 2 that inputs the delayed differential signal as the first output and the second output, and a delayed differential signal that receives the first output and the second output of the differential gate 1 as inputs. To the first output and the second output of the differential gate 1, and the first output of the differential gate 1 and the first output of the differential gate 2 as inputs, the delayed differential signal to the first A differential gate 4 serving as an output and a second output, a differential gate 5 serving as an input to the first output and the second output of the differential gate 3, and a delayed differential signal serving as a first output, A differential gate 6 which receives the first output of the differential gate 3 and the first output of the differential gate 4 as an input and uses a delayed differential signal as the first output, and a differential gate (5, 6) 1 for inputting each output of
0, and a timing adjustment circuit using a differential gate, characterized in that the selector 10 selects one of the first outputs of a plurality of input differential gates to adjust the timing of the output of the selector 10. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224907A JP3049579B2 (en) | 1992-07-31 | 1992-07-31 | Timing adjustment circuit with differential gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4224907A JP3049579B2 (en) | 1992-07-31 | 1992-07-31 | Timing adjustment circuit with differential gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653791A true JPH0653791A (en) | 1994-02-25 |
| JP3049579B2 JP3049579B2 (en) | 2000-06-05 |
Family
ID=16821031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4224907A Expired - Lifetime JP3049579B2 (en) | 1992-07-31 | 1992-07-31 | Timing adjustment circuit with differential gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049579B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370988B1 (en) * | 2000-03-30 | 2003-02-05 | 닛뽕덴끼 가부시끼가이샤 | Digital phase control circuit |
| KR101066563B1 (en) * | 2007-09-12 | 2011-09-21 | 가부시키가이샤 어드밴티스트 | Differential signal transmitting apparatus and test apparatus |
-
1992
- 1992-07-31 JP JP4224907A patent/JP3049579B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370988B1 (en) * | 2000-03-30 | 2003-02-05 | 닛뽕덴끼 가부시끼가이샤 | Digital phase control circuit |
| KR101066563B1 (en) * | 2007-09-12 | 2011-09-21 | 가부시키가이샤 어드밴티스트 | Differential signal transmitting apparatus and test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049579B2 (en) | 2000-06-05 |
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