JPH0653225A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0653225A JPH0653225A JP20638892A JP20638892A JPH0653225A JP H0653225 A JPH0653225 A JP H0653225A JP 20638892 A JP20638892 A JP 20638892A JP 20638892 A JP20638892 A JP 20638892A JP H0653225 A JPH0653225 A JP H0653225A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- substrate
- resist
- buried collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 大電流を流すために必要な大面積を、チップ
面積を増大することなく実現でき、高集積化を可能とす
ることができるバイポーラトランジスタを搭載する半導
体装置を提供する。 【構成】 第１導電型基板１上に第２導電型エピタキシ
ャル層３が形成され、その第１導電型基板から第２導電
型エピタキシャル層にわたる所定領域に第２導電型の埋
め込みコレクタ層４が形成され、その埋め込みコレクタ
層上方のエピタキシャル層３表面層にべース領域６が形
成され、そのべース領域内にエミッタ領域７が形成され
てなるバイポーラトランジスタの埋め込みコレクタ層
４、べース領域６およびエミッタ領域７が基板表面に対
し傾斜する面、もしくは階段状の面を有するよう構成さ
れたバイポーラトランジスタを搭載する。
面積を増大することなく実現でき、高集積化を可能とす
ることができるバイポーラトランジスタを搭載する半導
体装置を提供する。 【構成】 第１導電型基板１上に第２導電型エピタキシ
ャル層３が形成され、その第１導電型基板から第２導電
型エピタキシャル層にわたる所定領域に第２導電型の埋
め込みコレクタ層４が形成され、その埋め込みコレクタ
層上方のエピタキシャル層３表面層にべース領域６が形
成され、そのべース領域内にエミッタ領域７が形成され
てなるバイポーラトランジスタの埋め込みコレクタ層
４、べース領域６およびエミッタ領域７が基板表面に対
し傾斜する面、もしくは階段状の面を有するよう構成さ
れたバイポーラトランジスタを搭載する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、更に
詳しくはバイポーラトランジスタを搭載する半導体装置
に関する。
詳しくはバイポーラトランジスタを搭載する半導体装置
に関する。
【０００２】
【従来の技術】図８は従来のバイポーラトランジスタの
模式的断面図であり、図９はバイポーラトランジスタの
製造方法を経時的に示す模式的断面図である。以下にこ
れらの図面を参照しつつ、従来例について説明する。
模式的断面図であり、図９はバイポーラトランジスタの
製造方法を経時的に示す模式的断面図である。以下にこ
れらの図面を参照しつつ、従来例について説明する。
【０００３】まず、図８に示すように従来のバイポーラ
トランジスタは、ｐ- 基板８１上にはｎ- エピタキシャ
ル層８３が形成され、このｐ- 基板８１とｎ- エピタキ
シャル層８３との境界領域にはｎ+ 埋め込みコレクタ領
域８４が形成され、またこのｎ+ 埋め込みコレクタ領域
８４の近傍にはｐ+ 素子分離拡散層８５が形成され、さ
らにｎ+ 埋め込みコレクタ領域８４の上方のｎ- エピタ
キシャル層８３の表面層にべース領域８８とそのべース
領域８８内にエミッタ領域８６が、べース領域８８近傍
にはコレクタ領域８７が形成されている。従来例ではエ
ミッタ領域８６、べース領域８８およびｎ+ 埋め込みコ
レクタ領域８４のそれぞれの上面および下面はウェハ表
面に対して平行に形成されている構成となっている。
トランジスタは、ｐ- 基板８１上にはｎ- エピタキシャ
ル層８３が形成され、このｐ- 基板８１とｎ- エピタキ
シャル層８３との境界領域にはｎ+ 埋め込みコレクタ領
域８４が形成され、またこのｎ+ 埋め込みコレクタ領域
８４の近傍にはｐ+ 素子分離拡散層８５が形成され、さ
らにｎ+ 埋め込みコレクタ領域８４の上方のｎ- エピタ
キシャル層８３の表面層にべース領域８８とそのべース
領域８８内にエミッタ領域８６が、べース領域８８近傍
にはコレクタ領域８７が形成されている。従来例ではエ
ミッタ領域８６、べース領域８８およびｎ+ 埋め込みコ
レクタ領域８４のそれぞれの上面および下面はウェハ表
面に対して平行に形成されている構成となっている。
【０００４】次に、この構造を有するバイポーラトラン
ジスタの形成方法を説明する。まず、バイポーラトラン
ジスタのｎ+ 埋め込みコレクタ領域を形成するため、ｐ
- 基板８１にフォトリソ工程により、レジスト８２ａを
開口した後、ｐ- 基板８１に75Ａｓ+ イオンを注入する
〔図９（ａ）〕。
ジスタの形成方法を説明する。まず、バイポーラトラン
ジスタのｎ+ 埋め込みコレクタ領域を形成するため、ｐ
- 基板８１にフォトリソ工程により、レジスト８２ａを
開口した後、ｐ- 基板８１に75Ａｓ+ イオンを注入する
〔図９（ａ）〕。
【０００５】次に、レジスト８２ａを剥離し、フォトリ
ソ工程によりレジスト８２ｂを形成し、開口した後、ｐ
+ 埋め込みコレクタ領域を形成するため、11Ｂ+ イオン
の注入を行う〔図９（ｂ）〕。
ソ工程によりレジスト８２ｂを形成し、開口した後、ｐ
+ 埋め込みコレクタ領域を形成するため、11Ｂ+ イオン
の注入を行う〔図９（ｂ）〕。
【０００６】次いで、レジスト８２ｂを剥離し、ｎ- エ
ピタキシャル成長によりｎ- エピタキシャル層８３を形
成する。この工程により、ｎ+ 埋め込みコレクタ領域８
４およびｐ+ 素子分離拡散層８５が形成される〔図９
（ｃ）〕。
ピタキシャル成長によりｎ- エピタキシャル層８３を形
成する。この工程により、ｎ+ 埋め込みコレクタ領域８
４およびｐ+ 素子分離拡散層８５が形成される〔図９
（ｃ）〕。
【０００７】次いで、ｐ素子分離拡散を行い、ｐ+ 素子
分離拡散層８５と重ね合わせる。次に、ＮＰＮトランジ
スタのべース領域を形成するため、フォトリソ工程によ
りレジスト８２ｃを形成し、開口した後、11Ｂ+ イオン
の注入を行う〔図９（ｄ）〕。
分離拡散層８５と重ね合わせる。次に、ＮＰＮトランジ
スタのべース領域を形成するため、フォトリソ工程によ
りレジスト８２ｃを形成し、開口した後、11Ｂ+ イオン
の注入を行う〔図９（ｄ）〕。
【０００８】次に、レジスト８２ｃを剥離し、エミッタ
領域およびコレクタ領域を形成するため、フォトリソ工
程により、レジスト８２ｄを開口した後、75Ａｓ+ イオ
ンを注入する〔図９（ｅ）〕。
領域およびコレクタ領域を形成するため、フォトリソ工
程により、レジスト８２ｄを開口した後、75Ａｓ+ イオ
ンを注入する〔図９（ｅ）〕。
【０００９】そして、レジスト８２ｄを剥離すると、図
８に示すようなＮＰＮトランジスタが形成される。
８に示すようなＮＰＮトランジスタが形成される。
【００１０】
【発明が解決しようとする課題】ところで、上述したよ
うに従来の半導体装置では、エミッタ領域、べース領域
およびｎ+ 埋め込みコレクタ領域のそれぞれの上面およ
び下面はウェハ表面に対して平行に形成されており、電
流駆動能力は面積的に限界を生じていた。一般に、大電
流を流すバイポーラトランジスタを得るためには、大面
積を必要とする。このような場合、従来の技術ではＩＣ
チップサイズを大きくせざるを得ない。従って、コスト
アップとなるばかりでなく、高集積化に対応することが
できないという問題があった。
うに従来の半導体装置では、エミッタ領域、べース領域
およびｎ+ 埋め込みコレクタ領域のそれぞれの上面およ
び下面はウェハ表面に対して平行に形成されており、電
流駆動能力は面積的に限界を生じていた。一般に、大電
流を流すバイポーラトランジスタを得るためには、大面
積を必要とする。このような場合、従来の技術ではＩＣ
チップサイズを大きくせざるを得ない。従って、コスト
アップとなるばかりでなく、高集積化に対応することが
できないという問題があった。
【００１１】本発明は上記の問題点を解決するためにな
されたものであり、大電流を流すために必要な大面積
を、チップ面積を増大することなく実現でき、高集積化
を可能とすることができるバイポーラトランジスタを搭
載した半導体装置を提供することを目的とする。
されたものであり、大電流を流すために必要な大面積
を、チップ面積を増大することなく実現でき、高集積化
を可能とすることができるバイポーラトランジスタを搭
載した半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第１導電型基板上に第２
導電型エピタキシャル層が形成され、その第１導電型基
板から第２導電型エピタキシャル層にわたる所定領域に
第２導電型の埋め込みコレクタ層が形成され、その埋め
込みコレクタ層上方の上記エピタキシャル層表面層にべ
ース領域が形成され、そのべース領域内にエミッタ領域
が形成されてなるバイポーラトランジスタを搭載する半
導体装置において、上記埋め込みコレクタ層、べース領
域およびエミッタ領域にはいずれにも、上記基板表面に
対し傾斜する面、もしくは階段状の面が形成されている
ことによって特徴付けられる。
めに、本発明の半導体装置は、第１導電型基板上に第２
導電型エピタキシャル層が形成され、その第１導電型基
板から第２導電型エピタキシャル層にわたる所定領域に
第２導電型の埋め込みコレクタ層が形成され、その埋め
込みコレクタ層上方の上記エピタキシャル層表面層にべ
ース領域が形成され、そのべース領域内にエミッタ領域
が形成されてなるバイポーラトランジスタを搭載する半
導体装置において、上記埋め込みコレクタ層、べース領
域およびエミッタ領域にはいずれにも、上記基板表面に
対し傾斜する面、もしくは階段状の面が形成されている
ことによって特徴付けられる。
【００１３】
【作用】埋め込みコレクタ層、べース領域およびエミッ
タ領域に形成されている傾斜する面、もしくは階段状の
面の面積は、その直上の基板の表面積に比べ、大きくな
り、電流駆動力は増大し、基板の単位面積当たりの電流
駆動能力が増加する。
タ領域に形成されている傾斜する面、もしくは階段状の
面の面積は、その直上の基板の表面積に比べ、大きくな
り、電流駆動力は増大し、基板の単位面積当たりの電流
駆動能力が増加する。
【００１４】
【実施例】図１は本発明実施例の構成を示す模式的断面
図である。以下にこの図面を参照しつつ、本発明実施例
にの構造について説明する。
図である。以下にこの図面を参照しつつ、本発明実施例
にの構造について説明する。
【００１５】まず、本発明のバイポーラトランジスタ
は、ｐ- 基板１上にｎ- エピタキシャル成長層３が形成
され、このｐ- 基板１とｎ- エピタキシャル成長層３と
の境界領域にはｎ+ 埋め込みコレクタ層４が形成され、
またこのｎ+ 埋め込みコレクタ層４の近傍にはｐ+ 埋め
込み分離拡散層５ａ，５ｂが形成され、さらにｎ+ 埋め
込みコレクタ層４の上方のｎ- エピタキシャル成長層３
の表面層にべース拡散層６とそのべース拡散層６内にエ
ミッタ領域７が、べース拡散層６近傍にはコレクタ領域
８が形成されている。この実施例では、ｎ+ 埋め込みコ
レクタ層４には基板１表面に対し、傾斜する面が形成さ
れている。また、べース拡散層６およびエミッタ領域７
のそれぞれの下面はこのｎ+ 埋め込みコレクタ層４の上
面の傾斜面と平行な傾斜面が形成されている。
は、ｐ- 基板１上にｎ- エピタキシャル成長層３が形成
され、このｐ- 基板１とｎ- エピタキシャル成長層３と
の境界領域にはｎ+ 埋め込みコレクタ層４が形成され、
またこのｎ+ 埋め込みコレクタ層４の近傍にはｐ+ 埋め
込み分離拡散層５ａ，５ｂが形成され、さらにｎ+ 埋め
込みコレクタ層４の上方のｎ- エピタキシャル成長層３
の表面層にべース拡散層６とそのべース拡散層６内にエ
ミッタ領域７が、べース拡散層６近傍にはコレクタ領域
８が形成されている。この実施例では、ｎ+ 埋め込みコ
レクタ層４には基板１表面に対し、傾斜する面が形成さ
れている。また、べース拡散層６およびエミッタ領域７
のそれぞれの下面はこのｎ+ 埋め込みコレクタ層４の上
面の傾斜面と平行な傾斜面が形成されている。
【００１６】このようにｎ+ 埋め込みコレクタ層４、べ
ース拡散層６およびエミッタ領域７の表面には基板１表
面に対して傾斜する面が形成され、ウェハ表面の単位面
積当たりのこれらの層表面の面積は大きくなる。
ース拡散層６およびエミッタ領域７の表面には基板１表
面に対して傾斜する面が形成され、ウェハ表面の単位面
積当たりのこれらの層表面の面積は大きくなる。
【００１７】図２は本発明の他の実施例の構成を示す模
式的断面図である。この実施例では先の実施例における
ｎ+ 埋め込みコレクタ層４、べース拡散層６およびエミ
ッタ領域７に対応するｎ+ 埋め込みコレクタ層１４、べ
ース拡散層１６およびエミッタ領域１７の形状に特徴が
ある。すなわち、べース拡散層１６およびエミッタ領域
１７の中央部分が窪みを有する形状となっており、これ
らべース拡散層１６を囲い込むように、中央部分に向か
う傾斜面を有する形状のｎ+ 埋め込みコレクタ層１４が
形成されている。この実施例においても、先の実施例と
同様に、ウェハ表面の単位面積当たりのこれらの層表面
の面積は大きくなる。
式的断面図である。この実施例では先の実施例における
ｎ+ 埋め込みコレクタ層４、べース拡散層６およびエミ
ッタ領域７に対応するｎ+ 埋め込みコレクタ層１４、べ
ース拡散層１６およびエミッタ領域１７の形状に特徴が
ある。すなわち、べース拡散層１６およびエミッタ領域
１７の中央部分が窪みを有する形状となっており、これ
らべース拡散層１６を囲い込むように、中央部分に向か
う傾斜面を有する形状のｎ+ 埋め込みコレクタ層１４が
形成されている。この実施例においても、先の実施例と
同様に、ウェハ表面の単位面積当たりのこれらの層表面
の面積は大きくなる。
【００１８】以上の構成を有するそれぞれの実施例につ
いての製造方法を以下に説明する。図３および図４は、
先に述べた実施例の前者についての製造方法を経時的に
示す模式断面図である。
いての製造方法を以下に説明する。図３および図４は、
先に述べた実施例の前者についての製造方法を経時的に
示す模式断面図である。
【００１９】まず、ｎ+ 埋め込みコレクタ層を形成する
ため、フォトリソ工程により、ｐ-基板１にレジスト２
ａを形成して、レジスト２ａを開口した後、その開口部
分のｐ- 基板１に75Ａｓ+ イオンを注入する〔図３
（ａ）〕。
ため、フォトリソ工程により、ｐ-基板１にレジスト２
ａを形成して、レジスト２ａを開口した後、その開口部
分のｐ- 基板１に75Ａｓ+ イオンを注入する〔図３
（ａ）〕。
【００２０】次に、レジスト２ａを剥離した後レジスト
２ｂを形成し、ｎ+ 埋め込みコレクタ層において、濃度
を高くすることにより、エピタキシャル成長時に拡散を
大きくしたい部分のｐ- 基板１にフォトリソ工程によ
り、75Ａｓ+ イオンを注入する〔図３（ｂ）〕。
２ｂを形成し、ｎ+ 埋め込みコレクタ層において、濃度
を高くすることにより、エピタキシャル成長時に拡散を
大きくしたい部分のｐ- 基板１にフォトリソ工程によ
り、75Ａｓ+ イオンを注入する〔図３（ｂ）〕。
【００２１】次いで、レジスト２ｂを剥離した後レジス
ト２ｃを形成し、ｎ+ 埋め込みコレクタ層において、濃
度を高くすることにより、エピタキシャル成長時に拡散
をさらに大きくしたい部分のｐ- 基板１にフォトリソ工
程により、75Ａｓ+ イオンを注入する〔図３（ｃ）〕。
ト２ｃを形成し、ｎ+ 埋め込みコレクタ層において、濃
度を高くすることにより、エピタキシャル成長時に拡散
をさらに大きくしたい部分のｐ- 基板１にフォトリソ工
程により、75Ａｓ+ イオンを注入する〔図３（ｃ）〕。
【００２２】次に、レジスト２ｃを剥離した後レジスト
２ｄを形成し、フォトリソ工程によりｐ+ 埋め込み分離
拡散するｐ- 基板１上のレジスト２ｄを除去した後、11
Ｂ+イオンの注入を行う〔図３（ｄ）〕。
２ｄを形成し、フォトリソ工程によりｐ+ 埋め込み分離
拡散するｐ- 基板１上のレジスト２ｄを除去した後、11
Ｂ+イオンの注入を行う〔図３（ｄ）〕。
【００２３】次いで、レジスト２ｄを剥離し、ｎ- エピ
タキシャル成長によりｎ- エピタキシャル成長層３を形
成する。この工程により、ｎ+ 埋め込みコレクタ層４お
よびｐ+ 埋め込み分離拡散層５ａ，５ｂはこのエピタキ
シャル成長とともにｎ- エピタキシャル成長層３に這い
上がり、75Ａｓ+ イオン濃度の高い領域は、エピタキシ
ャル成長層３内の拡散が高くなり、図に示すような形状
のｎ+ 埋め込みコレクタ層４が形成される〔図３
（ｅ）〕。
タキシャル成長によりｎ- エピタキシャル成長層３を形
成する。この工程により、ｎ+ 埋め込みコレクタ層４お
よびｐ+ 埋め込み分離拡散層５ａ，５ｂはこのエピタキ
シャル成長とともにｎ- エピタキシャル成長層３に這い
上がり、75Ａｓ+ イオン濃度の高い領域は、エピタキシ
ャル成長層３内の拡散が高くなり、図に示すような形状
のｎ+ 埋め込みコレクタ層４が形成される〔図３
（ｅ）〕。
【００２４】次に、ｐ分離拡散する部分にフォトリソ工
程により11Ｂ+ イオンを注入し、ｐ + 埋め込み分離拡散
層５ａ，５ｂと重ね合わせる。次に、レジスト２ｅを形
成した後、ＮＰＮトランジスタのべース拡散層を形成す
る部分を開口し、11Ｂ+ イオンを注入する〔図４
（ａ）〕。
程により11Ｂ+ イオンを注入し、ｐ + 埋め込み分離拡散
層５ａ，５ｂと重ね合わせる。次に、レジスト２ｅを形
成した後、ＮＰＮトランジスタのべース拡散層を形成す
る部分を開口し、11Ｂ+ イオンを注入する〔図４
（ａ）〕。
【００２５】次いで、レジスト２ｅを剥離した後レジス
ト２ｆを形成し、先のべース拡散層上で、エネルギおよ
び濃度を上げることにより拡散を大きくしたい部分に、
フォトリソ工程により、11Ｂ+ イオンを注入する〔図４
（ｂ）〕。
ト２ｆを形成し、先のべース拡散層上で、エネルギおよ
び濃度を上げることにより拡散を大きくしたい部分に、
フォトリソ工程により、11Ｂ+ イオンを注入する〔図４
（ｂ）〕。
【００２６】次に、レジスト２ｆを剥離した後レジスト
２ｇを形成し、先のべース拡散層上で、さらにエネルギ
および濃度を上げることにより拡散を大きくしたい部分
に、フォトリソ工程により、11Ｂ+ イオンを注入する
〔図４（ｃ）〕。
２ｇを形成し、先のべース拡散層上で、さらにエネルギ
および濃度を上げることにより拡散を大きくしたい部分
に、フォトリソ工程により、11Ｂ+ イオンを注入する
〔図４（ｃ）〕。
【００２７】次に、レジスト２ｇを剥離した後レジスト
２ｈを形成し、エミッタ領域およびコレクタ領域を形成
するために、先のべース形成と同様に、フォトリソ工
程、75Ａｓ+ イオンの注入をエネルギおよび濃度を変え
て繰り返し行う〔図４（ｄ）〕。
２ｈを形成し、エミッタ領域およびコレクタ領域を形成
するために、先のべース形成と同様に、フォトリソ工
程、75Ａｓ+ イオンの注入をエネルギおよび濃度を変え
て繰り返し行う〔図４（ｄ）〕。
【００２８】次に、レジスト２ｈを除去すれば、図１に
示すようなスロープ状のＮＰＮトランジスタが形成され
る。以上述べたスロープ状の拡散層を形成する際の、フ
ォトリソ工程、イオン注入の繰り返し回数は少なくとも
２回以上である。
示すようなスロープ状のＮＰＮトランジスタが形成され
る。以上述べたスロープ状の拡散層を形成する際の、フ
ォトリソ工程、イオン注入の繰り返し回数は少なくとも
２回以上である。
【００２９】さらに、図５乃至図７は、先に述べた実施
例の後者についての製造方法を経時的に示す模式断面図
である。以下にこれらの図面に基づいてこの本発明の他
の実施例の製造方法を説明する。
例の後者についての製造方法を経時的に示す模式断面図
である。以下にこれらの図面に基づいてこの本発明の他
の実施例の製造方法を説明する。
【００３０】まず、図５（ａ）〜（ｄ）までの工程は先
の実施例の製造工程で図３（ａ）〜（ｄ）までの工程に
それぞれ対応するが、拡散を大きくする部分が相違し、
従って、ｎ+ 埋め込みコレクタ層１４の形状にその相違
が現れる。
の実施例の製造工程で図３（ａ）〜（ｄ）までの工程に
それぞれ対応するが、拡散を大きくする部分が相違し、
従って、ｎ+ 埋め込みコレクタ層１４の形状にその相違
が現れる。
【００３１】ここで、レジスト１２ｄを剥離し、ｎ- エ
ピタキシャル成長によりｎ- エピタキシャル成長層１３
を形成する。この工程により、ｎ+ 埋め込みコレクタ層
１４およびｐ+ 埋め込み分離拡散層１５ａ，１５ｂはこ
のエピタキシャル成長とともにｎ- エピタキシャル成長
層１３に這い上がり、75Ａｓ+ イオン濃度の高い領域
は、エピタキシャル成長層３内の拡散が高くなり、図に
示すような形状のｎ+ 埋め込みコレクタ層１４が形成さ
れる。その後ＣＶＤにより、このウェハ上に酸化膜８０
を形成した後、その酸化膜８０上にナイトライド膜９０
を堆積する〔図５（ｅ）〕。
ピタキシャル成長によりｎ- エピタキシャル成長層１３
を形成する。この工程により、ｎ+ 埋め込みコレクタ層
１４およびｐ+ 埋め込み分離拡散層１５ａ，１５ｂはこ
のエピタキシャル成長とともにｎ- エピタキシャル成長
層１３に這い上がり、75Ａｓ+ イオン濃度の高い領域
は、エピタキシャル成長層３内の拡散が高くなり、図に
示すような形状のｎ+ 埋め込みコレクタ層１４が形成さ
れる。その後ＣＶＤにより、このウェハ上に酸化膜８０
を形成した後、その酸化膜８０上にナイトライド膜９０
を堆積する〔図５（ｅ）〕。
【００３２】次に、ナイトライド膜９０上にレジスト１
２ｅを形成した後、ＮＰＮトランジスタのべース領域で
一番深くべースを形成する部分の上方のレジスト１２ｅ
を開口する。その後、深くべースを形成する部分まで開
くように、ナイトライド膜９０をレジスト１２ｅをマス
クとして、等方性エッチングにより開口する。この等方
性エッチングには、リン酸によるウェットエッチングや
等方性ドライエッチングが用いられる。次いで、浅いべ
ースを形成する部分まで開くように酸化膜８０をナイト
ライド膜９０をマスクとして等方性エッチングにより開
口する。この等方性エッチングには、フッ酸によるウェ
ットエッチングや等方性ドライエッチングが用いられ
る。この状態で、まず深いべース領域を形成する部分に
11Ｂ+ イオンを高めのエネルギで注入する〔図６
（ａ）〕。
２ｅを形成した後、ＮＰＮトランジスタのべース領域で
一番深くべースを形成する部分の上方のレジスト１２ｅ
を開口する。その後、深くべースを形成する部分まで開
くように、ナイトライド膜９０をレジスト１２ｅをマス
クとして、等方性エッチングにより開口する。この等方
性エッチングには、リン酸によるウェットエッチングや
等方性ドライエッチングが用いられる。次いで、浅いべ
ースを形成する部分まで開くように酸化膜８０をナイト
ライド膜９０をマスクとして等方性エッチングにより開
口する。この等方性エッチングには、フッ酸によるウェ
ットエッチングや等方性ドライエッチングが用いられ
る。この状態で、まず深いべース領域を形成する部分に
11Ｂ+ イオンを高めのエネルギで注入する〔図６
（ａ）〕。
【００３３】次に、レジスト１２ｅを剥離した後、エネ
ルギを下げ、引き続き深いべース領域を形成する部分に
ナイトライド膜９０をマスクとして11Ｂ+ イオンを高め
のエネルギで注入する〔図６（ｂ）〕。
ルギを下げ、引き続き深いべース領域を形成する部分に
ナイトライド膜９０をマスクとして11Ｂ+ イオンを高め
のエネルギで注入する〔図６（ｂ）〕。
【００３４】次に、ナイトライド膜９０を除去し、さら
にエネルギを下げ、浅いべース領域形成する部分に酸化
膜８０をマスクとして11Ｂ+ イオンを注入する〔図６
（ｃ）〕。
にエネルギを下げ、浅いべース領域形成する部分に酸化
膜８０をマスクとして11Ｂ+ イオンを注入する〔図６
（ｃ）〕。
【００３５】次いで、酸化膜８０を剥離した後、エミッ
タ領域を形成するために、先のべース領域を形成する場
合と同様に酸化膜８１、ナイトライド膜（図示せず）を
堆積した後、エッチングにより注入領域を作り分け、ナ
イトライド膜を剥離した後、 75Ａｓ+ イオンの注入を行
う。なお、コレクタ領域を形成するための開口はフォト
エッチングにより行い、上述したエミッタ領域の形成時
に同時に75Ａｓ+ イオンの注入を行うことによりコレク
タ領域を形成する〔図７〕。
タ領域を形成するために、先のべース領域を形成する場
合と同様に酸化膜８１、ナイトライド膜（図示せず）を
堆積した後、エッチングにより注入領域を作り分け、ナ
イトライド膜を剥離した後、 75Ａｓ+ イオンの注入を行
う。なお、コレクタ領域を形成するための開口はフォト
エッチングにより行い、上述したエミッタ領域の形成時
に同時に75Ａｓ+ イオンの注入を行うことによりコレク
タ領域を形成する〔図７〕。
【００３６】このようにして、図２に示すようなべース
拡散層１６をｎ+ 埋め込みコレクタ層１４が囲い込む形
状となる。
拡散層１６をｎ+ 埋め込みコレクタ層１４が囲い込む形
状となる。
【００３７】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、埋め込みコレクタ層、べース領域およびエ
ミッタ領域には、基板表面に対し傾斜する面、もしくは
階段状の面が形成されるよう構成したから、電流駆動力
は増大し、基板の単位面積当たりの電流駆動能力が増加
する。この結果、大電流を流すために必要な大面積を、
チップ面積を増大することなく実現でき、高集積化を可
能とすることができる。
置によれば、埋め込みコレクタ層、べース領域およびエ
ミッタ領域には、基板表面に対し傾斜する面、もしくは
階段状の面が形成されるよう構成したから、電流駆動力
は増大し、基板の単位面積当たりの電流駆動能力が増加
する。この結果、大電流を流すために必要な大面積を、
チップ面積を増大することなく実現でき、高集積化を可
能とすることができる。
【図１】本発明実施例の模式断面図
【図２】本発明の他の実施例の模式断面図
【図３】本発明実施例の製造方法を説明する図
【図４】本発明実施例の製造方法を説明する図
【図５】本発明の他の実施例の製造方法を説明する図
【図６】本発明の他の実施例の製造方法を説明する図
【図７】本発明の他の実施例の製造方法を説明する図
【図８】従来例の模式断面図
【図９】従来例の製造方法を説明する図
１・・・・ｐ- 基板１ ３・・・・ｎ- エピタキシャル成長層 ４・・・・ｎ+ 埋め込みコレクタ層 ５ａ，５ｂ・・・・ｐ+ 埋め込み分離拡散層 ６・・・・べース拡散層 ７・・・・エミッタ領域 ８・・・・コレクタ領域
Claims (1)
- 【請求項１】 第１導電型基板上に第２導電型エピタキ
シャル層が形成され、その第１導電型基板から第２導電
型エピタキシャル層にわたる所定領域に第２導電型の埋
め込みコレクタ層が形成され、その埋め込みコレクタ層
上方の上記エピタキシャル層表面層にべース領域が形成
され、そのべース領域内にエミッタ領域が形成されてな
るバイポーラトランジスタを搭載する半導体装置におい
て、上記埋め込みコレクタ層、べース領域およびエミッ
タ領域にはいずれにも、上記基板表面に対し傾斜する
面、もしくは階段状の面が形成されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20638892A JPH0653225A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20638892A JPH0653225A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653225A true JPH0653225A (ja) | 1994-02-25 |
Family
ID=16522523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20638892A Pending JPH0653225A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294565A (ja) * | 1999-04-08 | 2000-10-20 | Seiko Instruments Inc | バイポ−ラトランジスタ及び半導体集積回路装置の製造方法 |
-
1992
- 1992-08-03 JP JP20638892A patent/JPH0653225A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294565A (ja) * | 1999-04-08 | 2000-10-20 | Seiko Instruments Inc | バイポ−ラトランジスタ及び半導体集積回路装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4498227A (en) | Wafer fabrication by implanting through protective layer | |
| US4965221A (en) | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions | |
| US4641416A (en) | Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter | |
| US6153454A (en) | Convex device with selectively doped channel | |
| JPS644666B2 (ja) | ||
| KR100256830B1 (ko) | 평탄화된 필드 분리 영역 형성 방법 | |
| JPH07153839A (ja) | 自己整合分離を有する集積回路 | |
| JPH0653225A (ja) | 半導体装置 | |
| JP3325692B2 (ja) | 半導体装置の製造方法 | |
| JP2940984B2 (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JP2669377B2 (ja) | 半導体装置の製造方法 | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JPH10340965A (ja) | 半導体装置およびその製造方法 | |
| JPS60241261A (ja) | 半導体装置およびその製造方法 | |
| JP3778122B2 (ja) | 半導体装置の製造方法 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPS59165435A (ja) | 半導体装置の製造方法 | |
| JP2625373B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| KR0141953B1 (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| JP2646872B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2001068478A (ja) | 半導体装置およびその製造方法 | |
| JPH03175639A (ja) | 半導体装置 | |
| JPH05304159A (ja) | ラテラル型バイポーラ半導体装置 |