JPH0652088A - Input/output interface circuit - Google Patents

Abstract

PURPOSE:To prevent the decoding malfunction of the address signal by stopping the decoding operation if the address signal varies at an instant when the address decoding timing signal becomes enable. CONSTITUTION:An address variance detecting part 1 detects the variance of an address signal 6 inputted from a CPU part 4 at an instant when the address decoding timing signal received from the part 4 becomes enable and then outputs continuously the address decoding stop signals 9 until the variance of the signal 6 is not detected any more. A delay circuit 2 produces an address decoding timing signal 8 from an address decoding timing signal 7. Then an address decoder 3 outputs a decoding signal 10 having the set value equivalent to the address signal input when the delayed address decoding timing signal input is enable and the address decoding stop signal input is disable respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、入出力インターフェー
ス回路、特に、コンピュータ機器と接続しアドレスバス
上の信号をデコードする入出力インターフェース回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output interface circuit, and more particularly to an input / output interface circuit which is connected to computer equipment and decodes signals on an address bus.

【０００２】[0002]

【従来の技術】従来の入出力インターフェース回路は、
ＣＰＵから出力されるアドレス信号及び制御信号を受け
デコード信号を出力するアドレスデコーダを含んで構成
されていた。2. Description of the Related Art A conventional input / output interface circuit is
It is configured to include an address decoder that receives an address signal and a control signal output from the CPU and outputs a decode signal.

【０００３】次に従来の入出力インターフェース回路に
ついて、説明する。Next, a conventional input / output interface circuit will be described.

【０００４】図３は、従来の一例を示すブロック図であ
る。ＣＰＵ部２６より出力されたアドレス信号２８は、
アドレスデコーダ２５に入力される。同じくＣＰＵ部２
６より出力されたアドレスデコードタイミング信号２９
がアドレスデコーダ２５に入力される。アドレスデコー
ドタイミング信号２９がイネーブルになる時点での、ア
ドレス信号２８の示す値が指定アドレス値と判定され、
その値に該当する設定値を持ったチャンネルからのデコ
ード信号３０の出力がイネーブルになる。出力されたデ
コード信号３０は、制御対象２７に入力され、デコード
信号３０がイネーブルとなったのを受けて制御対象２７
は動作を開始する。FIG. 3 is a block diagram showing a conventional example. The address signal 28 output from the CPU section 26 is
It is input to the address decoder 25. Similarly CPU part 2
Address decode timing signal 29 output from 6
Is input to the address decoder 25. The value indicated by the address signal 28 at the time when the address decode timing signal 29 is enabled is determined to be the designated address value,
The output of the decode signal 30 from the channel having the set value corresponding to that value is enabled. The output decode signal 30 is input to the control target 27, and when the decode signal 30 is enabled, the control target 27 is controlled.
Starts to work.

【０００５】アドレスデコードタイミング信号２９がデ
ィスエーブルになると、指定アドレス値に該当するチャ
ンネルからのデコード信号３０の出力はディスエーブル
になる。それに伴い制御対象２７も動作を停止する。When the address decode timing signal 29 is disabled, the output of the decode signal 30 from the channel corresponding to the designated address value is disabled. Along with that, the controlled object 27 also stops operating.

【０００６】図４は図３に示す従来例のタイミングチャ
ートである。ＣＰＵ部２６より出力されたアドレス信号
３０がｎに設定され、続いてアドレスデコードタイミン
グ信号３２がイネーブルとなり、アドレスデコーダ２５
上の設定値がｎであるデコード信号ｎ出力３３がイネー
ブルとなる。次に動作として、アドレスデコードタイミ
ング信号３２がディスエーブルとなるのに連続して、デ
コード信号ｎ出力３３もまたディスエーブルとなる。FIG. 4 is a timing chart of the conventional example shown in FIG. The address signal 30 output from the CPU section 26 is set to n, the address decode timing signal 32 is subsequently enabled, and the address decoder 25
The decode signal n output 33 whose upper set value is n is enabled. Next, as an operation, the decode signal n output 33 is also disabled continuously after the address decode timing signal 32 is disabled.

【０００７】次に、アドレス信号とアドレスデコードタ
イミング信号の関係が正常でない場合の動作について説
明する。アドレスデコードタイミング信号３２がイネー
ブルになる瞬間にアドレス信号３１がｎ＋１と設定され
るはずのところが、各アドレス信号線がそろっていない
場合、目的のアドレス値とは別のアドレス値がデコード
され、アドレス信号３１が正しい値に揃うまでの間、他
のデコード信号ｎ出力３３にグリッチ３７が発生し、そ
の減少が消えた後にデコード信号ｎ＋１出力３４が正し
くセレクトされる。Next, the operation when the relationship between the address signal and the address decode timing signal is not normal will be described. Although the address signal 31 should be set to n + 1 at the moment when the address decode timing signal 32 is enabled, when the address signal lines are not complete, an address value different from the target address value is decoded and the address signal The glitch 37 is generated in the other decode signal n output 33 until 31 becomes the correct value, and after the decrease disappears, the decode signal n + 1 output 34 is correctly selected.

【０００８】アドレス信号に混入するノイズ等により、
アドレスデコード動作上で発生するグリッチ３７が、回
路全体の誤動作を発生させる可能性を有する。Due to noise mixed in the address signal,
The glitch 37 generated during the address decoding operation may cause the malfunction of the entire circuit.

【０００９】[0009]

【発明が解決しようとする課題】上述した従来の入出力
インターフェース回路は、アドレスデコードタイミング
信号発生時のアドレス信号が正常であることを前提とし
ており誤動作防止回路を有さない構成であるので、アド
レスデコードタイミング信号発生時にアドレス信号にお
いて異常が生じた場合正常な動作が保証できないため、
入出力インターフェース回路の信頼性が低いという欠点
があった。The above-mentioned conventional input / output interface circuit is premised on that the address signal at the time of generating the address decode timing signal is normal and has no malfunction prevention circuit. If an error occurs in the address signal when the decode timing signal is generated, normal operation cannot be guaranteed.
There is a drawback that the reliability of the input / output interface circuit is low.

【００１０】[0010]

【課題を解決するための手段】本発明の入出力インター
フェース回路は、（Ａ）アドレス信号をデコードするタ
イミングでのアドレス信号の変動を検出するアドレス変
動検出部と、（Ｂ）アドレスデコードタイミング信号を
遅延させるディレー回路と、（Ｃ）前記アドレス変動信
号検出部からアドレス信号のデコード停止を指示する信
号が入力せず前記ディレー回路から遅延されたアドレス
デコードタイミング信号を受けた時アドレス信号のデコ
ードを行うアドレスデコーダと、を含んで構成される。The input / output interface circuit of the present invention includes (A) an address variation detecting section for detecting a variation of the address signal at the timing of decoding the address signal, and (B) an address decoding timing signal. A delay circuit for delaying, and (C) an address signal is decoded when a delayed address decode timing signal is received from the delay circuit without inputting a signal for instructing to stop decoding of the address signal from the address fluctuation signal detection section. And an address decoder.

【００１１】[0011]

【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００１２】図１は本発明の一実施例を示すブロック図
である。図１に示す入出力インターフェース回路は、ア
ドレス変動検出部と、ディレー回路と、アドレスデコー
ダとを含んで構成される。FIG. 1 is a block diagram showing an embodiment of the present invention. The input / output interface circuit shown in FIG. 1 includes an address change detection unit, a delay circuit, and an address decoder.

【００１３】ここで、ＣＰＵ部４より出力されたアドレ
ス信号６は、アドレス変動検出部１に入力される。同じ
くＣＰＵ部４より出力されたアドレスデコードタイミン
グ信号７がイネーブルになる時点で、アドレス信号６の
各信号が揃っておらず信号の変動が検出された場合、ア
ドレスデコードストップ信号９が出力され、一定期間以
上変動が検出されなくなるまで出力を続ける。Here, the address signal 6 output from the CPU section 4 is input to the address variation detection section 1. Similarly, at the time when the address decode timing signal 7 output from the CPU section 4 is enabled, if the respective signals of the address signal 6 are not aligned and a signal fluctuation is detected, the address decode stop signal 9 is output and is constant. The output is continued until the fluctuation is not detected for the period or longer.

【００１４】ディレー回路２は、ＣＰＵ部４より出力さ
れたアドレスデコードタイミング信号７を一定時間遅ら
せ、遅延アドレスデコードタイミング信号８として出力
する。アドレスデコーダ３は、ディレー回路２より出力
した遅延アドレスデコードタイミング信号８がイネーブ
ルになり、かつ、アドレス変動検出部１から出力したア
ドレスデコードストップ信号９がディスエーブルである
場合に、ＣＰＵ部４より出力されたアドレス信号６をデ
コードし、アドレス値に該当するデコード信号１０が出
力する。The delay circuit 2 delays the address decode timing signal 7 output from the CPU section 4 for a predetermined time and outputs it as a delayed address decode timing signal 8. The address decoder 3 outputs from the CPU unit 4 when the delayed address decode timing signal 8 output from the delay circuit 2 is enabled and the address decode stop signal 9 output from the address change detection unit 1 is disabled. The decoded address signal 6 is decoded, and the decoded signal 10 corresponding to the address value is output.

【００１５】出力されたデコード信号１０は、制御対象
５に入力され、デコード信号１０がイネーブルとなった
のを受けて制御対象５が動作を開始する。アドレスデコ
ードタイミング信号７がディスエーブルになると、指定
アドレス値に該当するデコード信号１０はディスエーブ
ルになる。それに伴い制御対象５も動作を停止する。The output decode signal 10 is input to the controlled object 5, and the controlled object 5 starts its operation in response to the enable of the decoded signal 10. When the address decode timing signal 7 is disabled, the decode signal 10 corresponding to the designated address value is disabled. Accordingly, the controlled object 5 also stops operating.

【００１６】図２は図１に示すディレー回路のタイミン
グチャートである。ＣＰＵ部４より出力されたアドレス
信号１１がｎに設定され、続いてアドレスデコードタイ
ミング信号１２がイネーブルとなり、２つの信号の関係
が正常である場合、アドレスデコードストップ信号１３
は、ディスエーブルのままとなる。アドレスデコードタ
イミング信号１２より一定時間遅れて、遅延アドレスデ
コードタイミング信号１４が反応する。FIG. 2 is a timing chart of the delay circuit shown in FIG. When the address signal 11 output from the CPU unit 4 is set to n, the address decode timing signal 12 is subsequently enabled, and the relationship between the two signals is normal, the address decode stop signal 13
Will remain disabled. The delayed address decode timing signal 14 reacts after a delay of a certain time from the address decode timing signal 12.

【００１７】アドレスデコーダ３では、遅延アドレスデ
コードタイミング信号１４がイネーブルとなるタイミン
グで、アドレスデコーダ３上の設定値がｎであるチャン
ネルのデコード信号ｎ出力１５がイネーブルとなる。次
に動作として遅延アドレスデコードタイミング信号１４
がディスエーブルとなるのに連続して、デコード信号ｎ
出力もまたディスエーブルとなる。In the address decoder 3, the decode signal n output 15 of the channel whose set value on the address decoder 3 is n is enabled at the timing when the delayed address decode timing signal 14 is enabled. Next, as the operation, the delay address decode timing signal 14
Is disabled, the decode signal n
The output is also disabled.

【００１８】次に、アドレス信号とアドレスデコードタ
イミング信号の関係が正常でない場合の動作について説
明する。アドレスデコードタイミング信号１２がイネー
ブルになる瞬間にアドレス信号１１がｎ＋１と設定され
るのが正常な状態だか各アドレス信号線が揃っていない
場合、各アドレス線の変動を検出して、アドレスデコー
ドストップ信号１３が出力され、一定期間以上変動が検
出されなくなるまでデコードストップ時間ｔ１ ２０の
期間出力を続ける。Next, the operation when the relationship between the address signal and the address decode timing signal is not normal will be described. When the address signal 11 is normally set to n + 1 at the moment when the address decode timing signal 12 is enabled or when the address signal lines are not aligned, a change in each address line is detected and an address decode stop signal is detected. 13 is output, and the output is continued for the decode stop time t120 until the fluctuation is not detected for a certain period or longer.

【００１９】アドレスデコーダ３では、ディレー回路２
により、遅延時間ｔ２ ２１の期間だけアドレスデコー
ドタイミング信号１２より遅れて遅延アドレスデコード
タイミング１４がイネーブルになる。その瞬間アドレス
デコードストップ信号１３がイネーブルであるため、ア
ドレスデコードストップ信号１３がディスエーブルにな
るまでデコード動作を停止する。アドレス信号１１が安
定しアドレスデコードストップ信号９がディスエーブル
になった後デコード動作に入るため、指定されたアドレ
ス値に対応したデコード信号ｎ＋１出力１６にのみデコ
ード信号が発生し、他のデコード信号出力では誤動作が
発生しない。In the address decoder 3, the delay circuit 2
As a result, the delayed address decode timing 14 is enabled later than the address decode timing signal 12 by the delay time t2 21. Since the instant address decode stop signal 13 is enabled, the decoding operation is stopped until the address decode stop signal 13 is disabled. Since the decoding operation starts after the address signal 11 is stabilized and the address decoding stop signal 9 is disabled, the decoding signal is generated only in the decoding signal n + 1 output 16 corresponding to the designated address value, and the other decoding signal outputs are generated. Does not cause malfunction.

【００２０】ディレー回路２によって生じる遅延時間ｔ
２ ２１は、アドレス変動検出部１がエラーを検出し、
アドレスデコードストップ信号１３を発生させるのに必
要な程度の時間となる。The delay time t caused by the delay circuit 2
221, the address change detection unit 1 detects an error,
The time required for generating the address decode stop signal 13 is as long as necessary.

【００２１】[0021]

【発明の効果】本発明の入出力インターフェース回路
は、アドレスデコーダの前段に誤動作防止回路を有する
アドレスデコードタイミング信号発生時点でのアドレス
信号の変動が生じた場合、誤動作防止回路により正常な
デコード動作が保証できるため、入出力インターフェー
ス回路の信頼性が高いという効果がある。According to the input / output interface circuit of the present invention, when the address signal changes at the time of generation of the address decode timing signal having the malfunction prevention circuit in the preceding stage of the address decoder, the malfunction prevention circuit ensures the normal decoding operation. Since it can be guaranteed, there is an effect that the reliability of the input / output interface circuit is high.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図１の実施例のタイミングチャートである。FIG. 2 is a timing chart of the embodiment of FIG.

【図３】従来の一例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.

【図４】図３に示す従来例のタイミングチャートであ
る。FIG. 4 is a timing chart of the conventional example shown in FIG.

【符号の説明】[Explanation of symbols]

１ アドレス変動検出部 ２ ディレー回路 ３，２５ アドレスデコーダ ４，２６ ＣＰＵ部 ６，１１，２８，３１ アドレス信号 ７，１２，２９，３２ アドレスデコードタイミング
信号 ８，１４ 遅延アドレスデコードタイミング信号 ９，１３ アドレスデコードストップ信号 １０，３０ デコード信号 １５，３３ デコード信号ｎ出力 １６，３４ デコード信号ｎ＋１出力 １７，３５ アドレス信号の変動 １８，３８ デコードタイミング信号イネーブル １９ アドレスデコードストップ期間 ２０ デコードストップ時間ｔ１ ２１ 遅延時間ｔ２ ２２，２３，３６，３９ 対象セレクト期間 ２４ 信号イネーブル／ディスエーブル区分表 ３７ グリッチ1 Address Change Detection Unit 2 Delay Circuit 3,25 Address Decoder 4,26 CPU Unit 6, 11, 28, 31 Address Signal 7, 12, 29, 32 Address Decode Timing Signal 8, 14 Delayed Address Decode Timing Signal 9, 13 Address Decode stop signal 10,30 Decode signal 15,33 Decode signal n output 16,34 Decode signal n + 1 output 17,35 Address signal fluctuation 18,38 Decode timing signal enable 19 Address decode stop period 20 Decode stop time t1 21 Delay time t2 22, 23, 36, 39 Target select period 24 Signal enable / disable classification table 37 Glitch

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】（Ａ）アドレス信号をデコードするタイミ
ングでのアドレス信号の変動を検出するアドレス変動検
出部と、（Ｂ）アドレスデコードタイミング信号を遅延
させるディレー回路と、（Ｃ）前記アドレス変動信号検
出部からアドレス信号のデコード停止を指示する信号が
入力せず前記ディレー回路から遅延されたアドレスデコ
ードタイミング信号を受けた時アドレス信号のデコード
を行うアドレスデコーダと、を含むことを特徴とする入
出力インターフェース回路。1. An address variation detection unit for detecting a variation of an address signal at a timing of decoding an address signal, (B) a delay circuit for delaying an address decoding timing signal, and (C) the address variation signal. An input / output, comprising: an address decoder that decodes an address signal when a delayed address decode timing signal is received from the delay circuit without inputting a signal to stop decoding the address signal from the detection unit. Interface circuit.