JPH06508971A - Signal wave generation device and application method of the device - Google Patents
Signal wave generation device and application method of the deviceInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 信号波生成装置および該装置の適用法 本発明は、請求項１の上位概念に記載の信号波生成装置および第１の方法請求項 の上位概念に記載の本発明による装置の有利な適用法に関する。[Detailed description of the invention] Signal wave generation device and application method of the device The present invention provides a signal wave generating device and a first method according to the preamble of claim 1. The present invention relates to an advantageous application of the device according to the invention according to the general concept.
信号波生成装置−発振器とも称する−は周知のように正弦波形、矩形またはその 他の周期的な特性経過を有する周期的な信号波を送出する。As is well known, a signal wave generator - also called an oscillator - has a sinusoidal waveform, a rectangular waveform, or A periodic signal wave with another periodic characteristic profile is emitted.
これらの出力信号は振幅および周波数ｆにより規定され、この周波数の逆数によ って周期期間Ｔ−信号波持続時間とも称する−が定まる。矩形出力信号を発生さ せるためには、ディジタル形式のスイッチング段がとりわけ有利である。These output signals are defined by the amplitude and frequency f, and are defined by the reciprocal of this frequency. Thus, the periodic period T - also referred to as the signal wave duration - is determined. Generates a rectangular output signal For this purpose, digital switching stages are particularly advantageous.
ディジタル素子を備えた発振器の公知の実施形態はいわゆるリング発振器であっ て、これはたとえば、書籍” Ｉｎｔｒｏｄｕｃｔ＋ｏｎ ｔｏ ＶＬＳＩ−ｓ ｙｓｔｅｍｓ−、Ｃ，Ｍｅａｄ。A known embodiment of an oscillator with digital elements is a so-called ring oscillator. For example, this can be seen in the book “Introduct+on to VLSI-s” systems-, C, Mead.
Ｌ、 Ｃｏｎｗａｙ、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ、 １９８０ により知られている。L, Conway, Addison-Wesley Publishing Company, 1980.
リング発振器は次のように構成されている。すなわち、奇数個のインバータが鎖 状に相前後して直列接続されており、その際、最後のインバータの出力側は最初 のインバータの入力側と接続されている。The ring oscillator is constructed as follows. In other words, an odd number of inverters are connected in a chain. The output side of the last inverter is is connected to the input side of the inverter.
これらのインバータの各々により遅延時間が生じ、出力信号の信号波持続時間Ｔ はインバータの個数ならびに個々の遅延時間により定められる。そして信号波持 続時間Ｔ自体は全遅延時間の２倍の値になる。Each of these inverters causes a delay time, and the signal wave duration T of the output signal is determined by the number of inverters and their individual delay times. and the signal wave The duration time T itself is twice the total delay time.
しかし種々の適用のためには、とりわけ発振器の出力信号を位相制御（ＰＬＬ） 回路を用いて監視しようとする場合には、信号波持続時間Ｔが用いられるインバ ータカスケード（従属接続）体の全遅延時間と実質・的に一致すると有利である 。However, for various applications, the output signal of the oscillator may be phase-controlled (PLL), among other things. When monitoring using a circuit, the signal wave duration T is It is advantageous for the total delay time of the data cascade to substantially match the total delay time of the data cascade. .
したがって本発明の課題は、複数個の遅延素子から成るカスケード体を有し、こ のカスケード体の全遅延時間と実質的に一致した信号波持続時間Ｔを有する周期 的な信号波を発生できるようにした信号波生成装置を提供することにある。Therefore, an object of the present invention is to have a cascade element consisting of a plurality of delay elements. period having a signal wave duration T substantially equal to the total delay time of the cascade body of An object of the present invention is to provide a signal wave generation device that is capable of generating a signal wave according to the characteristics of the user.
この課題は、上位概念に記載の装置において請求項１の特徴により解決される。This object is achieved by the features of claim 1 in a device according to the generic term.
本発明によれば、カスケード（従属接続）された複数個の遅延素子を直列に接続 し、この直列接続体の所定の位置で信号を取り出し、このようにして得られた信 号をロジックモジュールを有する論理段へ供給する構成が提案されている。この 論理段は、最後の遅延素子の出力側と最初の遅延素子の入力側との間に接続され ている。According to the present invention, a plurality of cascaded delay elements are connected in series. Then, take out the signal at a predetermined position in this series connection, and use the signal obtained in this way. An arrangement has been proposed in which the signal is supplied to a logic stage having a logic module. this The logic stage is connected between the output side of the last delay element and the input side of the first delay element. ing.
有利には論理段へ少なくとも、 一部スケート体の最後の遅延素子の出力信号から導出される第１の信号、および 一カスケード体内に配置された１つの遅延素子の出力信号から導出される第２の 信 号 が供給される。Advantageously, at least to the logical stage, a first signal derived from the output signal of the last delay element of the partial skate; and A second signal derived from the output signal of one delay element arranged in one cascade body. signal is supplied.
この論理段は、第１の遅延素子の入力側へ入力信号を送出する。複数個の遅延素 子の少なくとも１つの出・力信号から、または論理段の出力信号から、少なくと も１つの周期的な回路段出力信号が導出される。この出力信号は周期期間Ｔを有 しており、この周期期間は−とりわけ論理段または最後の遅延素子と最初の遅延 素子との間に配置可能な考えられ得るその他の遅延素子の遅延時間も考慮に入れ た場合の一使用されている遅延素子の全遅延時間と実質的に一致している。そし てこの全遅延時間は、遅延素子の個数ならびにそれらの個別遅延時間により得ら れる。This logic stage delivers an input signal to the input of the first delay element. multiple delay elements from at least one output signal of a child or from an output signal of a logic stage. A periodic circuit stage output signal is also derived. This output signal has a period period T. and the period of this cycle is - especially between the logic stage or the last delay element and the first delay. Also take into account the delay times of other possible delay elements that can be placed between the elements. This substantially matches the total delay time of the delay element used in one case. stop The total delay time of the lever is obtained by the number of delay elements and their individual delay times. It will be done.
第２の信号による作用によって論理段は入力信号を切り換え、これにより一場合 によっては遅延されて一回路段出力信号の切り換えが行われる６適切な遅延素子 として、たとえばインバータまたは当業者に周知のその他のモジュールを使用で きる。Under the action of the second signal, the logic stage switches the input signal so that one case 6 suitable delay elements for switching the one-stage output signal delayed by For example, inverters or other modules known to those skilled in the art can be used as Wear.
この発振器装置により達成される利点とは、信号波持続時間Ｔおよび／またはキ ーイング比ＴＶをプリセット可能な周期的矩形信号を供給する発振器を、簡単な 構成素子を用いて実現できることである。The advantages achieved with this oscillator arrangement are that the signal wave duration T and/or the key A simple oscillator that provides a periodic rectangular signal that can preset the This can be achieved using constituent elements.
第１ないし第２の信号を取り出す位置を変化させる切換手段を設ければ、発振器 作動開始後であっても出力信号の周波数および／またはキーイング比を変化させ ることができる。If a switching means is provided to change the position from which the first or second signal is taken out, the oscillator Change the frequency and/or keying ratio of the output signal even after activation can be done.
たとえば入力装置、メモリ等として構成可能な目標値段と上記の切換手段を制御 する目標値−実際値比較段とを用いて、広範囲にわたって出力信号をあらかじ・ め設定し、かつ設定調整することができる。Control the target price and the above switching means, which can be configured as, for example, an input device, memory, etc. Using a target value-actual value comparison stage, the output signal can be roughly calculated over a wide range. settings and adjust settings.
さらに別の構成によれば遅延素子は、これらの遅延素子のうちの少なくともいく つかの遅延素子の個別遅延時間が可変であるように構成されている。相応の制御 により、周期期間および／またはキーイング比を細かく段階づけて設定調整でき る。According to a further configuration, the delay elements are at least some of these delay elements. The individual delay times of some delay elements are configured to be variable. appropriate control allows you to adjust the cycle period and/or keying ratio in fine steps. Ru.
本発明による信号波生成装置（発振器）の有利な適用法によれば、この装置は位 相検出器の一部として使用される。According to an advantageous application of the signal wave generating device (oscillator) according to the invention, this device Used as part of a phase detector.
発振器を所定の周波数値の発振器信号波で信号波させれば、互いに位相のずれた 周期的な出力信号を個々の遅延素子の出力側で取り出すことができる。If the oscillator is made into a signal wave with an oscillator signal wave of a predetermined frequency value, the signals will be out of phase with each other. Periodic output signals can be tapped off at the outputs of the individual delay elements.
位相のずれたこれらの出力信号は比較段へ供給され、さらにこの比較段へは分析 すべき試験信号も供給される。そしてこの比較段は、試験信号が所定値をとる時 点と、位相のずれたディジタル出力信号のうちいずれの出力信号が高い（論理値 ”１”つまり“高しベルパ）値をとり、いずれの出力信号が低い（論理値”Ｏｎ つまり”低レベル”）値をとるかを検出する。このことにより、試験信号の位相 位置に対する周期的な出力信号の位相位置をめることができる。These out-of-phase output signals are fed to a comparison stage, which in turn receives an analysis signal. A test signal to be tested is also provided. This comparison stage is used when the test signal takes a predetermined value. which output signal is high (logical value) It takes a value of "1", that is, "High Belpa", and any output signal is low (logical value "On"). In other words, it detects whether it takes a "low level" value. This allows the phase of the test signal to The phase position of the periodic output signal relative to the position can be determined.
既述の形式の適用法は殊に、発振器信号の周波数および／またはキーイング比の 値をあらかじめ設定できる場合に著しく有利である。Applications of the type described are particularly suitable for adjusting the frequency and/or keying ratio of the oscillator signal. It is particularly advantageous if the values can be preset.
このことは、複数個の遅延素子のうち少なくともい・くつかの遅延素子の個別遅 延時間および／または位置を変化させることにより達成できる。This means that the individual delays of at least some of the plurality of delay elements This can be achieved by varying the delay time and/or location.
本発明による発振器の別の有利な適用法によれば、この装置は位相制御（ＰＬＬ ）回路の一部として用いられる。According to another advantageous application of the oscillator according to the invention, the device can be used as a phase-controlled (PLL) ) used as part of a circuit.
この装置は、複数個の回路段出力信号のいずれかの出力位相を目標信号の目標位 相と比較し、これら両位相間に不所望な差がある場合には調整信号を送出する。This device changes the output phase of one of the output signals of multiple circuit stages to the target position of the target signal. If there is an undesired difference between these two phases, an adjustment signal is sent out.
この調整信号により、複数個の遅延素子の少なくともいくつかの遅延素子の個別 位相時間および／または位置を変化させることができ、その結果、既述の回路段 出力信号と目標信号とが互いに同相になる。This adjustment signal causes the individual delay elements of at least some of the plurality of delay elements to be adjusted individually. The phase time and/or position can be varied so that the circuit stages described The output signal and the target signal are in phase with each other.
本発明による発振器のこの形式の適用法はとりわけ、個別遅延時間を所定値に報 じするために用いられる。This type of application of the oscillator according to the invention is particularly useful for reporting individual delay times to predetermined values. It is used to
これにより既述の試験信号の位相のずれを著しく精確に判定できる。This makes it possible to determine the phase shift of the test signal described above with great accuracy.
次に、本発明の別の特徴、利点ならびに詳細な点を図面を参照して以下の実施例 で詳細に説明する。Further features, advantages and details of the invention will now be explained by the following examples with reference to the drawings. This will be explained in detail.
第１図二本発明による発振器装置の第１の実施例を示す図である。FIG. 1 is a diagram showing a first embodiment of an oscillator device according to the present invention.
第２ａ、ｂ、ｃ図：第１図による発振器の種々異なる変形例の信号経過特性を示 す図である。Figures 2a, b, c: show the signal curves of different variants of the oscillator according to Figure 1; This is a diagram.
第３図二人力装置を備えた本発明による第２の実施例を示す図である。FIG. 3 shows a second embodiment of the invention with a two-man powered device.
第４図：信号波持続時間および／またはキーイング比ＴＶの設定調整手法のフロ ーチャートである。Figure 4: Flowchart of signal wave duration and/or keying ratio TV setting adjustment method -This is a chart.
第５図：遅延素子の可能な実施形態を示す図である。FIG. 5 shows a possible embodiment of a delay element.
第６図二位相検出器の一部として用いた本発明による発振器装置の有利な適用法 を示す図である。FIG. 6 Advantageous application of the oscillator arrangement according to the invention as part of a two-phase detector FIG.
第７図：論理段の実施形態を示す図である。FIG. 7: A diagram showing an embodiment of a logic stage.
実施例の説明に詳細に立ち入る前に述べておくと、図面に個別に示されているブ ロックは本発明をいっそう良好に理解するために用いられているにすぎない。Before going into detail in the description of the embodiments, it should be noted that the blocks shown individually in the drawings Locks are only used to better understand the invention.
通常、これらのブロックの個々のブロックまたは複数のブロックはユニットとし てまとめられている。このことは集積技術またはハイブリッド技術により実現で きるし、あるいはプログラム制御されるマイクロコンピュータとして、ないしは このマイクロコンピュータの制御に適したプログラムの一部分として実現できる 。Individual blocks or blocks of these blocks are usually considered as a unit. are summarized. This can be achieved through integrated or hybrid technology. as a computer, or as a program-controlled microcomputer, or It can be realized as part of a program suitable for controlling this microcomputer. .
しかし個々の段に含まれる素子を別個に構成することもできる。However, the elements included in the individual stages can also be constructed separately.
以下では、各図面中の手段および信号経過特性はそのつど同じ参照番号で示し、 一度説明されているならば、それらについてはその後の記載では本発明の理解に 必要な程度でしか触れないことにする。In the following, means and signal characteristics in the respective drawings are designated in each case with the same reference numerals; Once described, they will not be included in the subsequent description to an understanding of the invention. I will only touch on it to the extent necessary.
第１図には、本発明による発振器装置の第１の実施例が示されている。FIG. 1 shows a first embodiment of an oscillator arrangement according to the invention.
複数個の遅延素子１０．ｌｌ、、、、１０．１から・成るカスケード体は、相前 後して直列に接続されている。この実施例ではＡＮＤゲート１２およびＮＯＲゲ ート１３を有する論理段１１はその第１の入力側１１ａ−これはＡＮＤゲート１ ２の第１の入力側１２ａと同一である−で、インバータとして構成されている最 後の遅延素子１０．１の出力側と接続されている。A plurality of delay elements 10. The cascade field consisting of ll, , , 10.1 is and then connected in series. In this embodiment, AND gate 12 and NOR gate Logic stage 11 with gate 13 has its first input 11a - this is AND gate 1 2 - and configured as an inverter. It is connected to the output side of the subsequent delay element 10.1.
論理段１１の第２の入力側１１ｂ−これはＡＮＤゲート１２の第２の入力側１２ ｂに相応する−は、遅延素子１０１ｍの出力側と接続されている。さらにこの出 力側は、遅延素子１０．ｍ＋１の入力側とも接続されている。The second input 11b of the logic stage 11 - this is the second input 12 of the AND gate 12 - corresponding to b is connected to the output side of the delay element 101m. Furthermore, this output On the power side, delay element 10. It is also connected to the input side of m+1.
ＡＮＤゲート１２の出力側１２ｃは、ＮＯＲゲート１３の第１の入力側１３ａへ 導かれている。このＮ。The output 12c of the AND gate 12 is connected to the first input 13a of the NOR gate 13. being guided. This N.
Ｒゲートの第２の入力１１ｆｉ１３ｂ−これは論理段１１の第３の入力側ｌｌＣ に相応するーは、遅延素子ｌ０１ｎの出力側と接続されており、さらにこの出力 側は遅延素子１０．ｎ＋１の入力側へも導かれている。The second input 11fi13b of the R gate - this is the third input llC of the logic stage 11 - corresponding to is connected to the output side of the delay element l01n, and this output The delay element 10. It is also led to the input side of n+1.
ＮＯＲゲート１３の出力側１３ｃｍこれは論理段１１の出力側ｌｉｄに相応する −は、スイッチ２０の第１の端子へ導かれており、このスイッチの第２の端子は 、遅延素子１０．１の入力側と接続されている。ここにはこの発振器装置の出力 信号も生じる。The output side 13cm of the NOR gate 13 corresponds to the output side lid of the logic stage 11. - is led to the first terminal of the switch 20, and the second terminal of this switch is , are connected to the input side of delay element 10.1. Here is the output of this oscillator device A signal is also generated.
次に、第１図による発振器の構成の動作を第２ａ、ｂ、ｃ図から成る第２図のダ イアダラムを用いて説明する。Next, the operation of the oscillator configuration according to FIG. 1 will be explained in the diagram of FIG. This will be explained using Iadalam.
この実施例の第１の変形例の場合、カスケード体は３２個の遅延素子により構成 されており、つまり１＝３２である。このため最後の遅延素子は１０．３２と称 される６ｍには２２が代入され、したがって２２番目の遅延素子１０．２２の出 力側は論理段１１の第２の入力側１１ｂへ導かれる。さらに１５番目の遅延素子 １０．１５の出力側は、論理段１１の第３の入力側１１ｃと接続されている。In the first variant of this embodiment, the cascade consists of 32 delay elements. In other words, 1=32. Therefore, the last delay element is called 10.32. 22 is substituted for 6m, so the output of the 22nd delay element 10.22 is The power side is led to the second input 11b of the logic stage 11. Furthermore, the 15th delay element The output of 10.15 is connected to the third input 11c of logic stage 11.
まず始めに、遅延素子１０．１．、、、．１０．３２のすべての入力側が論理値 ”Ｏ”（低レベル）にあるものとする。このため、インバータとして構成されて いる３２番目の遅延素子１０．３２の出力側から論理値” ｌ” （高レベル） が送出される。ＡＮＤゲート１２の第２の入力側１２ｂには始めは低レベル信号 が加わるので、このＡＮＤゲートはその出力側１２ｃからＮＯＲゲー１−１３の 第１の入力側１３ａへ低レベル信号を送出する。ＮＯＲゲート１３の第２の入力 側ｌ３ｂにも同様に低レベル信号が加わるので、ＮＯＲゲート１３の出力側１３ ｃにおいて高レベル信号が得られる。First of all, delay elements 10.1. ,,,． 10. All input sides of 32 are logical values Assume that it is at "O" (low level). For this reason, it is configured as an inverter. Logic value "l" (high level) from the output side of the 32nd delay element 10.32 is sent. The second input 12b of the AND gate 12 initially receives a low level signal. is added, so this AND gate connects the NOR gates 1-13 from its output side 12c. A low level signal is sent to the first input 13a. Second input of NOR gate 13 Since a low level signal is also applied to the side l3b, the output side 13 of the NOR gate 13 A high level signal is obtained at c.
第２ａ図には、遅延素子１０．２２．１０．３２、ＡＮＤゲート１２、遅延素子 １０．１５、ならびにＮＯＲゲート１３の出力信号の時間経過特性が上下に示さ れている。これ以降、遅延素子の各々は第２ａ図の最上列で規定されているよう な時間単位の遅延時間を・有するものとする。FIG. 2a shows delay elements 10.22.10.32, AND gate 12, delay elements 10.22.10.32, 10.15, as well as the time course characteristics of the output signal of the NOR gate 13 are shown above and below. It is. From now on, each of the delay elements is defined as in the top row of Figure 2a. It shall have a delay time in units of time.
ＡＮＤゲート１２とＮＯＲゲート１３も、それぞれ所定の時間単位の遅延時間を 有する。The AND gate 12 and the NOR gate 13 also each have a delay time of a predetermined time unit. have
時点１＝０においてスイッチ２０が閉じられ、これにより第１の遅延素子１Ｏ０ １の入力側にＮＯＲゲート１３の出力側１３ｃの高レベル信号が加わる。このこ とによって第１の側縁つまり”低レベル”から“高レベル”への状態遷移が引き 起こされ、これは全部で１５時時間位（ｔ＝１５）の経過後、遅延素子１０゜１ ５ （１０，ｎ）の出力側へ到達し、ひいてはＮＯＲゲート１３の第２の入力側 １３ｂに達する（側縁Ａ）。At time 1=0 the switch 20 is closed, which causes the first delay element 1O0 A high level signal from the output side 13c of the NOR gate 13 is applied to the input side of the NOR gate 13. this child The first side edge, that is, the state transition from “low level” to “high level” is triggered by After a total of about 15 o'clock time (t=15) has elapsed, the delay element 10°1 5 reaches the output side of (10,n), and thus the second input side of the NOR gate 13 13b is reached (side edge A).
このことにより時点ｔ＝１６においてＮＯＲゲート１３の出力側１３ｃに低レベ ル信号が生じ（側縁Ｂ）、これは第１の遅延素子１０．１の入力側へ供給される 。This causes a low level to appear on the output side 13c of the NOR gate 13 at time t=16. A signal is generated (edge B) which is fed to the input side of the first delay element 10.1. .
これによって第２の側縁つまり″高レベル”から”低レベル゛°への状態遷移が 引き起こされ、これは第１の遅延素子の入力側から伝わってい（。This causes the state transition from the second side edge, ``high level'' to ``low level''. This is transmitted from the input side of the first delay element (.
時点ｔ＝２２において第１の側縁は遅延素子１０゜２２の出力側へ到達し、これ により高レベル信号がＡＮＤゲート１２の第２の入力側１２ｂへ加わる（側縁Ｃ ）、このことにより時点ｔ＝２３において、第１の入力側１２ａにも高レベル信 号が加わるため、ゲート１２の出力側１２ｃには高レベル信号が生じる（側縁Ｄ ）。この高レベル信号は同時にＮＯＲゲート１３の第１の入力側１３ａにも加わ るが、これによってもこ゛のゲートの動作に影響は及ぼされない、それというの はすでに第２の入力側１３ｂに高レベル信号が加わっているからである。At time t=22, the first side edge reaches the output of the delay element 10°22, and this causes a high level signal to be applied to the second input side 12b of the AND gate 12 (side edge C ), this causes a high-level signal to also be applied to the first input 12a at time t=23. As a result, a high level signal is generated at the output side 12c of the gate 12 (side edge D ). This high level signal is also applied to the first input side 13a of the NOR gate 13 at the same time. However, this does not affect the operation of this gate; This is because a high level signal is already applied to the second input side 13b.
時点ｔ＝３１において第２の側縁が遅延素子１０゜１５の出力側に到達し、ひい てはＮＯＲゲート１３の第２の入力側に達する（側縁Ｅ）、しかしこのＮＯＲゲ ートの第１の入力側にはまだＡＮＤゲート１２の高レベル出力信号が加わってい るので、最初は何の作用も及ぼされない。時点し＝３２において第１の側縁が最 後の遅延素子１０．３２の出力側に到達する。この最後の遅延素子１０．３２は インバータとして構成されているので、第１の側縁により”高レベル”から“低 レベル“への切り換えが行われる（側ｍＦ）、この低レベル信号は同時にＡＮＤ ゲート１２の第１の入力側１２ａにも加わり、これによりＡＮＤゲートの出力側 １２ｃで時点ｔ；３３において低レベル信号が得られるようになる（側縁Ｇ）、 そしてこれは同時にＮ。At time t=31, the second side edge reaches the output side of delay element 10°15, and reaches the second input side of the NOR gate 13 (side edge E), but this NOR gate The high level output signal of AND gate 12 is still applied to the first input side of the gate. Therefore, no effect is exerted at first. At time point = 32, the first side edge is the most It reaches the output of the subsequent delay element 10.32. This last delay element 10.32 is Since it is configured as an inverter, the first side edge allows for switching from "high level" to "low level". At the same time, this low level signal is ANDed is also applied to the first input side 12a of the gate 12, thereby providing the output side of the AND gate. At time t at 12c; a low level signal becomes available at 33 (lateral edge G); And this is N at the same time.
Ｒゲート１３の第１の入力側１３ａにも加わり、このＮＯＲゲートの出力側１３ ｃで時点ｔ＝３４において論理値″Ｏ”から論理値″１”への切り換えが行われ る（側縁Ｈ）。It is also applied to the first input side 13a of the R gate 13 and the output side 13 of this NOR gate. At time t=34, a switch is made from the logical value "O" to the logical value "1" at c. (side edge H).
この出力信号は同時に第１の遅延素子１０．１の入力側に加わり、これにより第 ３の側縁が引き起こされ、これは遅延素子１０．１１．、、．１０．３２から成 るカスケード体を通って進んでいき、既述のようにして相応のゲート１２ないし １３の切り換えを行わせる。This output signal is simultaneously applied to the input side of the first delay element 10.1, thereby 3 side edges are triggered, which correspond to delay elements 10.11. ,,． Consists of 10.32 proceeding through the cascade bodies, and accessing the corresponding gates 12 or 12 in the manner described above. 13 switching is performed.
このことにより側縁Ａ’ 、Ｂ’ 、Ｃ’等が引き起こされる。これらの側縁は 既述の側縁Ａ、Ｂ、Ｃ等と同様の意味を有する。This causes side edges A', B', C', etc. These side edges are It has the same meaning as the side edges A, B, C, etc. described above.
このようにして発振器装置の出力側には周期的な信号が生じ、この信号の経過特 性はＮＯＲゲート１３の出力信号と同一であって、第２ａ図では最下列の曲線と して示されている。この場合、周期期間はＴミコ２の時間単位になることがわか る。これは３２個の遅延素子１０．１．、、、．１０．３２ならびにこれに加え てゲート１２と１３の全遅延時間に相応する。すなわち、 この信号のキーイング比ＴＶ−二二では信号が１高レベル“である時間と信号が ”低レベル”である時間との比として定義する−は、 ＴＶ＝１６時間単位：１８時時間位 になる。In this way, a periodic signal is generated at the output of the oscillator arrangement, the characteristic of which is The output signal of the NOR gate 13 is the same as that of the output signal of the NOR gate 13, and in FIG. It is shown as In this case, it can be seen that the cycle period is in units of time of Tmiko2. Ru. This consists of 32 delay elements 10.1. ,,,． 10.32 and in addition corresponds to the total delay time of gates 12 and 13. That is, The keying ratio of this signal is TV-22, which means that the time the signal is at 1 high level and the signal − is defined as the ratio of the time when the “low level” is TV = 16 hours unit: around 18:00 hours become.
このキーイング比は、ｎ番目の遅延素子１０．ｎの位置により定められる。すな わち、 ＴＶ＝ｎ＋１／ （＋＋１−ｎ） 第１の側縁がｎ番目の遅延素子１０．ｎの出力側に至るのにｎ時間単位を要する ことから、上記の式の右辺の分子が得られる。さらに１つの時間単位の経過後・ 、つまり全部でｎ＋１時間単位の経過後、ＮＯＲゲート１３の出力側１３ｃにお いて切り換えが行われることになる。その時点まで、発振器の出力信号は高レベ ルである。This keying ratio is determined by the nth delay element 10. determined by the position of n. sand Well, TV=n+1/(++1-n) The first side edge is the n-th delay element 10. It takes n time units to reach the output side of n. Therefore, the numerator on the right side of the above equation is obtained. After one more time unit has passed, , that is, after a total of n+1 time units have elapsed, the output side 13c of the NOR gate 13 is The switching will then take place. Until that point, the oscillator output signal is at a high level. It is le.
分母、すなわち発振器出力信号が低レベルである時間は、 Ｔ −（ｎ＋１） ＝Ｉ＋ｌ−ｎ により定められる。The denominator, i.e. the time that the oscillator output signal is low level, is T-(n+1)=I+l-n Determined by.
信号波持続時間Ｔは、ｎとｍについて以下の条件が守られるならば、遅延素子の 個数にそのまま依存する１、） ｎは１／２以下でなければならない。The signal wave duration T is the delay element's duration if the following conditions for n and m are maintained: 1, which directly depends on the number of pieces) n must be less than or equal to 1/2.
この場合には側縁Ｅ（第２ａ図参照）は時間的に側縁Ｆよりも前に発生する。そ うでない場合、つまりｎが１／２よりも大きければ、側ａＥは時間的に側縁Ｆの 後に発生し、したがってゲーｈ１３の出力信号の周期終了時点は、遅延素子の個 数の直接的な基準である素子１０．３２の出力信号によって規定されないことに なる。In this case, the side edge E (see FIG. 2a) occurs temporally earlier than the side edge F. So If not, that is, if n is larger than 1/2, the side aE is temporally the side edge F. Therefore, the end of the period of the output signal of the game h13 is determined by the individual delay elements. It is not defined by the output signal of element 10.32, which is a direct reference for the number. Become.
２、） ｍは２＊ｎよりも小さくなければならない。2,) m must be smaller than 2*n.
ｍが２＊ｎよりも大きければ、つまりこの実施例であればｍが３０よりも大きい と、曲線１０．ｍの側縁Ｃにより、ゲート１２の出力曲線の側縁りは１０．１５ の側縁Ｅの後で上昇することになってしまい、これにより出力信号１３において 跳躍的変化が・生じてしまうことになる。If m is greater than 2*n, that is, in this example, m is greater than 30. and curve 10. Due to the side edge C of m, the side edge of the output curve of the gate 12 is 10.15 will rise after the side edge E of , which causes the output signal 13 to rise. A dramatic change will occur.
３、）ｍは１−（ｎ＋１）以上でなければならない。3.)m must be greater than or equal to 1-(n+1).
そうでない場合、曲線１０．ｍの側縁Ｉは曲線１０．１の側縁Ｆよりも前で降下 してしまうことになる。そしてこのことによりゲート１２からの出力信号の側縁 Ｇもゲート１３からの出力信号も、値１つまり遅延素子の個数に直接的には依存 しなくなってしまう。Otherwise, curve 10. The side edge I of m falls before the side edge F of curve 10.1. You end up doing it. This causes the side edges of the output signal from gate 12 to Both G and the output signal from gate 13 are directly dependent on the value 1, that is, the number of delay elements. I don't do it anymore.
したがってこの結果、遅延素子１０．ｎ、１０．ｍおよび１０．１の出力側から 取り出される信号を次のように選定する必要があることである。すなわち、発振 器出力信号の第１の切り換え（側縁Ｂ、Ｂ’１．．。Therefore, this results in delay element 10. n, 10. From the output side of m and 10.1 It is necessary to select the signal to be extracted as follows. That is, oscillation first switching of the device output signal (side edge B, B'1...
）はｎ番目の遅延素子の出力信号（側縁Ａ、Ａ’ 、、。) is the output signal of the n-th delay element (side edges A, A', .
、）により行われるようにし、発振器出力信号の第２の切り換え（側縁Ｈ，Ｈ’ 、、、、）は最後の遅延素子１０．１の切り換え（側縁Ｈ，Ｈ’ 、、、、） により行われるようにする。その際、論理段１１による遅延時間を考慮する必要 がある。), and a second switching of the oscillator output signal (side edges H, H' , , , ) is the switching of the last delay element 10.1 (side edges H, H' , , , ) so that it is done by At that time, it is necessary to consider the delay time caused by the logic stage 11. There is.
この形式の動作はこの実施例では、ｍ番目の遅延素子１０．ｍの出力信号が既述 のようにして論理段１１により処理されることにより実現される。この場合、ｍ は既述のようにして選定される。This type of operation is used in this embodiment for the mth delay element 10. The output signal of m is already described. This is realized by processing by the logic stage 11 as follows. In this case, m is selected as described above.
スイッチ２０が設けられていることは、なによりもまずこの実施例の動作をいっ そう良好に説明するのに役立っている。しがしそのほかに、このスイッチをオ・ ン／オフスイッチとして用いることも考えられる。The provision of the switch 20 first of all improves the operation of this embodiment. It helps explain it so well. In addition to this, turn this switch on and off. It is also possible to use it as an on/off switch.
論理段が既述の遅延時間以外の遅延時間を生じさせる場合には、信号波持続時間 Ｔとキーイング比ＴＶの値も相応に変化する。If the logic stage causes a delay time other than the delay time described above, the signal wave duration The values of T and keying ratio TV also change accordingly.
第２ｂ図には、第１の実施例の別の変形例の信号波形経過特性が示されている。FIG. 2b shows the signal waveform profile of another variant of the first embodiment.
この場合には以下のパラメータが選定されている。すなわち、 ｎ＝１３、ｍ＝２６．１＝３２ 図示されている経過特性は、やはり時点１＝０においてスイッチ２０が閉じられ 低レベルから高レベルへの状態遷移を表わす第１の側縁が第１の遅延素子１０゜ １からスタートして後続の遅延素子へ進んでいくことを前提とするならば、第２ ａ図の特性経過と同様の結果となる。時点ｔ＝１３でこの第１の側縁はＮＯＲゲ ート１３の第２の入力側１３ｂへ到達し、これにより時点ｔ＝１４において第１ の遅延素子の入力側に、高レベルから低レベルへ遷移する第２の側縁が引き起こ される０図示されている信号経過特性のそのほかの規定は、第２ａ図に関する記 載と同様の結果となる。In this case, the following parameters are selected. That is, n=13, m=26.1=32 The illustrated curve also shows that at time 1=0 switch 20 is closed. The first side edge representing the state transition from low level to high level is the first delay element 10°. If we assume that we start from 1 and proceed to the subsequent delay elements, then The result is similar to the characteristic progression in figure a. At time t=13, this first side edge is at the NOR gate. second input 13b of port 13, so that at time t=14 the first On the input side of the delay element, the second side edge transitioning from high level to low level causes Further definitions of the signal curves shown in Figure 2a can be found in the notes for Figure 2a. The result is the same as above.
ここで言及しておくと、この変形実施例の場合、ｍ＝２＊ｎであれば遅延素子１ ０．１３からの出力信号の側縁Ｅ２とゲート１２の出力信号の側縁Ｄ２とは同じ 時点（ｔ＝１７）で発生するため、クリティカルなポイントが発生する。ここで 描かれている図面ではゲート１３の出力信号に対していかなる作用も有すること にはならないが、このことは実践においては保証されない。It should be mentioned here that in the case of this modified embodiment, if m=2*n, then the delay element 1 The side edge E2 of the output signal from 0.13 and the side edge D2 of the output signal of gate 12 are the same. Since it occurs at time (t=17), a critical point occurs. here In the diagram depicted, it is not possible to have any effect on the output signal of gate 13. However, this is not guaranteed in practice.
第２Ｃ図には、第１図の実施例のさらに別の変形例の信号経過特性が示されてい る。この場合には、ｎ＝８、ｍ＝１４，１＝２０ が選定されている。FIG. 2C shows the signal curve of a further variant of the embodiment of FIG. Ru. In this case, n=8, m=14, 1=20 has been selected.
この場合、周期期間Ｔは上述の記載に相応することは明らかであって、つまり、 Ｔ＝Ｉ＋２＝２２時間単位 である。It is clear that in this case the cycle period T corresponds to the above description, that is to say: T=I+2=22 hour units It is.
このような別の信号経過特性は既述のようにして導出できるので、ここではこれ 以上立ち入らないことにする。Since such other signal progression characteristics can be derived as described above, we will focus on this here. I will not go into further details.
第３図には本発明の別の実施例が示されている。この図面には、遅延素子１０． １１．、、．１０．１−１および最後の遅延素子１０．１を含む発振器装置のほ かに電子制御装置１４が示されており、この制御装置は入カニニット１５から信 号を受け取る。この人カニニットを介して、信号波持続時間の逆数値に相応する 周波数目標値ｆｓｏｌｌならびにキーイング比ＴＶｓｏｌｌを入力することがで きる。Another embodiment of the invention is shown in FIG. This figure shows a delay element 10. 11. ,,． 10.1-1 and most of the oscillator arrangement including the last delay element 10.1 An electronic control unit 14 is shown, which receives signals from the input unit 15. receive the issue. Through this person crabnit, corresponds to the inverse value of the signal wave duration It is possible to input the frequency target value fsoll and the keying ratio TVsoll. Wear.
制御装置１４の別の入力側は、論理段１１の出方側１１ｄと接続されている６電 子制御装置１４は信号ＳＴＶをキーイング比切換スイッチ１６の制御入力側へ送 出し、この切換スイッチの複数個の切換入力側は遅延素子１０．ｎ＋１．１０． ｎ、、、、の各出方側と接続されている。キーイング比切換スイッチ１６の切換 出力側は、論理段１１の第３の入力側１１ｃと接続されている。Another input side of the control device 14 is a 6-volt terminal connected to the output side 11d of the logic stage 11. The slave control device 14 sends the signal STV to the control input side of the keying ratio changeover switch 16. and a plurality of switching input sides of this changeover switch are connected to delay elements 10. n+1.10. It is connected to each output side of n, , . Switching of keying ratio selection switch 16 The output side is connected to the third input side 11c of the logic stage 11.
電子制御装置１４はさらに、制御信号Ｓｍを第２の切換スイッチ１７の制御入力 側へ送出し、この切換スイッチの複数個の切換入力側には遅延素子１０．ｍ＋１ ．１００ｍ１６０．の各出力側が接続されている。The electronic control device 14 further sends the control signal Sm to the control input of the second changeover switch 17. A delay element 10. m+1 ．． 100m160. Each output side is connected.
この切換スイッチの切換出方側は論理段１１の第２の入力端１１ｂと接続されて いる。The switching output side of this changeover switch is connected to the second input terminal 11b of the logic stage 11. There is.
さらに電子制御装置１４は、信号Ｓｆを周波数切換スイッチ１８の制御入力側へ 送出し、この切換スイッチの複数個の切換入力側には遅延素子１０．１−１、１ ０．１−２１０１、の各出力側が接続されている。Furthermore, the electronic control device 14 sends the signal Sf to the control input side of the frequency selection switch 18. Delay elements 10.1-1, 1 are connected to the plural switching input sides of this selector switch. 0.1-2101, each output side is connected.
また、この電子制御装置１４は表示装置１９と接続されており、この表示装置に よって周波数ｆｓｏｌｌおよび／またはキーイング比ＴＶｓｏｌｌ入力時のエラ ーを表示することができる。Further, this electronic control device 14 is connected to a display device 19, and this display device Therefore, errors when inputting frequency fsoll and/or keying ratio TVsoll can be displayed.
表示装置１９を簡単な”警告灯“とじて構成することもできるし、文字数字符号 で詳細なエラー記述を行えるディスプレイとしても構成できることは自明である 。The display device 19 can be configured as a simple "warning light" or as an alphanumeric code. It is obvious that it can also be configured as a display that allows detailed error descriptions. .
さらに、発振器の動作状態を表示装置１９により表示することも可能である。Furthermore, it is also possible to display the operating state of the oscillator using the display device 19.
次に、第３図の実施例の動作を第４図のフローチャートを用いて説明する。Next, the operation of the embodiment shown in FIG. 3 will be explained using the flowchart shown in FIG.
ステップ１００におけるスタート後、入カニニット１５を介して周波数ｆｓｏｌ ｌとキーイング比ＴＶｓｏｉ１の目標値の人力が行われる（ステップ１０１）。After the start in step 100, the frequency fsol is The target values of l and keying ratio TVsoi1 are determined manually (step 101).
ステップ１０２において、値ｆｓｏｌｌから値１ｓ。In step 102, the value 1s is obtained from the value fsoll.
ＩＩがめられ、値ＴＶｓｏｌｌから値ｍ５ａｌｌがめられる。II is set and the value m5all is set from the value TVsoll.
ステップ１０３において、値１ｓａｌｌが最大値１ｍａｘよりも大きいか否かが 検査される。この最大値は遅延素子の総数に相応し、場合によってはたとえばゲ ート１２，１３による遅延のようなその他の遅延も考慮される。′°イエス”で ある場合、本発明による手法はステップ１０４へ進み、このステップにおいて表 示ユニット１９によりエラーが表示される。ステップ１０３において１ｓｏｌｌ が１ｍａｘ以下であると判定されれば、この手法はステップ１０５へ進み、この ステップにおいてｎ５ｏｌｌがｌ５ａｌｌ／２以下であるか否かが検査される。In step 103, it is determined whether the value 1sall is larger than the maximum value 1max. be inspected. This maximum value corresponds to the total number of delay elements and may be Other delays such as delays due to ports 12, 13 are also considered. '°Yes' If so, the method according to the invention proceeds to step 104 in which the The error is displayed by the display unit 19. 1soll in step 103 is less than 1max, the method proceeds to step 105, where this In step, it is checked whether n5oll is less than or equal to l5all/2.
”ノー”であればやはりエラーが表示され（ステップ１０６）、ステップ１０５ の結果が“イエス“であれば、この手法はステップ１０７のところへ進む。ステ ップ１０４と１０６の後、゛ステップ１０１へ新たに導かれ、このステップにお いて周波数ｆｓｏｌｌとキーイング比ＴＶｓｏ１１を新たに入力できる。If “no”, an error is displayed (step 106), and step 105 If the result is "yes", the method proceeds to step 107. Ste After steps 104 and 106, you are redirected to step 101, You can newly input the frequency fsoll and keying ratio TVso11.
ステップ１０７において、上述の説明にしたがって値ｍがめられる０次にステッ プ１０８が続き、このステップにおいて、 一１’５ｏｌｌが最適な制御信号Ｓｆに、−ｎｓｏｌｌが最適な制御信号ＳＴＶ に、−ｍが最適な制御信号Ｓｍに、 割り当てられる。In step 107, the zeroth order step is found to have a value m according to the above description. Step 108 follows, in which step -1'5oll is the optimal control signal Sf, -nsoll is the optimal control signal STV , −m is the optimal control signal Sm, Assigned.
これらの制御信号は、相応の切換スイッチ１６．１７ないし１８の制御入力側へ 転送される。ステップｌＯ９において、ＮＯＲゲート１３の出力側１３ｃに加わ る出力信号がその周波数ならびにキーイング比に関して目標値と比較され、補正 が必要ならばステップｌｌＯでそれが行われる。ステップ１１０の後、ないしは ステップ１０９において補正が不要であれば、再びステップ１０９の質問が行わ れる。These control signals are fed to the control inputs of the corresponding changeover switches 16, 17 and 18. be transferred. At step lO9, a signal is applied to the output side 13c of the NOR gate 13. The output signal is compared with the target value in terms of its frequency and keying ratio and corrected. If necessary, it is done in step llO. After step 110 or If no correction is required in step 109, the question in step 109 is asked again. It will be done.
出力信号とプリセットされた目標値との比較は、当業者に周知の構成で行われる 。The comparison of the output signal with a preset target value is performed in a configuration well known to those skilled in the art. .
つまりたとえば、周波数−位相測定装置で実際値を測定し、それにより得られた 値を補正に用いることが考えられる。さらに、ＰＬＬ回路を使用することも考え られる。For example, if you measure the actual value with a frequency-phase measuring device, It is possible to use the value for correction. Additionally, consider using a PLL circuit. It will be done.
したがって第３図による実施例の場合、周波数切換スイッチ１８の制御により遅 延素子の総数ｌを変えれば、信号波持続時間Ｔを変化させることができる。Therefore, in the case of the embodiment shown in FIG. By changing the total number l of spreading elements, the signal wave duration T can be changed.
キーイング比切換スイッチ１６を制御することにより、キーイング比ＴＶ をあらかじめ設定できる。By controlling the keying ratio changeover switch 16, the keying ratio TV can be set in advance.
切換スイッチ１６．１８の既述の制御により、第１、第２ないし第３の信号の取 り出される遅延素子の位置がそのつと変化する。The control of the changeover switches 16 and 18 as described above allows the first, second, and third signals to be handled. The position of the delay element taken out changes from time to time.
しかしながら、複数個の遅延素子のうち少なくともいくつかの遅延素子の個々の 遅延時間を変化させることも考えられる。これにより信号波持続時間Ｔおよび／ またはキーイング比ＴＶを細かいステップで変化させることができる。However, the individual delay elements of at least some of the plurality of delay elements It is also possible to change the delay time. This allows the signal wave duration T and/or Alternatively, the keying ratio TV can be changed in fine steps.
第５図には、用いられる遅延素子１０．１．、．１０．１−１のうちの１つの有 利な実施形態が示されている。FIG. 5 shows the delay elements 10.1. ,．． 10. Existence of one of 1-1 An advantageous embodiment is shown.
この場合、第１のインバータ２０と第２のインバータ２１を直列接続することに より、入力側２２ａに加わる信号を出力側２２ｂで遅延させ、反転されていない 形式で送出できる。In this case, the first inverter 20 and the second inverter 21 are connected in series. , the signal applied to the input side 22a is delayed at the output side 22b and is not inverted. It can be sent in this format.
インバータ２０．２１の個々の遅延時間により、第５図に示されている遅延素子 １０の個別遅延時間が定まる。Due to the individual delay times of the inverters 20 and 21, the delay elements shown in FIG. Ten individual delay times are determined.
さらに第５図には、第１の遅延トランジスタ２３と第２のトランジスタ２５が設 けられている。第１のト・ランジスタ２３のゲート端子は第１の制御入力側２４ へ導かれており、第２のトランジスタ２５のゲート端子は第２の制御入力端２６ へ導かれている。Further, in FIG. 5, a first delay transistor 23 and a second transistor 25 are installed. I'm being kicked. The gate terminal of the first transistor 23 is connected to the first control input side 24 The gate terminal of the second transistor 25 is connected to the second control input terminal 26. being led to.
これらの遅延トランジスタ２３．２５はインバータ２０、アース端子および正の 給電電圧源Ｕ＋とともに直列接続されている。These delay transistors 23,25 connect the inverter 20, the ground terminal and the positive It is connected in series with the supply voltage source U+.
制御入力側２４．２６の一方における制御信号により、制御される遅延トランジ スタ２３ないし２５のソース−ドレイン抵抗が変化する。A delay transistor controlled by a control signal at one of the control inputs 24.26 The source-drain resistance of stars 23-25 changes.
第１の遅延トランジスタ２３のこの抵抗値が高まると、入力側２２に加わり論理 値”低レベル“への側縁を有する信号に関してインバータ２０の遅延時間が大き くなる。If this resistance value of the first delay transistor 23 increases, it will be added to the input side 22 and the logic The delay time of the inverter 20 is large for signals with an edge to the value "low level". It becomes.
第２の遅延トランジスタ２５の抵抗値が高まると、入力側２２に加わり論理値” 高レベル”への側縁を有する信号に関して第１のインバータ２０の遅延時間が大 きくなる。When the resistance value of the second delay transistor 25 increases, the logic value " The delay time of the first inverter 20 is large for signals with an edge to a high level. I hear it.
したがって制御入力側２４．２６における制御信号により、第１のインバータ２ ０ひいては遅延素子１０全体の個別遅延時間を変化させることができる。The control signal at the control input 24.26 therefore causes the first inverter 2 Therefore, the individual delay times of the entire delay element 10 can be changed.
第６図には、複数個の遅延素子を有する発振器装置の有利な使用法が示されてい る。FIG. 6 shows an advantageous use of an oscillator arrangement with multiple delay elements. Ru.
切換装置２７は多数の切換素子２７．ｌｌ、１９．２７．１を有しており、これ らはレジスタ、メモリ、保持素子（ラッチ）等として実現できる。遅延素子１・ ０．１１．、、．１０．１の各入力側は、切換素子２７．１．、、．２７．１の 第１の切換端子の１つとそれぞれ接続されている。The switching device 27 comprises a number of switching elements 27. ll, 19.27.1, which These can be realized as registers, memories, holding elements (latches), etc. Delay element 1・ 0.11. ,,． Each input side of 10.1 has a switching element 27.1 . ,,． 27.1 of The terminals are respectively connected to one of the first switching terminals.
切換素子２７．２１．、、．２７．１−１の第２の切換端子はそれぞれ、インバ ータ２８．２１９１１．２８．１−１の入力側とも接続されているし、ＮＯＲゲ ート２９．１．、、、．２９．１−２の第１の入力側とも接続されている。Switching element 27.21. ,,． 27. The second switching terminals of 1-1 are It is also connected to the input side of the controller 28.21911.28.1-1, and the NOR gate Part 29.1. ,,,． It is also connected to the first input side of 29.1-2.
第１の切換素子２７．１の第２の切換端子は第１のインバータ２８．１の入力側 だけへ導かれており、最後の切換素子２７．１の第２の切換端子はＮＯＲゲート ２９．１−１の第１の入力側とだけ接続されているインバータ２８．１．、、、 ．２８．１−１の各出力側はそれぞれ、ＮＯＲゲー）−２９，１１，、、，２９ ，１−１の第２の入力側と接続されている。The second switching terminal of the first switching element 27.1 is on the input side of the first inverter 28.1. The second switching terminal of the last switching element 27.1 is connected to a NOR gate. The inverter 28.1.29.1-1 is connected only to the first input side of the inverter 28.1.29.1-1. ,,, ．． 28. Each output side of 1-1 is a NOR game) -29, 11, , , 29 , 1-1.
切換装置２７の制御入力側は閾値段３０の出力側と接続されており、この閾値段 の入力側へ分析すべき試験信号が供給される。The control input side of the switching device 27 is connected to the output side of a threshold price 30. The test signal to be analyzed is supplied to the input side of the .
第６図による装置構成は、発振器装置の信号波に対する試験信号の位相位置を検 出するために用いられる試験信号が所定の閾値を上回るかないしは下回ると、当 該時点で閾値段３０はその出力側から論理値”高レベル“または“低レベル”の 信号を送出する。 ・“高レベル”への側縁であれば、切換装置２７はすべての 切換素子２７．ｌｌ、、、、２７．１が閉じられるように制御されることになる 。遅延素子１０．１１、、、．１０．１のいずれの入力信号において”高レベル ”から”低レベル“への状態遷移が生じたかに依存して、ＮＯＲゲート２９のう ちの１つが”高レベル”信号を送出する。The device configuration shown in Figure 6 detects the phase position of the test signal with respect to the signal wave of the oscillator device. If the test signal used to generate the signal exceeds or falls below a predetermined threshold, the At this point, the threshold value 30 has a logic value of "high level" or "low level" from its output side. Send a signal.・If the side edge is to “high level”, the switching device 27 will switch all Switching element 27. ll, , , 27.1 will be controlled to be closed. . Delay elements 10.11, . 10.1 “High level” for any input signal Depending on whether a state transition has occurred from "low level" to One of them sends out a "high level" signal.
このことは図示されていない評価段により判定でき、それに基づいて発振器信号 波に対する試験信号の位相位置を導き出すことができる。This can be determined by an evaluation stage (not shown) and the oscillator signal The phase position of the test signal relative to the wave can be derived.
有利にはインバータ２８の入力段は、たとえば入力（ゲート）容量に最後に短期 間印加された電圧が記憶されるように構成されている。Advantageously, the input stage of the inverter 28 is provided with a final short-term supply, for example to the input (gate) capacitance. The voltage applied during the period is stored.
しかし、図示されていない評価段ないしそれに接続されたメモリにより、出力信 号の相応の記憶も行うことができる。However, the output signal is You can also memorize the corresponding numbers.
さらに、切換装置２７をレジスタ、メモリ、保持素子（ラッチ）等として構成し 、そこにおいて信号の記憶を行うことも考えられる。Furthermore, the switching device 27 may be configured as a register, memory, holding element (latch), etc. , it is also conceivable to store signals there.
ＮＯＲゲートの代わりに排他ＮＯＲゲートを用いた場合、′低レベル”から”高 レベル”への状態遷移に際して付加的に高レベル出力信号が発生する。If an exclusive NOR gate is used instead of a NOR gate, the transition from 'low level' to 'high level' A high level output signal is additionally generated upon the state transition to "level".
この適用法例の変形として、既述の実施例に基づいて前に挙げたような特徴を組 み合わせることができるしたがってたとえば、各遅延素子の位置および／または 個別遅延時間を変化させることにより、信号波持続時間Ｔおよび／またはキーイ ング比ＴＶの値を設定調整すると有利である。As a variant of this example of application, it is possible to incorporate the features listed above based on the examples already described. Thus, for example, the position of each delay element and/or By changing the individual delay times, the signal wave duration T and/or the key It is advantageous to adjust the value of the switching ratio TV.
試験信号として、たとえばテレビジョン水平同期パルスを用いることができる。For example, a television horizontal synchronization pulse can be used as the test signal.
このパルスの位相位置を第６図に示されている位相検出器でめ、相応の手段で評 価することができる。この目的で、発振器装置をテレビジョン機器のクロック周 波数と精確に等しい周波数で信号波させると有利である。The phase position of this pulse is determined by the phase detector shown in Figure 6 and evaluated by appropriate means. can be valued. For this purpose, the oscillator device is used to set the clock frequency of the television equipment. It is advantageous to wave the signal at a frequency exactly equal to the wave number.
発振器信号波周波数をＰＬＬ回路で監視し、位置および／または個別遅延時間を 適切に制御してクロック周波数に整合させれば、これをきわめて良好に近似させ ることができる。The oscillator signal wave frequency is monitored by a PLL circuit and the position and/or individual delay time is With proper control and matching to the clock frequency, this can be approximated very well. can be done.
クロック周波数の代わりに別の目標周波数をＰＬＬ回路段へ供給することも可能 であって、発振器を相応に調整することができる。It is also possible to supply another target frequency to the PLL circuit stage instead of the clock frequency. and the oscillator can be adjusted accordingly.
さらに論理段１１を、当業者に周知であるディジタルモジュールから成る別の組 み合せによって構成できる。Furthermore, the logic stage 11 can be replaced by another set of digital modules, which are well known to those skilled in the art. Can be configured by combining.
第７ａ、ｂ、ｃ図から成る第７図には実例としての実施形態が示されている。An illustrative embodiment is shown in FIG. 7, consisting of FIGS. 7a, b, c.
これまで述べてきた実施例では、最後の遅延素子１０．１が反転させる特性を有 するものであることを前提としてきた。この代わりに非反転素子を用いる場合・ には、論理段１１を相応に整合させる必要がある。In the embodiments described so far, the last delay element 10.1 has an inverting characteristic. It has been assumed that this will be the case. When using a non-inverting element instead of this, , it is necessary to match the logic stages 11 accordingly.
既述の実施例の実施形態として、以下の変形例のうちの少な（とも１つを含ませ ることができるニー遅延素子１０．ｌｌ、、、、１０．１−１をそｔＬぞれ、１ 番目の遅延素子１０．１と同一の２つのインバータにより構成できる。したがっ て遅延時間はすべての遅延素子について等しくはなく、このことにより上記の説 明に基づいて相応の出力信号が生じることになる； 一輪理段１１の一部として、ｎ番目の段１０．ｎの出力信号の第１の切り換え（ 側縁Ａ、Ａ’ １．、、）を検出しそれに基づき発振器出力信号の第１の切り換 え（側縁Ｂ、Ｂ’ １．、、）を生じさせる手段を設けることができる。さらに 、発振器出力信号の相応の状態を最後の遅延素子１０．１の出力信号の第１の切 り換え（側縁Ｆ、Ｆ’ ）が行われるまで保持させる。これを検出しそれに基づ き発振器出力信号を切り換える（側縁Ｈ，Ｈ’ ）。このことにより工番目の遅 延素子１００ｍの出力信号の供給を省略できるニ ー回路段出力信号を低域通過フィルタ素子または同等の素子へ供給すれば、正弦 波形や三角波形等の出力信号を得ることができる。As an embodiment of the above-mentioned example, some (including at least one) of the following modifications may be used. Knee delay element 10. ll, , 10.1-1 and tL, respectively, 1 It can be constructed by the same two inverters as the second delay element 10.1. Therefore Therefore, the delay time is not equal for all delay elements, which leads to the above explanation. A corresponding output signal will be generated based on the brightness; As part of the single wheel bar 11, the nth bar 10. The first switching of the output signals of n ( Side edges A, A' 1. , , ) and based on the first switching of the oscillator output signal. It is possible to provide a means for producing side edges (side edges B, B' 1., . . . ). moreover , the corresponding state of the oscillator output signal is determined by the first switch of the output signal of the last delay element 10.1. Hold until switching (side edges F, F') is performed. Detect this and based on it oscillator output signal (side edges H, H'). As a result, the work time is slow. A new design that can omit the supply of the output signal of the 100 m extension element. – If the circuit stage output signal is fed to a low-pass filter element or equivalent, the sine Output signals such as waveforms and triangular waveforms can be obtained.
このようにして、複数個の遅延素子から成るカスケード体を有し、周期期間Ｔが このカスケード体の金運・延時間と実貿的に一致した出力信号を送出する発振器 が提供される。In this way, we have a cascade of a plurality of delay elements, and the period T is An oscillator that sends out an output signal that matches the money luck and running time of this cascade body. is provided.
本発明による発振器は論理段を有しており、この論理段へ、カスケード体に沿っ て取り出し可能であるかまたは付加的な手段で形成される信号が供給される。The oscillator according to the invention has a logic stage, to which the oscillator is connected along the cascade. A signal is provided which can be extracted or generated by additional means.
これにより論理段は、カスケード体において最初に設けられている遅延素子の入 力信号を制御する。This allows the logic stage to control the input of the first delay element in the cascade. Control the force signal.
本発明による発振器は、位相検出器の一部として用いることができる。The oscillator according to the invention can be used as part of a phase detector.
ｎ＝８． ｍ＝１４． ／＝２０ Ｆ／Ｇ、 ２ ＦＩＧ、ｔ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、７ａ ＦＩＧ、７ｃ 補正書の翻訳文提出書（特許法第１８４条の８）平成 ６年 １月１４日n=8. m=14. /=20 F/G, 2 FIG.t FIG.5 FIG.6 FIG. 7a FIG, 7c Submission of translation of written amendment (Article 184-8 of the Patent Law) January 14, 1994
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