JPH0650741B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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- JPH0650741B2 JPH0650741B2 JP61314978A JP31497886A JPH0650741B2 JP H0650741 B2 JPH0650741 B2 JP H0650741B2 JP 61314978 A JP61314978 A JP 61314978A JP 31497886 A JP31497886 A JP 31497886A JP H0650741 B2 JPH0650741 B2 JP H0650741B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体基板上の絶縁膜の側面に不純物含有膜
を形成、かつ該不純物含有膜から不純物を半導体基板上
に拡散することによって、絶縁膜の側面近傍に不純物領
域を形成する。これにより絶縁膜との界面付近の半導体
基板が反転するのを阻止することができるので、チャネ
ルリーク電流の発生を防止することが可能となる。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention forms a side surface of an insulating film by forming an impurity-containing film on the side surface of an insulating film on a semiconductor substrate and diffusing impurities from the impurity-containing film onto the semiconductor substrate. An impurity region is formed in the vicinity. As a result, it is possible to prevent the semiconductor substrate near the interface with the insulating film from being inverted, so that it is possible to prevent the occurrence of a channel leak current.
本発明は半導体装置とその製造方法に関するものであ
り、更に詳しく言えば絶縁膜の側面近傍の半導体基板表
面に不純物領域が形成されている半導体装置とその製造
方法に関するものである。The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an impurity region formed on a surface of a semiconductor substrate near a side surface of an insulating film and a manufacturing method thereof.
ウォールドエミッタ構造のトランジスタは、その構造
上、微細パターンが可能なこと、およびベース・コレク
タ間の浮遊容量が小さいことにより、高速のロジックや
メモリに適用されている。A transistor having a walled emitter structure is applied to a high-speed logic or memory because of its fine structure and a small stray capacitance between the base and collector.
第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの断面図である。１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層，７はｐ型ベース拡散層，
８はｎ型エミッタ拡散層である。FIG. 4 is a sectional view of a transistor having a walled emitter structure according to a conventional example. 1 is a p-type Si substrate, 2 is an n + buried layer, and 3 is an n-type epitaxial layer. 4 is LOC
SiO 2 film formed by the OS method, 5 is an n + collector compensation diffusion layer, 6 is a p + isolation diffusion layer, 7 is a p-type base diffusion layer,
Reference numeral 8 is an n-type emitter diffusion layer.
ところで、第４図に示すウォールドエミッタ構造のトラ
ンジスタは、比較的、低濃度のベース領域７をSiO2膜４
が囲んでいるため、SiO2膜４の側面の界面付近が反転し
てｎ型化し易い。このためエミッタ・コレクタ間にリー
ク電流が発生し、トランジスタの性能が劣化する問題が
ある。By the way, in the transistor of the walled emitter structure shown in FIG. 4, the relatively low concentration base region 7 is formed by the SiO 2 film 4.
Since it is surrounded by, the vicinity of the interface on the side surface of the SiO 2 film 4 is easily inverted and easily becomes n-type. For this reason, there is a problem that a leak current is generated between the emitter and the collector and the performance of the transistor is deteriorated.
第５図はこの問題を解決するための別の従来例のウォー
ルドエミッタ構造のトランジスタの断面図である。９は
ｐ型チャネルカット拡散層であり、これによりSiO2膜４
の側面の付近の濃度を上げて上記リーク電流の発生を防
止することができる。なお第５図において、第４図と同
じ番号で示すものは同じものを示している。FIG. 5 is a cross-sectional view of another conventional transistor having a walled emitter structure for solving this problem. Reference numeral 9 denotes a p-type channel cut diffusion layer, which allows the SiO 2 film 4 to be formed.
It is possible to increase the concentration in the vicinity of the side surface of the device and prevent the occurrence of the leak current. In FIG. 5, the same reference numerals as those in FIG. 4 indicate the same elements.
ところで第５図のｐ型チャネルカット拡散層９は、ホト
リソグラフィ技術によりパタン形成されたマスク層を介
して不純物イオンを注入することにより形成される。こ
のためパタンの位置合せズレによってその形成位置が一
定せず、リーク電流の防止が十分に図れなかったり、あ
るいはトランジスタの性能の劣化を招く場合がる。By the way, the p-type channel cut diffusion layer 9 of FIG. 5 is formed by implanting impurity ions through a mask layer formed by a photolithography technique. For this reason, the position where the pattern is formed is not constant due to misalignment of the pattern, so that leakage current may not be sufficiently prevented or the performance of the transistor may be deteriorated.
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、これらの問題点の解決を目的とする。The present invention was created in view of the problems of the related art, and an object thereof is to solve these problems.
第１図は本発明の原理説明図である。まず第１図（ａ）
のように、半導体基板１０の表面に絶縁膜１１を形成す
る。絶縁膜を選択的に形成する方法としては、例えばＬ
ＯＣＯＳ法がある。その後、ＣＶＤ法等により全面に不
純物含有膜１２を被着する。不純物含有膜としてはＢＳ
Ｇ膜やＰＳＧ膜がある。FIG. 1 is an explanatory view of the principle of the present invention. First, Fig. 1 (a)
As described above, the insulating film 11 is formed on the surface of the semiconductor substrate 10. As a method of selectively forming an insulating film, for example, L
There is an OCOS method. After that, the impurity-containing film 12 is deposited on the entire surface by the CVD method or the like. BS as an impurity-containing film
There are G film and PSG film.
次いで第１図（ｂ）に示すように、絶縁膜１１の側面部
にのみ不純物含有膜１２を残す。この方法としては、例
えばリアクティブイオンエッチングがある。Then, as shown in FIG. 1B, the impurity-containing film 12 is left only on the side surface of the insulating film 11. This method includes, for example, reactive ion etching.
その後、熱処理を施すことにより、不純物含有膜１２か
ら不純物を拡散すると、半導体基板１０に不純物領域１
３が形成される（第１図（ｃ））。Thereafter, heat treatment is performed to diffuse the impurities from the impurity-containing film 12, so that the impurity regions 1 are formed in the semiconductor substrate 10.
3 is formed (FIG. 1 (c)).
本発明によって、リーク電流防止用の不純物領域１３
を、リーク電流の生じ易い絶縁膜１１の界面付近に自己
整合的に形成することが可能となる。According to the present invention, the impurity region 13 for preventing leakage current is used.
Can be formed in a self-aligned manner in the vicinity of the interface of the insulating film 11 where leakage current easily occurs.
次に図を参照しながら本発明の実施例について説明す
る。第２図は本発明の実施例に係るウォールドエミッタ
構造のトランジスタの製造工程を説明する図である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a diagram illustrating a manufacturing process of a transistor having a walled emitter structure according to an embodiment of the present invention.
(1)同図（ａ）において、第４図と同じ番号は同じもの
を示している。すなわち１はｐ型Si基板，２はｎ＋埋没
層，３はｎ型エピタキシャル層である。また４はＬＯＣ
ＯＳ法により形成されたSiO2膜，５はｎ＋コレクタ補償
拡散層，６はｐ＋分離拡散層である。ここまでは従来の
通常の製造方法により形成される。(1) In the figure (a), the same numbers as in FIG. 4 indicate the same things. That is, 1 is a p-type Si substrate, 2 is an n + buried layer, and 3 is an n-type epitaxial layer. 4 is LOC
An SiO 2 film formed by the OS method, 5 is an n + collector compensation diffusion layer, and 6 is a p + isolation diffusion layer. Up to this point, the conventional normal manufacturing method is used.
(2)次いでＣＶＤ法により1000〜6000ÅのＢＳＧ膜を成
長させた後、リアクティブイオンエッチングすることに
より、SiO2膜４の側面に該ＢＳＧ膜１４を残す（同図
（ｂ））。(2) Next, a BSG film of 1000 to 6000Å is grown by the CVD method, and then reactive ion etching is performed to leave the BSG film 14 on the side surface of the SiO 2 film 4 (FIG. 2B).
(3)次に通常の製造方法により、ベース拡散層７，エミ
ッタ拡散層８を形成する。このときの熱処理によりＢＳ
Ｇ膜１４からボロンイオンが拡散し、ｐ型不純物領域１
５がSiO2膜４の側面に沿って形成される。なお熱処理を
行なうとき、ボロンイオンのアウトディフュージョンの
防止のため、ＢＳＧ膜１４の上にカバー用膜を被着して
もよい。(3) Next, the base diffusion layer 7 and the emitter diffusion layer 8 are formed by an ordinary manufacturing method. BS by heat treatment at this time
Boron ions diffuse from the G film 14 to form the p-type impurity region 1
5 are formed along the side surface of the SiO 2 film 4. When performing heat treatment, a cover film may be deposited on the BSG film 14 in order to prevent out-diffusion of boron ions.
なお不純物領域１５の不純物濃度やその深さは、不純物
含有膜の膜厚，不純物含有量や処理温度等により制御可
能である。The impurity concentration and the depth of the impurity region 15 can be controlled by the film thickness of the impurity-containing film, the impurity content, the processing temperature, and the like.
このように本発明の実施例によればリーク電流の生じ易
いSiO2膜４の側面に自己整合的にｐ型不純物領域１５を
形成することができるので、エミッタ・コレクタ間のリ
ーク電流を確実に防止することが可能となる。As described above, according to the embodiment of the present invention, since the p-type impurity region 15 can be formed in a self-aligned manner on the side surface of the SiO 2 film 4 in which a leak current is likely to occur, the leak current between the emitter and the collector is surely secured. It becomes possible to prevent it.
また、SiO2膜４の側部からのみ高濃度の固相拡散をおこ
なっているので、フォトレジストの位置合わせのズレを
考慮せずに高濃度ベース部分を形成できることになる。
この結果、高濃度ベースがコレクタと接合する面積を少
ない方に限定できるため、コレクタ・ベース間接合容量
が低くなり、より高速動作を実現することが可能にな
る。In addition, since the high-concentration solid-phase diffusion is performed only from the side portion of the SiO 2 film 4, the high-concentration base portion can be formed without considering the misalignment of the photoresist alignment.
As a result, the area where the high-concentration base is in contact with the collector can be limited to a smaller area, so that the junction capacitance between the collector and the base is reduced and a higher speed operation can be realized.
第３図は別の実施例に係るｎチャネルＭＯＳＦＥＴの製
造工程を説明する図である。FIG. 3 is a diagram for explaining a manufacturing process of an n-channel MOSFET according to another embodiment.
(1)同図（ａ）に示すように、Si基板１６をＬＯＣＯＳ
法により酸化してSiO2膜１７を選択的に形成する。(1) LOCOS the Si substrate 16 as shown in FIG.
Then, the SiO 2 film 17 is selectively formed by the oxidation method.
(2)次いでＢＳＧ膜をＣＶＤ法により全面に形成した後
に、リアクティブイオンエッチングによりSiO2膜１７の
側面にＢＳＧ膜１８を残す。(2) Next, a BSG film is formed on the entire surface by the CVD method, and then the BSG film 18 is left on the side surface of the SiO 2 film 17 by reactive ion etching.
(3)次に、通常の製造方法により、ゲートSiO2膜２０，
ゲート電極２１およびソース・ドレイン領域２２，２３
を形成する。このときの熱処理によりＢＳＧ膜１８から
ボロンイオンが拡散するので、SiO2膜１７の側面または
これに連なる下面付近にｐ型不純物領域１９が形成され
る。(3) Next, the gate SiO 2 film 20,
Gate electrode 21 and source / drain regions 22 and 23
To form. Boron ions are diffused from the BSG film 18 by the heat treatment at this time, so that the p-type impurity region 19 is formed near the side surface of the SiO 2 film 17 or the lower surface continuous with the side surface.
このようにチャネルカット用ｐ型不純物領域１９をリー
ク電流の生じ易いSiO2膜１７の近傍に自己整合的に形成
することができる。In this way, the channel-cutting p-type impurity region 19 can be formed in the vicinity of the SiO 2 film 17 where leak current is likely to occur in a self-aligned manner.
なお本発明の別の製造方法によれば（不図示）、第２図
に示す発明と異なり、チャネルカット用のｐ型不純物領
域とベース拡散層を同じＢＳＧ膜を用いて形成すること
ができる。According to another manufacturing method of the present invention (not shown), unlike the invention shown in FIG. 2, the p-type impurity region for channel cutting and the base diffusion layer can be formed using the same BSG film.
すなわち、この場合には第２図（ａ）の工程の後、ＢＳ
Ｇ膜を形成し、次いで該ＢＳＧ膜からボロンを拡散する
ことにより、まずベース拡散層を形成する。その後、リ
アクティブイオンエッチングによりSiO2膜の側部にのみ
ＢＳＧ膜を残し、再度、該ＢＳＧ膜からボロンを拡散す
ることにより、リーク電流の生じ易いSiO2膜の近傍の半
導体界面に高濃度のｐ型不純物領域を自己整合的に形成
することができる。That is, in this case, after the step of FIG.
First, a base diffusion layer is formed by forming a G film and then diffusing boron from the BSG film. Then, leaving the BSG film only on the side of the SiO 2 film by reactive ion etching, again, by diffusing boron from said BSG film, a high concentration of the semiconductor interface in the vicinity of easily SiO 2 film occurs the leakage current The p-type impurity region can be formed in a self-aligned manner.
この発明によれば、同一のＢＳＧ膜を用いてベース拡散
層とリーク電流防止用のｐ型不純物領域を形成すること
ができるので、製造工程がより簡単になるという効果が
ある。According to the present invention, the base diffusion layer and the p-type impurity region for preventing the leak current can be formed using the same BSG film, so that the manufacturing process can be simplified.
なお各実施例では、チャネルカットとしてｐ型不純物領
域を形成したが、ｎ型Si基板に対してｎ型不純物領域を
形成すれば同様にリーク電流を防止することが可能とな
る。In each of the embodiments, the p-type impurity region is formed as a channel cut. However, if the n-type impurity region is formed in the n-type Si substrate, the leak current can be similarly prevented.
以上述べたように本発明によれば、絶縁膜領域の段差部
分に形成されたサイドウォール絶縁膜から不純物を拡散
させているので、リーク電流防止用の不純物形成領域を
絶縁膜の縁部近傍に形成する場合のパターン位置合わせ
が不用となり、工程の簡素化が図れる。As described above, according to the present invention, since the impurities are diffused from the sidewall insulating film formed in the step portion of the insulating film region, the impurity forming region for leak current prevention is provided near the edge of the insulating film. Pattern alignment when forming is unnecessary, and the process can be simplified.
また、絶縁膜領域の縁部の直下に形成しているので、リ
ーク電流防止用不純物形成領域を形成するための位置合
わせマージンを確保する必要がなく、位置合わせ精度を
高くしてリーク電流の確実な防止ができ、しかも、半導
体装置の集積度を高めることが可能になる。Further, since it is formed immediately below the edge of the insulating film region, it is not necessary to secure a positioning margin for forming the leakage current prevention impurity forming region, and it is possible to improve the positioning accuracy to ensure the leakage current. Therefore, the degree of integration of the semiconductor device can be increased.
さらに、リーク電流防止用の不純物領域がバイポーラト
ランジスタのベース層に接触して高濃度ベース領域とな
る場合でも、その不純物領域が狭いためにコレクタ・ベ
ース間接合容量が増大することはなく、高速動作が可能
となる。Further, even if the impurity region for preventing the leak current comes into contact with the base layer of the bipolar transistor and becomes a high-concentration base region, the collector-base junction capacitance does not increase because the impurity region is narrow, and high-speed operation is possible. Is possible.
第１図は本発明の原理を説明する図、 第２図は本発明の実施例に係るウォールドエミッタ構造
のトランジスタの製造工程を説明する図、 第３図は本発明の別の実施例に係るｎチャネルＭＯＳＦ
ＥＴの製造工程を説明する図、 第４図は従来例に係るウォールドエミッタ構造のトラン
ジスタの製造工程を説明する図、 第５図は別の従来例に係るウォールドエミッタ構造のト
ランジスタの製造工程を説明する図である。 （符号の説明） １，１６……ｐ型Si基板、 ２……ｎ＋埋没層、 ３……ｎ型エピタキシャル層、 ４，１７……SiO2膜、 ５……ｎ＋コレクタ補償拡散層、 ６……ｐ＋分離拡散層、 ７……ｐ型ベース拡散層、 ８……ｎ型エミッタ拡散層、 ９……チャネルカット拡散層、 １０……半導体基板、 １１……絶縁膜、 １２……不純物含有膜、 １３……不純物領域、 １４，１８……ＢＳＧ膜、 １５，１９……ｐ型不純物領域、 ２０……ゲートSiO2膜、 ２１……ゲート電極、 ２２……ソース領域、 ２３……ドレイン領域。FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a diagram for explaining a manufacturing process of a transistor having a walled emitter structure according to the embodiment of the present invention, and FIG. 3 is for another embodiment of the present invention. n-channel MOSF
FIG. 4 is a diagram illustrating a manufacturing process of an ET, FIG. 4 is a diagram illustrating a manufacturing process of a transistor having a walled emitter structure according to a conventional example, and FIG. 5 is a manufacturing process of a transistor having a walled emitter structure according to another conventional example. FIG. (Explanation of symbols) 1,16 ... p-type Si substrate, 2 ... n + buried layer, 3 ... n-type epitaxial layer, 4,17 ... SiO 2 film, 5 ... n + collector compensation diffusion layer, 6 ... p + isolation diffusion layer, 7 ... p type base diffusion layer, 8 ... n type emitter diffusion layer, 9 ... channel cut diffusion layer, 10 ... semiconductor substrate, 11 ... insulating film, 12 ... Impurity-containing film, 13 ... Impurity region, 14, 18 ... BSG film, 15, 19 ... P-type impurity region, 20 ... Gate SiO 2 film, 21 ... Gate electrode, 22 ... Source region, 23 ... … Drain region.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−34661（ＪＰ，Ａ) 特開 昭61−159768（ＪＰ，Ａ) 特開 昭61−154172（ＪＰ，Ａ) 特開 昭58−154266（ＪＰ，Ａ) ─────────────────────────────────────────────────── --Continued from the front page (56) Reference JP-A-59-34661 (JP, A) JP-A-61-159768 (JP, A) JP-A-61-154172 (JP, A) JP-A-58- 154266 (JP, A)
Claims (2)
域（３、１６）の表面に形成され、該一導電型不純物領
域（３、１６）の表面との間に実質的な段差を有する絶
縁膜（４、１７）と、 前記絶縁膜（４、１７）の側部にサイドウォールとして
被着形成され、反対導電型不純物と一導電型不純物のい
ずれか一方を含有するサイドウォール絶縁膜（１４、１
８）と、 前記絶縁膜（４，１７）と前記一導電型領域（３、１
６）との境界に接し、かつ、前記サイドウォール絶縁膜
（１４、１８）の底部から前記一導電型領域（３、１
６）の内部にかけて形成されるリーク電流防止用不純物
領域（１５、１９）と、前記一導電型不純物領域（３、
１６）内に形成され、前記サイドウォール絶縁膜（１
４、１８）に隣設され、かつ前記リーク電流防止用不純
物領域（１５、１９）に接する反対導電型不純物領域
（７、２２、２３）とを有することを特徴とする半導体
装置。1. A semiconductor layer (1, 16) is formed on the surface of one conductivity type impurity region (3, 16) and has a substantial step between the surface and the one conductivity type impurity region (3, 16). And an insulating film (4, 17) having, and a side wall insulating film (4, 17) deposited on the side of the insulating film (4, 17) as a sidewall and containing one of an opposite conductivity type impurity and one conductivity type impurity. Membrane (14, 1)
8), the insulating film (4, 17) and the one conductivity type region (3, 1)
6) and the one conductivity type region (3, 1) from the bottom of the sidewall insulating film (14, 18).
6) impurity regions (15, 19) for preventing a leakage current formed inside and the one conductivity type impurity regions (3,
16) and is formed in the side wall insulating film (1
4, 18) and an impurity region (7, 22, 23) of opposite conductivity type which is adjacent to the impurity region (15, 19) for preventing the leak current and is in contact therewith.
域（３、１６）の表面に、該一導電型不純物領域（３、
１６）の表面との間に実質的な段差を有する第一の絶縁
膜（４，１７）を形成する工程と、 反対導電型と一導電型のいずれかの不純物を含む第二の
絶縁膜を前記一導電型領域（３、１６）及び第一の絶縁
膜（４、１７）の上に形成する工程と、 前記第二の絶縁膜を異方性エッチングして前記第一の絶
縁膜（４、１７）の側部にのみ残存させることにより、
反対導電型と一導電型のいずれかの前記不純物を含むサ
イドウォール絶縁膜（１４、１８）を形成する工程と、 前記サイドウォール絶縁膜（１４、１８）内の不純物を
前記一導電型領域（３、１６）内に熱拡散して、前記第
一の絶縁膜（４、１７）と前記一導電型領域（３、１
６）との境界に接するリーク電流防止用不純物領域（１
５、１９）を前記一導電型領域（３、１６）内に形成す
る工程を有することを特徴とする半導体装置の製造方
法。2. The one conductivity type impurity region (3, 16) on the surface of the one conductivity type impurity region (3, 16) of the semiconductor layer (1, 16).
16) a step of forming a first insulating film (4, 17) having a substantial level difference with the surface, and a second insulating film containing impurities of opposite conductivity type or one conductivity type. Forming on the one conductivity type region (3, 16) and the first insulating film (4, 17); and anisotropically etching the second insulating film to form the first insulating film (4). , 17) by leaving it only on the side part,
Forming a sidewall insulating film (14, 18) containing the impurity of either the opposite conductivity type or one conductivity type; and removing impurities in the sidewall insulating film (14, 18) from the one conductivity type region ( (3, 16) is thermally diffused into the first insulating film (4, 17) and the one conductivity type region (3, 1).
6) Impurity region (1
5, 19) in the one conductivity type region (3, 16).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (en) | 1986-12-26 | 1986-12-26 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314978A JPH0650741B2 (en) | 1986-12-26 | 1986-12-26 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164465A JPS63164465A (en) | 1988-07-07 |
| JPH0650741B2 true JPH0650741B2 (en) | 1994-06-29 |
Family
ID=18059953
Family Applications (1)
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|---|---|---|---|
| JP61314978A Expired - Fee Related JPH0650741B2 (en) | 1986-12-26 | 1986-12-26 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650741B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1986
- 1986-12-26 JP JP61314978A patent/JPH0650741B2/en not_active Expired - Fee Related
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| JPS63164465A (en) | 1988-07-07 |
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