JPH0650473B2 - Emulator for multiple computers with built-in multiple processors - Google Patents
Emulator for multiple computers with built-in multiple processorsInfo
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- JPH0650473B2 JPH0650473B2 JP62000671A JP67187A JPH0650473B2 JP H0650473 B2 JPH0650473 B2 JP H0650473B2 JP 62000671 A JP62000671 A JP 62000671A JP 67187 A JP67187 A JP 67187A JP H0650473 B2 JPH0650473 B2 JP H0650473B2
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- emulation
- emulator
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１チップ上に複数プロセッサを集積している
マイクロコンピュータのプログラム開発用エミュレータ
に関するものである。The present invention relates to a program development emulator for a microcomputer in which a plurality of processors are integrated on one chip.
従来の複数マイクロプロセッサを内蔵したマイクロコン
ピュータ用エミュレータの例を第４図に示す。この図の
例ではプロセッサを２個内蔵しているマイクロコンピュ
ータの場合の例であり、それぞれのプロセッサ（図示せ
ず）ごとにプロセッサエミュレータ１，３を有してい
る。さらにこれらプロセッサエミュレータ１，３を制御
するものとしてエミュレータコントロール部２が存在し
ている。このエミュレータの動作について説明する。１
のプロセッサエミュレータについてのみ説明するが３に
ついても同様な説明になる。An example of a conventional microcomputer emulator incorporating a plurality of microprocessors is shown in FIG. The example of this drawing is an example of a microcomputer having two built-in processors, and each processor (not shown) has a processor emulator 1 or 3. Further, an emulator control unit 2 is present as a unit for controlling these processor emulators 1 and 3. The operation of this emulator will be described. 1
Only the processor emulator of 3 will be described, but the description of 3 will be the same.
まず対象となるプロセッサのエミュレーションはエミュ
レーション部６ａで行なう。このエミュレーション部６
ａから実行するプログラムを格納しているメモリ４ａに
対してそのメモリアドレスがアドレスバス１２ａを通じ
て出力される。メモリ４ａは入力したアドレスに従って
データを１３ａバスを通じてエミュレーション制御部７
ａに出力する。このエミュレーション制御部は、このプ
ロセッサエミュレータがエミュレーションモードである
ならば１３ａバスからのデータをそのまま１４ａのバス
を介してエミュレーション部６ａに出力する。このメモ
リに格納するデータはエミュレータコントロール部２よ
りバス９ａを通じてあらかじめ書き込まれている。この
プロセッサエミュレータ１をエミュレーションモードか
らエミュレーション部６ａの内部状態を確認変更できる
デバグモードに移行させる手段について次に示す。な
お、エミュレーションモードではこのような確認変更は
行えない。ここでモードを移行させる条件としてエミュ
レーション部６ａから出力される前記したアドレスがあ
る値になった時に移行する場合について考える。まず、
移行する条件となるデータをエミュレータコントロール
部２より１０ａのバスを通じて状態検出回路５ａにセッ
トしておく。この状態検出回路５ａはエミュレーション
中にアドレスバス１２ａから出力されるアドレスがあら
かじめセットされた値かどうか判定し、一致した場合に
はその旨の信号を１１ａを通じてエミュレーション制御
部７ａに出力する。エミュレーション制御部７ａはこの
信号によりモードを移行すると判別したならばメモリ４
ａから入力されエミュレーション部６ａに出力するエミ
ュレーション用データを停止して、代わりにエミュレー
タコントロール部２よりバス８ａを通じて送り込まれる
デバッグ用データを出力する。なおこのデータ（プログ
ラム）は内部の状態を確認するものである。このデバッ
グ用データによりエミュレーション部６ａは内部状態を
バス１５ａを通じてエミュレータコントロール部２に送
り、エミュレータコントロール部２がエミュレーション
部６ａの内部状態を確認できるようになる。デバッグモ
ードからエミュレーションモードへの移行は状態検出回
路７ａより直接エミュレーション制御部を制御して行な
う。メモリ４ａに格納されたプログラムの評価は通常こ
のエミュレーションモードとデバッグモードとを切りか
えして内部状態を確認しながら行なっていく。First, emulation of the target processor is performed by the emulation unit 6a. This emulation unit 6
The memory address is output to the memory 4a storing the program to be executed from a through the address bus 12a. The memory 4a sends data according to the input address to the emulation controller 7 via the bus 13a.
output to a. If the processor emulator is in the emulation mode, the emulation control section outputs the data from the 13a bus to the emulation section 6a as it is via the 14a bus. The data to be stored in this memory is written in advance by the emulator control section 2 through the bus 9a. The means for shifting the processor emulator 1 from the emulation mode to the debug mode in which the internal state of the emulation section 6a can be confirmed and changed will be described below. Note that such confirmation changes cannot be made in the emulation mode. Here, as a condition for changing the mode, consider a case where the above-mentioned address output from the emulation unit 6a changes when the value reaches a certain value. First,
Data to be a transition condition is set in the state detection circuit 5a from the emulator control unit 2 through the bus 10a. The state detection circuit 5a determines whether the address output from the address bus 12a is a preset value during emulation, and if they match, outputs a signal to that effect to the emulation control unit 7a via 11a. If the emulation control unit 7a determines that the mode is to be changed by this signal, the memory 4
The emulation data input from a and output to the emulation unit 6a is stopped, and instead, the debugging data sent from the emulator control unit 2 through the bus 8a is output. This data (program) is for confirming the internal state. This debug data causes the emulation unit 6a to send the internal state to the emulator control unit 2 through the bus 15a so that the emulator control unit 2 can confirm the internal state of the emulation unit 6a. The transition from the debug mode to the emulation mode is performed by directly controlling the emulation control section from the state detection circuit 7a. The evaluation of the program stored in the memory 4a is usually performed while switching between the emulation mode and the debug mode and checking the internal state.
これらのことは３のプロセッサエミュレータでもこの例
では同様である。このように従来技術では各々のプロセ
ッサエミュレータのモードを移行させる条件は各々のプ
ロセッサエミュレータ自身の条件に限っていた。The same applies to the processor emulator of 3 in this example. As described above, in the conventional technique, the conditions for changing the mode of each processor emulator are limited to the conditions of each processor emulator itself.
以上説明した従来技術では、各々のプロセッサエミュレ
ータをエミュレーションモードからデバッグモードに切
換る条件は各々のプロセッサのエミュレーション状態だ
けに限定されていた。このため複数のプロセッサエミュ
レータ間で同期をとって切換えることができない欠点が
あった。たとえば、第４図の従来技術の例ではプロセッ
サエミュレータ１がある条件になり次にプロセッサエミ
ュレータ３もある条件になった時にともに状態が切換わ
るというようなことが行なえなかった。In the conventional technique described above, the condition for switching each processor emulator from the emulation mode to the debug mode is limited to the emulation state of each processor. For this reason, there is a drawback that switching cannot be performed in synchronization among a plurality of processor emulators. For example, in the example of the prior art shown in FIG. 4, when the processor emulator 1 has a certain condition and the processor emulator 3 also has a certain condition, the state cannot be switched together.
従来技術の問題点を解決するため、従来技術例における
状態検出回路３からの信号を直接エミュレータ制御部に
入力せずに、代わりに各々のプロセッサエミュレータの
状態検出回路からの信号を調停する調停回路を有してい
る。In order to solve the problems of the prior art, an arbitration circuit that arbitrates the signal from the state detection circuit of each processor emulator instead of directly inputting the signal from the state detection circuit 3 in the prior art example to the emulator control unit. have.
前述した従来の複数プロセッサ内蔵型マイクロコンピュ
ータ用エミュレータに対して本発明は、それぞれのプロ
セッサエミュレータの状態検出信号を調停する回路を設
け、この回路の出力信号でそれぞれのプロセッサエミュ
レータのモードを切換えることを可能ならしめた独創的
内容を有する。The present invention provides a circuit for arbitrating the state detection signals of the respective processor emulators with respect to the above-described conventional emulator for a microcomputer with a plurality of processors, and the mode of each processor emulator is switched by the output signal of this circuit. It has original content that is possible.
本発明について図面を用いて説明する。第１図は本発明
による複数プロセッサ内蔵型マイクロコンピュータ用エ
ミュレータの構成図である。第４図の従来技術とは基本
的には同一であるが状態検出回路５ａからの信号がエミ
ュレーション制御部７ａに直接入力されず、信号線１７
ａを通じて調停回路１６に入力され調停回路１６からの
出力信号１８ａがエミュレーション制御部７ａに入力さ
れる点が異なっているだけでエミュレーション部６ａ、
状態検出回路５ａ、メモリ４ａ、エミュレーション制御
部７ａの機能自体は従来技術の例と変わりない。これは
プロセッサエミュレータ３についても同様である。調停
回路１６はプロセッサエミュレータの１，３の状態検出
回路５ａ，５ｂからの状態検出信号１７ａ，１７ｂを入
力としてこれら信号を調停してそれぞれのエミュレーシ
ョン制御部７ａ，７ｂに出力している。The present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an emulator for a microcomputer with a plurality of processors according to the present invention. Although basically the same as the prior art of FIG. 4, the signal from the state detection circuit 5a is not directly input to the emulation control unit 7a, and the signal line 17
The emulation unit 6a differs from the emulation unit 6a only in that the output signal 18a from the arbitration circuit 16 is input to the emulation control unit 7a via a.
The functions themselves of the state detection circuit 5a, the memory 4a, and the emulation control unit 7a are the same as those of the conventional art. This also applies to the processor emulator 3. The arbitration circuit 16 receives the state detection signals 17a and 17b from the state detection circuits 5a and 5b of the processor emulator 1 and 3, and arbitrates these signals and outputs them to the respective emulation control units 7a and 7b.
次にこの調停回路の例について示す。第２図、第３図が
調停回路の例を示す図である。第２図は調停回路の中の
実施例を示す回路図である。１７ａ，１７ｂから送られ
てくるそれぞれのプロセッサエミュレータの状態検出信
号を単純にＡＮＤゲートで論理積をとりこの出力を１８
ａ，１８ｂを通じてそれぞれのエミュレーション制御部
７ａ，７ｂに出力する。この実施例ではあらかじめそれ
ぞれの状態検出回路５ａ，５ｂに設定しておいた条件の
状態にプロセッサエミュレータのエミュレーション部６
ａ，６ｂが共になった場合にのみそれぞれのプロセッサ
エミュレータがエミュレーションモードからデバッグモ
ードに移行することになる。第３図は調停回路の第２の
例の実施例を示す回路図である。ここでは信号線１８ａ
を通じて１のプロセッサエミュレータに出力される信号
は第２図の場合と同様にそれぞれのプロセッサエミュレ
ータからの状態検出回路からの出力の論理積の信号であ
る。１８ｂを通じて３のプロセッサエミュレータ１に出
力される信号は１７ｂの状態検出信号をそのまま送りか
えしている。しかし、３のプロセッサエミュレータは自
身のエミュレーション状態でエミュレーションモードか
らデバッグモードに切換わることが可能である。１のプ
ロセッサエミュレータは１と３のプロセッサエミュレー
タがともにあらかじめ設定しておいた条件の状態になっ
た時にのみモードが切換わることになる。Next, an example of this arbitration circuit will be shown. 2 and 3 are diagrams showing examples of the arbitration circuit. FIG. 2 is a circuit diagram showing an embodiment of the arbitration circuit. The status detection signals of the respective processor emulators sent from 17a and 17b are simply ANDed by an AND gate and this output is output to 18
It outputs to each emulation control part 7a, 7b through a, 18b. In this embodiment, the emulation section 6 of the processor emulator is set to the condition set in advance in the respective state detection circuits 5a and 5b.
Only when both a and 6b become the respective processor emulators shift from the emulation mode to the debug mode. FIG. 3 is a circuit diagram showing a second example of the arbitration circuit. Here, the signal line 18a
The signal output to the one processor emulator through is the signal of the logical product of the outputs from the state detection circuits from the respective processor emulators as in the case of FIG. The signal output to the processor emulator 1 of 3 through 18b is the same as the state detection signal of 17b. However, the third processor emulator can switch from the emulation mode to the debug mode in its own emulation state. The mode of the 1 processor emulator is switched only when both the 1 and 3 processor emulators are in the condition set in advance.
以上説明したように、複数プロセッサを集積したマイク
ロコンピュータのエミュレータを構成しているプロセッ
サエミュレータのエミュレーションモードを切換えるた
めに、各々のプロセッサエミュレータの状態検出信号に
応答して予め設定した条件にそれぞれ対応する調停信号
を生成する調停回路を設け、これら調停信号でエミュレ
ーションモードをデバッグモードに切換える事を可能に
した事により次の効果がある。まず、従来はそれぞれの
プロセッサエミュレータのエミュレーション部の状態で
のみそれぞれのプロセッサエミュレータのモードが切換
えられたが本発明によりプロセッサエミュレータ間で同
期をとったりマスタ／スレーブの関係でそれぞれのプロ
セッサエミュレータのモードを切換えることが可能にな
る。As described above, in order to switch the emulation mode of the processor emulators forming the emulator of the microcomputer in which a plurality of processors are integrated, the preset conditions are responded to in response to the state detection signals of the respective processor emulators. By providing an arbitration circuit for generating an arbitration signal and enabling the emulation mode to be switched to the debug mode by these arbitration signals, the following effects can be obtained. First, the mode of each processor emulator was switched only in the state of the emulation section of each processor emulator in the past, but according to the present invention, the modes of each processor emulator are switched in synchronization between the processor emulators or in the master / slave relationship. It will be possible.
第１図は本発明の複数プロセッサ内蔵型マイクロコンピ
ュータ用エミュレータの構成図、第２図および第３図は
調停回路の実施例を示す図、第４図は従来のエミュレー
タの構成図である。 図において、 １はプロセッサエミュレータ、２はエミュレータコント
ロール部、３はプロセッサエミュレー４ａ，４ｂはプロ
グラム格納用メモリ、５ａ，５ｂは状態検出回路、６
ａ，６ｂはエミュレーション部、７ａ，７ｂはエミュレ
ーション制御部、１６は調停回路、２０，２１はＡＮＤ
ゲート。FIG. 1 is a block diagram of an emulator for a microcomputer with a plurality of processors according to the present invention, FIGS. 2 and 3 are diagrams showing an embodiment of an arbitration circuit, and FIG. 4 is a block diagram of a conventional emulator. In the figure, 1 is a processor emulator, 2 is an emulator control section, 3 is a processor emulation 4a, 4b is a program storage memory, 5a, 5b is a state detection circuit, 6
a and 6b are emulation units, 7a and 7b are emulation control units, 16 is an arbitration circuit, and 20 and 21 are AND circuits.
Gate.
Claims (1)
び第２のマイクロプロセッサ対応に調整やデバッグの支
援を行う回路内代行機能である第１および第２のエミュ
レーションを実行する第１および第２のエミュレーショ
ン部と、これら第１および第２のエミュレーションの状
態をエミュレーション情報に応答してそれぞれ検出し各
々第１および第２の状態検出信号を生成する第１および
第２の状態検出回路と、第１および第２の制御信号に応
答しそれぞれデバッグ用データおよびエミュレーション
用データのいずれか一方を選択して前記第１および第２
のエミュレーション部にそれぞれ供給する第１および第
２の制御回路とを備える第１および第２のプロセッサエ
ミュレータと、 前記第１および第２のプロセッサエミュレータを制御す
るとともに前記エミュレーション情報を供給するエミュ
レータコントロール部とを備え、 前記第１および第２のマイクロプロセッサを含むマイク
ロコンピュータのエミュレーションを実行する複数プロ
セッサ内蔵型マイクロコンピュータ用エミュレータにお
いて、 前記第１および第２の状態検出信号に応答してそれぞれ
予め定めた条件に対応する第１および第２の調停信号を
生成し前記第１および第２の制御信号として前記第１お
よび第２の制御回路にそれぞれ供給する調停回路をさら
に備えることを特徴とする複数プロセッサ内蔵型マイク
ロコンピュータ用エミュレータ。1. A first and a second emulation which are first and second emulations which are in-circuit substitution functions for supporting adjustment and debugging corresponding to the first and second microprocessors respectively integrated on one chip. Two emulation sections, first and second state detection circuits that detect the states of the first and second emulations in response to the emulation information, and generate first and second state detection signals, respectively. In response to the first and second control signals, one of the debug data and the emulation data is selected to select the first and second data.
First and second processor emulators having first and second control circuits respectively supplied to the emulation section, and an emulator control section for controlling the first and second processor emulators and supplying the emulation information. And a emulator for a multi-processor built-in type which emulates a microcomputer including the first and second microprocessors, wherein the emulator is predetermined in response to the first and second state detection signals. A plurality of processors, further comprising an arbitration circuit that generates first and second arbitration signals corresponding to conditions and supplies the first and second control signals to the first and second control circuits, respectively. Built-in microcomputer Emulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000671A JPH0650473B2 (en) | 1987-01-05 | 1987-01-05 | Emulator for multiple computers with built-in multiple processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000671A JPH0650473B2 (en) | 1987-01-05 | 1987-01-05 | Emulator for multiple computers with built-in multiple processors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167939A JPS63167939A (en) | 1988-07-12 |
| JPH0650473B2 true JPH0650473B2 (en) | 1994-06-29 |
Family
ID=11480207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000671A Expired - Lifetime JPH0650473B2 (en) | 1987-01-05 | 1987-01-05 | Emulator for multiple computers with built-in multiple processors |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650473B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051888A (en) * | 1988-12-30 | 1991-09-24 | Hewlett Packard Company | Data processing systems for coordinating measurement activity upon a plurality of emulators |
| JP5880862B2 (en) * | 2012-11-15 | 2016-03-09 | 株式会社デンソー | Control system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
-
1987
- 1987-01-05 JP JP62000671A patent/JPH0650473B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63167939A (en) | 1988-07-12 |
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