JPH0646114Y2 - 遅延ロックループ回路 - Google Patents
遅延ロックループ回路Info
- Publication number
- JPH0646114Y2 JPH0646114Y2 JP1987134509U JP13450987U JPH0646114Y2 JP H0646114 Y2 JPH0646114 Y2 JP H0646114Y2 JP 1987134509 U JP1987134509 U JP 1987134509U JP 13450987 U JP13450987 U JP 13450987U JP H0646114 Y2 JPH0646114 Y2 JP H0646114Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- correlator
- detector
- code
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Position Fixing By Use Of Radio Waves (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） この考案はスペクトラム拡散通信方式に用いる遅延ロツ
クループ回路（以下、DLL回路と記す）に関する。
クループ回路（以下、DLL回路と記す）に関する。
（考案の背景および目的） スペクトラム拡散通信方式を用いた測距における誤差の
低減を計るために、特にデバイス等のばらつきを補正し
て、DLL回路におけるPN符号の位相同期を正確に行なう
必要がある。
低減を計るために、特にデバイス等のばらつきを補正し
て、DLL回路におけるPN符号の位相同期を正確に行なう
必要がある。
この考案の目的はDLL回路の製造時にデバイス等のばら
つきを容易に補正でき、正確なPN符号の位相同期ができ
て、測距における誤差の低減が計れるDLL回路を提供す
ることを目的とする。
つきを容易に補正でき、正確なPN符号の位相同期ができ
て、測距における誤差の低減が計れるDLL回路を提供す
ることを目的とする。
（目的達成のための手段） この考案はDLL回路において、第１の検波手段と減算手
段の一方の入力端との間および第２の検波手段と減算手
段の他方の入力端との間に互いに相反する利得調整機能
を有する利得可変増幅器を備え、利得可変増幅器の利得
を変更して、PN符号の位相を正確に同期するようにし
た。
段の一方の入力端との間および第２の検波手段と減算手
段の他方の入力端との間に互いに相反する利得調整機能
を有する利得可変増幅器を備え、利得可変増幅器の利得
を変更して、PN符号の位相を正確に同期するようにし
た。
（実施例） 以下、この考案を実施例により説明する。
第１図はこの考案の一実施例を示すブロツク図である。
第１図において、ＡはDLL回路であって、PN符号発生器
８から出力される局部基準符号系列 が入力される相関器１、相関器１に入力される局部基準
符号系列 から１ビット遅れた局部基準符号系列 が入力される相関器２、相関器１の出力を包絡線検波す
る検波器３、相関器２からの出力を包絡線検波する検波
器４、検波器３の出力から検波器４の出力を減算し増幅
する減算増幅器５、減算増幅器５の出力で制御され、か
つPN符号発生器８にクロック信号を供給するクロック信
号発生器６、クロック信号を受けて局部基準符号系列
ｎ、局部基準符号系列ｎを基準に ビットずれた局部基準符号系列 および局部基準符号系列 を出力するPN符号発生器８、PN符号発生器８から出力さ
れる局部基準符号系列ｎが入力されて出力を復調器10に
供給する逆拡散器９から従来のものと同様に構成されて
いる。本実施例のDLL回路Ａはさらに、反転入力端子間
が可変抵抗器115で接続され、帰還抵抗器113が接続され
た直流増幅器114および帰還抵抗器114が接続された直流
増幅器112からなり、可変抵抗器115の摺動子をアースし
て、可変抵抗器115の摺動子位置を変更することによ
り、検波器３の出力および検波器４の出力に対して相反
する利得調整機能を有する利得可変増幅器11を備えてい
る。検波器３の出力および検波器４の出力は利得可変増
幅11で増幅され減算増幅器５に供給される。
８から出力される局部基準符号系列 が入力される相関器１、相関器１に入力される局部基準
符号系列 から１ビット遅れた局部基準符号系列 が入力される相関器２、相関器１の出力を包絡線検波す
る検波器３、相関器２からの出力を包絡線検波する検波
器４、検波器３の出力から検波器４の出力を減算し増幅
する減算増幅器５、減算増幅器５の出力で制御され、か
つPN符号発生器８にクロック信号を供給するクロック信
号発生器６、クロック信号を受けて局部基準符号系列
ｎ、局部基準符号系列ｎを基準に ビットずれた局部基準符号系列 および局部基準符号系列 を出力するPN符号発生器８、PN符号発生器８から出力さ
れる局部基準符号系列ｎが入力されて出力を復調器10に
供給する逆拡散器９から従来のものと同様に構成されて
いる。本実施例のDLL回路Ａはさらに、反転入力端子間
が可変抵抗器115で接続され、帰還抵抗器113が接続され
た直流増幅器114および帰還抵抗器114が接続された直流
増幅器112からなり、可変抵抗器115の摺動子をアースし
て、可変抵抗器115の摺動子位置を変更することによ
り、検波器３の出力および検波器４の出力に対して相反
する利得調整機能を有する利得可変増幅器11を備えてい
る。検波器３の出力および検波器４の出力は利得可変増
幅11で増幅され減算増幅器５に供給される。
上記の如く構成された本考案の一実施例において、DLL
回路Ａは従来のDLL回路と同一の作用をして、受信信号
のPN符号に位相同期したPN符号が得られる。
回路Ａは従来のDLL回路と同一の作用をして、受信信号
のPN符号に位相同期したPN符号が得られる。
すなわち、PN符号の位相同期が正確に行なわれている場
合には、相関器１の出力を検波した検波出力と相関器２
の出力を検波した検波出力とは平衡状態にある。しかし
ながら相関器1,2、検波器3,4の振幅誤差等により検波器
３からの出力と検波器４からの出力との平衡はくずれ
る。
合には、相関器１の出力を検波した検波出力と相関器２
の出力を検波した検波出力とは平衡状態にある。しかし
ながら相関器1,2、検波器3,4の振幅誤差等により検波器
３からの出力と検波器４からの出力との平衡はくずれ
る。
第２図（ａ）は受信信号のPN符号を、第２図（ｂ）は逆
拡散に用いるPN符号で正確な位相同期状態時を、第２図
（ｃ）は平衡がくずれて位相がずれた、逆拡散に用いる
PN符号である。この位相のずれ分が測距誤差につなが
る。
拡散に用いるPN符号で正確な位相同期状態時を、第２図
（ｃ）は平衡がくずれて位相がずれた、逆拡散に用いる
PN符号である。この位相のずれ分が測距誤差につなが
る。
しかしてこの考案の一実施例では検波器３の出力および
検波器４の出力は利得可変増幅器11にてそれぞれ増幅さ
れる。この増幅において可変抵抗器115の摺動子位置を
変更することにより、検波器３の出力と検波器４の出力
とは相反して利得が調整され、検波器３の出力と検波器
４の出力とが平衡状態にされ、減算増幅器５に入力され
る。減算増幅器５の出力によりクロック信号発生器６が
制御され、PN符号発生器８から出力されるPN符号の位相
の同期が正確に保たれる。
検波器４の出力は利得可変増幅器11にてそれぞれ増幅さ
れる。この増幅において可変抵抗器115の摺動子位置を
変更することにより、検波器３の出力と検波器４の出力
とは相反して利得が調整され、検波器３の出力と検波器
４の出力とが平衡状態にされ、減算増幅器５に入力され
る。減算増幅器５の出力によりクロック信号発生器６が
制御され、PN符号発生器８から出力されるPN符号の位相
の同期が正確に保たれる。
したがつて第２図（ｃ）に示した如く平衡がくずれた逆
拡散に用いるPN符号が第２図（ｂ）に示した如く正確な
位相同期状態となされた逆拡散に用いるPN符号に調整さ
れる。
拡散に用いるPN符号が第２図（ｂ）に示した如く正確な
位相同期状態となされた逆拡散に用いるPN符号に調整さ
れる。
（考案の効果） 以上説明した如くこの考案によれば、DLL回路におい
て、第１の検波手段と減算手段の一方の入力端との間お
よび第２の検波手段と減算手段の他方の入力端との間に
相反する利得調整機能をもつ利得可変増幅器を設け、こ
の利得可変増幅器による利得調整を的確に行なうことに
より、DLL回路の相関器および検波器の振幅誤差等のば
らつきを補正することができる。また、この補正により
PN符号の正確な位相同期が行なえるため、受信性能の劣
化を防ぐことができ、測距における誤差の低減に効果が
ある。
て、第１の検波手段と減算手段の一方の入力端との間お
よび第２の検波手段と減算手段の他方の入力端との間に
相反する利得調整機能をもつ利得可変増幅器を設け、こ
の利得可変増幅器による利得調整を的確に行なうことに
より、DLL回路の相関器および検波器の振幅誤差等のば
らつきを補正することができる。また、この補正により
PN符号の正確な位相同期が行なえるため、受信性能の劣
化を防ぐことができ、測距における誤差の低減に効果が
ある。
また、利得可変増幅器の利得調整は可変抵抗器１つで行
なうことができる。
なうことができる。
さらにまた、利得可変増幅器の入力インピーダンスを高
くでき、また両方の入力端のインピーダンスが同じ値に
なるので従来のDLL回路より設計の自由度が増し、特性
の改善ができる。
くでき、また両方の入力端のインピーダンスが同じ値に
なるので従来のDLL回路より設計の自由度が増し、特性
の改善ができる。
第１図はこの考案の一実施例のブロック図。 第２図はこの考案の一実施例の説明を供するタイミング
図。 Ａ…DLL回路、１および２…相関器、３および４…検波
器、５…減算増幅器、６…クロック信号発生器、８…PN
符号発生器、９…逆拡散器、11…利得可変増幅器。
図。 Ａ…DLL回路、１および２…相関器、３および４…検波
器、５…減算増幅器、６…クロック信号発生器、８…PN
符号発生器、９…逆拡散器、11…利得可変増幅器。
Claims (1)
- 【請求項１】クロック信号発生器から出力されるクロッ
ク信号を受けて基準のPN系列に対して夫々進み方向と遅
れ方向に1/2ビットずれた第１および第２のPN符号系列
を出力するPN符号発生器と、受信信号と第１のPN符号系
列を入力して相関出力を送出する第１の相関器と、受信
信号と第２のPN符号系列を入力して相関出力を送出する
第２の相関器と、第１の相関器から送出された相関出力
を検波する第１の検波手段と、第２の相関器から送出さ
れた相関出力を検波する第２の検波手段と、第１の検波
手段からの検波出力と第２の検波手段からの検波出力と
を減算し、その減算出力に基づいてクロック信号発生器
からの出力クロック信号の周波数を制御する減算手段と
を備えた遅延ロックループ回路において、第１の検波手
段と前記減算手段の一方の入力端との間および第２の検
波手段と前記減算手段の他方の入力端との間に互いに相
反する利得調整機能を有する利得可変増幅器を備えたこ
とを特徴とする遅延ロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987134509U JPH0646114Y2 (ja) | 1987-09-04 | 1987-09-04 | 遅延ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987134509U JPH0646114Y2 (ja) | 1987-09-04 | 1987-09-04 | 遅延ロックループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6440939U JPS6440939U (ja) | 1989-03-10 |
| JPH0646114Y2 true JPH0646114Y2 (ja) | 1994-11-24 |
Family
ID=31393329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987134509U Expired - Lifetime JPH0646114Y2 (ja) | 1987-09-04 | 1987-09-04 | 遅延ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646114Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793011B2 (ja) * | 1990-05-21 | 1998-09-03 | 三菱電機株式会社 | 遅延ロックループ回路 |
-
1987
- 1987-09-04 JP JP1987134509U patent/JPH0646114Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6440939U (ja) | 1989-03-10 |
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