JPH064454A - Control system for dram - Google Patents

Abstract

PURPOSE:To execute a continuous transfer of a DMA without being suspended by a refresh operation of the DRAM. CONSTITUTION:In a period in which a DMA transfer is not being executed, a refresh operation of a DRAM is executed at a determined time interval, but in a period in which the DMA transfer is being executed, control is executed as mentioned below. In the case of a DMA block transfer, while a data transfer is being executed to the DRAM, the refresh operation is not executed, and before a single block transfer is finished and the next block transfer is started, the refresh operation is executed. Also, in the case of a DMA burst transfer, in a period in which the DMA transfer is executed, the refresh operation is not executed, and before its DMA transfer, the refresh operation is executed by a DMA burst transfer time/the number of times of a regular refresh interval.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＤＲＡＭのリフレッシ
ュ動作による中断なしに、ＤＭＡの連続転送を可能とす
るＤＲＡＭの制御方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DRAM control system which enables continuous DMA transfer without interruption due to a DRAM refresh operation.

【０００２】[0002]

【従来の技術】従来、ＤＲＡＭ（Dynamic Random Acces
s Memory）は、大容量，低価格という特長をいかして、
様々な分野で使用されている。ＤＲＡＭには定期的にリ
フレッシュを行う必要があるという使用上の制約があ
る。リフレッシュを行う間隔は、ＤＲＡＭの種類によっ
て異なり、５１２リフレッシュ／８ｍｓ，１０２４リフ
レッシュ／１２８ｍｓのように決まっている。例えば、
タイマを用いて一定間隔に１回ずつリフレッシュを行う
方式の場合、５１２リフレッシュ／８ｍｓでは、約１５
μｓ毎にリフレッシュを行うことになる。2. Description of the Related Art Conventionally, DRAM (Dynamic Random Acces
s Memory) takes advantage of its large capacity and low price,
It is used in various fields. There is a constraint in use that DRAM needs to be refreshed periodically. The refresh interval differs depending on the type of DRAM, and is set to 512 refresh / 8 ms, 1024 refresh / 128 ms. For example,
In the case of a method of refreshing once at regular intervals using a timer, 512 refresh / 8ms takes about 15
Refresh will be performed every μs.

【０００３】一方、メモリ間またはメモリとＩ／Ｏデバ
イス間のデータ転送方式として、ＤＭＡ（Direct Memor
y Access）転送方式がある。ＤＭＡ転送を用いれば、一
般に高速にデータ転送を行うことが可能となる。ＤＭＡ
転送方式には、一般に次の３つの方式がある。On the other hand, as a data transfer method between memories or between a memory and an I / O device, DMA (Direct Memory) is used.
y Access) There is a transfer method. If DMA transfer is used, data transfer can generally be performed at high speed. DMA
Generally, there are the following three transfer methods.

【０００４】（１）サイクルスチール転送、即ち、１回
の転送毎にバスの獲得解放動作を行う方法。(1) Cycle steal transfer, that is, a method of performing bus acquisition / release operation for each transfer.

【０００５】（２）ブロック転送、即ち、バスを占有し
た後、予め決められた回数だけ連続して転送を行い、そ
の後一旦バスを解放して再びバスを占有するという動作
を繰り返す方法。(2) A method of repeating a block transfer, that is, after occupying a bus, performing continuous transfers a predetermined number of times, then releasing the bus once and occupying the bus again.

【０００６】（３）バースト転送、即ち、一旦バスを獲
得したらバスを占有したままで転送終了まで連続的にデ
ータ転送をおこなう方法。(3) Burst transfer, that is, a method in which once a bus is acquired, data is continuously transferred with the bus occupied until the end of the transfer.

【０００７】上記のブロック転送，バースト転送は、連
続的にデータ転送を行うことができるため、高速転送が
可能である。In the block transfer and burst transfer described above, since data transfer can be performed continuously, high speed transfer is possible.

【０００８】図６にＤＲＡＭに対してＤＭＡブロック転
送を行うシステム（ＤＲＡＭ制御回路）の構成例を、ま
た図８にＤＭＡバースト転送を行うシステムの構成例を
示す。図６のブロック転送の場合、ＤＲＡＭ１、ＤＲＡ
Ｍに対し定期的にリフレッシュを行うＤＲＡＭリフレッ
シュ回路２、ＤＲＡＭに対してデータの転送を行うＤＭ
Ａ制御回路５を構成要素として持ち、ＤＲＡＭリフレッ
シュ回路２はリフレッシュ用タイマ３及びリフレッシュ
制御部４により構成される。リフレッシュ用タイマ３
は、一定時間毎、例えば５１２リフレッシュ／８ｍｓで
は約１５μｓ毎にタイムアップし、リフレッシュ制御部
２はこれによりＤＲＡＭ４のリフレッシュを行う。メモ
リアービタ６は、ＤＭＡ制御部５からのメモリアクセス
要求とリフレッシュ要求の調停を行うために用いられ
る。図８のＤＭＡバースト転送の場合には、更に、内部
バス７に対するＭＰＵ８とＤＭＡ制御部５の間にバスア
ービタ９が用いられる。FIG. 6 shows an example of the configuration of a system (DRAM control circuit) for performing DMA block transfer to DRAM, and FIG. 8 shows an example of the configuration of a system for performing DMA burst transfer. In the case of the block transfer of FIG. 6, DRAM1 and DRA
DRAM refresh circuit 2 for periodically refreshing M, DM for transferring data to DRAM
The A refresh control circuit 5 has an A control circuit 5 as a component, and the DRAM refresh circuit 2 includes a refresh timer 3 and a refresh control unit 4. Refresh timer 3
At a fixed time interval, for example, about 512 μs per 512 refresh / 8 ms, the refresh controller 2 refreshes the DRAM 4 accordingly. The memory arbiter 6 is used to arbitrate the memory access request and the refresh request from the DMA control unit 5. In the case of the DMA burst transfer of FIG. 8, a bus arbiter 9 is further used between the MPU 8 for the internal bus 7 and the DMA control unit 5.

【０００９】図７にＤＭＡブロック転送を行った場合の
ＤＲＡＭアクセスの様子を、また図９にＤＭＡバースト
転送を行った場合のＤＲＡＭアクセスの様子を示す。Ｄ
ＭＡ転送要求がオンになったとき、ＤＲＡＭに対してデ
ータ転送を行う。この場合、ＤＭＡブロック転送（図
７）では、バス獲得→複数回連続転送→バスをいったん
解放→再びバス獲得といった動作を繰り返す。また、Ｄ
ＭＡバースト転送（図８７）では、バスを獲得したら転
送終了まで連続的にデータ転送を行う。FIG. 7 shows a DRAM access state when the DMA block transfer is performed, and FIG. 9 shows a DRAM access state when the DMA burst transfer is performed. D
When the MA transfer request is turned on, data is transferred to the DRAM. In this case, in the DMA block transfer (FIG. 7), operations such as bus acquisition → continuous transfer for a plurality of times → bus release once → bus acquisition again are repeated. Also, D
In the MA burst transfer (FIG. 87), once the bus is acquired, the data transfer is continuously performed until the end of the transfer.

【００１０】[0010]

【発明が解決しようとする課題】しかし、図７，図９に
図示する如く、ＤＭＡブロック転送中又はＤＭＡバース
ト転送中にリフレッシュ要求が行われた場合、データ転
送を一時中断してリフレッシュを行わなければいけな
い。その結果、リフレッシュを行う時間の分だけＤＭＡ
転送の性能が落ちることになる。また、図６又は図８の
構成では、メモリアービタ６を介してＤＭＡ制御部５が
ＤＲＡＭをアクセスすることになるため、１回のメモリ
アクセスもメモリアービタの遅延分だけの時間がかかる
ことになる。However, as shown in FIGS. 7 and 9, when a refresh request is made during a DMA block transfer or a DMA burst transfer, the data transfer must be temporarily interrupted to perform the refresh. Don't do it. As a result, the DMA is performed for the refresh time.
The transfer performance will decrease. Further, in the configuration of FIG. 6 or FIG. 8, since the DMA control unit 5 accesses the DRAM via the memory arbiter 6, one memory access takes a time corresponding to the delay of the memory arbiter. .

【００１１】本発明の目的は、前記した従来技術の欠点
を解消し、ＤＲＡＭのリフレッシュ動作による中断なし
に、ＤＭＡの連続転送が可能なＤＲＡＭの制御方式を提
供することにある。An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to provide a DRAM control system capable of continuous DMA transfer without interruption due to DRAM refresh operation.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＲＡＭの制御方式は、ＤＲＡＭ、ＤＲＡ
Ｍリフレッシュ回路、ＤＲＡＭに対してデータの転送を
行うＤＭＡ制御回路を構成要素として持ち、１回のＤＭ
Ａブロック転送長がＤＲＡＭのリフレッシュ間隔以下に
おいてＤＭＡブロック転送を行うシステムにおいて、Ｄ
ＭＡ転送を行っていない期間では決められた時間間隔で
ＤＲＡＭのリフレッシュ動作を行い、ＤＭＡ転送を行っ
ている期間にあっては、ＤＲＡＭに対してデータ転送を
行っている間はリフレッシュ動作を行わず、１回のブロ
ック転送が終了し次のブロック転送が開始されるまでの
間にリフレッシュ動作を行うものである（請求項１）。In order to achieve the above object, a DRAM control system according to the present invention is a DRAM or a DRA.
It has an M refresh circuit and a DMA control circuit for transferring data to the DRAM as a component,
In a system in which the A block transfer length is a DMA block transfer at a DRAM refresh interval or less,
The refresh operation of the DRAM is performed at a predetermined time interval during the period in which the MA transfer is not performed, and the refresh operation is not performed during the data transfer to the DRAM in the period during the DMA transfer. The refresh operation is performed between the end of one block transfer and the start of the next block transfer (claim 1).

【００１３】また、本発明の他の構成は、ＤＲＡＭ、Ｄ
ＲＡＭリフレッシュ回路、ＤＲＡＭに対してデータの転
送を行うＤＭＡ制御回路、ＭＰＵを構成要素として持
ち、ＤＭＡバースト転送方式によりＤＭＡ転送を行うシ
ステムにおいて、ＤＭＡ転送を行わない期間では決めら
れた時間間隔でＤＲＡＭのリフレッシュ動作を行い、Ｄ
ＭＡ転送を行う期間ではリフレッシュ動作を行わず、そ
のＤＭＡ転送前にＭＰＵからＤＭＡデータ転送を行う指
示を受けて、ＤＭＡバースト転送時間／上記通常のリフ
レッシュの間隔の回数だけ、ＤＭＡ転送を行う前にリフ
レッシュ動作を行うものである（請求項２）。Another structure of the present invention is a DRAM, a D
In a system that has a RAM refresh circuit, a DMA control circuit that transfers data to the DRAM, and an MPU as components, and that performs DMA transfer by the DMA burst transfer method, DRAM is set at a predetermined time interval during a period in which DMA transfer is not performed. Refresh operation of D
The refresh operation is not performed during the MA transfer period, and the DMA burst transfer time / the number of times of the above normal refresh is performed before the DMA transfer is received from the MPU before the DMA transfer. A refresh operation is performed (claim 2).

【００１４】[0014]

【作用】上記請求項１の発明は、ＤＲＡＭのリフレッシ
ュ動作を、ＤＭＡデータ転送中には行わず、ＤＭＡブロ
ックとブロックの間にリフレッシュを行うものである。
従って、リフレッシュ動作による中断なしに、高速なＤ
ＭＡ転送が可能である。According to the first aspect of the invention, the refresh operation of the DRAM is not performed during the DMA data transfer, but is refreshed between the DMA blocks.
Therefore, high-speed D
MA transfer is possible.

【００１５】また、請求項２の発明は、ＤＭＡバースト
転送前に、本来転送中に行わなければならない数だけの
リフレッシュ動作をまとめて行い、データ転送中はリフ
レッシュ動作を行わないものであるので、高速なＤＭＡ
転送が可能である。Further, according to the second aspect of the invention, before the DMA burst transfer, the refresh operations of the number which should be originally performed during the transfer are collectively performed, and the refresh operation is not performed during the data transfer. Fast DMA
Transfer is possible.

【００１６】[0016]

【実施例】以下、本発明の実施例を添付図面に基づいて
詳述する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.

【００１７】図１はＤＭＡブロック転送を行うシステム
（ＤＲＡＭ制御回路）の構成例であり、ＤＲＡＭ１、Ｄ
ＲＡＭに対し定期的にリフレッシュを行うＤＲＡＭリフ
レッシュ回路２、ＤＲＡＭに対してデータの転送を行う
ＤＭＡ制御回路５を構成要素として持つ。FIG. 1 shows an example of the configuration of a system (DRAM control circuit) for performing a DMA block transfer.
It has a DRAM refresh circuit 2 for periodically refreshing the RAM and a DMA control circuit 5 for transferring data to the DRAM as components.

【００１８】従来の構成（図６）との違いは、リフレッ
シュ制御部４とＤＭＡ制御部５間に、新たに信号線１０
を設けたことである。リフレッシュ制御部２は、上記信
号線１０によって、ＤＭＡ動作中であるか否かを認識
し、ＤＲＡＭ１のリフレッシュを行うタイミングを決め
る。即ち、図２において、ＤＭＡ転送を行っていない期
間Ｔ１においては、リフレッシュ用タイマ３で決められ
た時間間隔ｔでリフレッシュ動作を行い（図２のＲ
１）、ＤＭＡ転送を行っている期間Ｔ２においては、Ｄ
ＲＡＭに対してデータ転送を行っている区間Ｄ１はリフ
レッシュ動作を行わず、１回のブロック転送が終了し次
のブロック転送が開始されるまでの区間Ｄ２中にリフレ
ッシュ動作を行う。図２に示すＤＲＡＭアクセスの例で
は、ＤＭＡ転送中に、リフレッシュ用タイマ３からリフ
レッシュ要求が行われても、すぐにはリフレッシュは行
われず、１回のＤＭＡブロック転送が終了した直後にリ
フレッシュを行う例となっている。尚、従来のメモリア
ービタ６は必要なくなり、一般的なセレクタ１１に置き
換えられている。The difference from the conventional configuration (FIG. 6) is that a signal line 10 is newly provided between the refresh controller 4 and the DMA controller 5.
Is provided. The refresh control unit 2 recognizes whether or not the DMA operation is being performed by the signal line 10 and determines the timing for refreshing the DRAM 1. That is, in FIG. 2, in the period T1 in which the DMA transfer is not performed, the refresh operation is performed at the time interval t determined by the refresh timer 3 (R in FIG. 2).
1), during the period T2 during which the DMA transfer is performed, D
The refresh operation is not performed in the section D1 in which data is transferred to the RAM, and the refresh operation is performed in the section D2 from the end of one block transfer to the start of the next block transfer. In the example of the DRAM access shown in FIG. 2, even if a refresh request is issued from the refresh timer 3 during the DMA transfer, the refresh is not immediately performed, but the refresh is performed immediately after one DMA block transfer is completed. It is an example. The conventional memory arbiter 6 is no longer necessary and is replaced by a general selector 11.

【００１９】このように、ＤＲＡＭのアクセスタイミン
グをリフレッシュ制御部４及びＤＭＡ制御部５が、それ
ぞれ連絡をとりながら決める。従って、ＤＭＡ制御部５
でも、１回のブロック転送開始時に、丁度リフレッシュ
を行っている最中のときは、そのリフレッシュが終了す
るまで待ってから、ＤＭＡ転送を開始するという論理が
必要となる。このとき、１回のブロック転送長は、通常
のリフレッシュ間隔以内にしなければならない。１回の
ブロック転送長がリフレッシュ間隔以上の場合には、Ｄ
ＲＡＭのリフレッシュ規定を満たさなくなる虞れがある
からである。In this way, the refresh control section 4 and the DMA control section 5 determine the access timing of the DRAM while making contact with each other. Therefore, the DMA controller 5
However, when refreshing is being performed at the start of one block transfer, it is necessary to wait until the refresh is completed before starting the DMA transfer. At this time, one block transfer length must be within a normal refresh interval. If the length of one block transfer is longer than the refresh interval, D
This is because there is a risk that the RAM refresh regulation may not be satisfied.

【００２０】上記実施例では、ＭＤＡブロック転送中の
リフレッシュのタイミングに関して、１回のブロック転
送が終了したとき、必ずリフレッシュ動作を行うように
している。しかし、図３に示すように、１回のブロック
転送長Ｄ１が通常のリフレッシュ間隔ｔよりかなり短い
場合には、ＤＭＡ転送中にタイマ１からのリフレッシュ
要求があった場合（図３のＱ）のみ、そのブロック転送
終了後、リフレッシュ動作を行うようにしてもよい。In the above embodiment, with respect to the refresh timing during MDA block transfer, the refresh operation is always performed when one block transfer is completed. However, as shown in FIG. 3, when the one-time block transfer length D1 is considerably shorter than the normal refresh interval t, only when there is a refresh request from the timer 1 during the DMA transfer (Q in FIG. 3). The refresh operation may be performed after the block transfer is completed.

【００２１】また上記実施例は、ＤＭＡブロック転送の
場合についてのものであるが、途中の中断なしに連続的
にデータ転送を行うＤＭＡバースト転送に関しても、転
送長がリフレッシュ間隔以内ならば、本発明を適用する
ことができる。この場合、ＤＭＡ転送中に、タイマから
リフレッシュ要求が行われても、ＤＭＡ転送中というこ
とで、そのときはリフレッシュ動作を行わず、ＤＭＡ転
送が終了してからリフレッシュ動作を行う。Although the above-mentioned embodiment is for the case of the DMA block transfer, the present invention is also applicable to the DMA burst transfer in which the data is continuously transferred without interruption in the middle as long as the transfer length is within the refresh interval. Can be applied. In this case, even if a refresh request is issued from the timer during the DMA transfer, it means that the DMA transfer is in progress. At that time, the refresh operation is not performed, and the refresh operation is performed after the DMA transfer is completed.

【００２２】図４に他の実施例の構成例を示す。このＤ
ＲＡＭ制御回路においても、メモリアービタ６の代わり
にセレクタ１１が使用されている。ＤＭＡ転送の方式は
バスを占有したままで行うＤＭＡバースト転送方式であ
る。また、リフレッシュ制御部４とＤＭＡ制御部５間に
は、ＤＭＡ転送期間通知用のバス１２が設けられてい
る。リフレッシュ制御部４は、このバス１２からの通知
によってＤＭＡ転送期間の長さを認識し、次のように動
作する。即ち、図５において、ＤＲＡＭのリフレッシュ
制御部２は、ＤＭＡ転送を行っていない期間Ｍでは、
決められた時間間隔ｔでリフレッシュ動作を行い、Ｄ
ＭＡ転送を行っている間Ｄではリフレッシュ動作を行わ
ず、そのＤＭＡ転送前に、ＭＰＵからこれから何回ＤＭ
Ａデータ転送を行うかという指示を受けて、そのＤＭＡ
バースト転送期間中に必要とされるリフレッシュ回数
（ＤＭＡバースト転送時間／上記通常のリフレッシュの
間隔）だけＤＭＡ転送を行う前にリフレッシュ動作を行
う。FIG. 4 shows a configuration example of another embodiment. This D
Also in the RAM control circuit, the selector 11 is used instead of the memory arbiter 6. The DMA transfer method is a DMA burst transfer method with the bus occupied. Further, a bus 12 for notifying a DMA transfer period is provided between the refresh control unit 4 and the DMA control unit 5. The refresh control unit 4 recognizes the length of the DMA transfer period by the notification from the bus 12, and operates as follows. That is, in FIG. 5, the refresh control unit 2 of the DRAM, during the period M in which the DMA transfer is not performed,
Refresh operation is performed at a predetermined time interval t, and D
While the MA transfer is being performed, the refresh operation is not performed at D, and the MPU may perform DM operation before the DMA transfer.
In response to an instruction to transfer A data, the DMA
The refresh operation is performed before performing the DMA transfer by the number of refresh times (DMA burst transfer time / the normal refresh interval described above) required during the burst transfer period.

【００２３】詳述するに、図５のアクセス例において、
ＭＰＵ８は、ＤＭＡ制御部５に対してＤＭＡ転送長等の
ＤＭＡ動作条件の設定を授け、その後、ＤＭＡを起動す
る。このときＤＭＡ制御部５では、すぐにＤＲＡＭに対
する転送を始めずに、リフレッシュ制御部４に対して、
こらからどのくらいの期間ＤＭＡ転送を行うかという通
知を行う。リフレッシュ制御部４ではこれを受けて、本
来ＤＭＡ転送中に行わなければならないリフレッシュ回
数（ＤＭＡバースト転送時間／上記通常のリフレッシュ
の間隔ｔ）だけ、まとめてリフレッシュを行う。ＤＭＡ
制御部５では、このリフレッシュの終了後、ＤＭＡ転送
を開始する。リフレッシュ制御部２では、ＤＭＡ転送期
間Ｄ中はリフレッシュは行なわず、ＤＭＡ転送終了後、
通常のタイマによる定期的なリフレッシュを開始する。More specifically, in the access example of FIG.
The MPU 8 gives the DMA control unit 5 the setting of the DMA operation condition such as the DMA transfer length, and then activates the DMA. At this time, the DMA control unit 5 does not immediately start the transfer to the DRAM,
From here, notification is given as to how long DMA transfer should be performed. In response to this, the refresh control unit 4 collectively refreshes for the number of refreshes that should be performed during the DMA transfer (DMA burst transfer time / the above normal refresh interval t). DMA
After the completion of this refresh, the control unit 5 starts the DMA transfer. The refresh control unit 2 does not refresh during the DMA transfer period D, and after the DMA transfer is completed,
Start regular refreshing with a normal timer.

【００２４】このようにＤＭＡ転送中のリフレッシュ動
作がないため、従来構成におけるメモリアービタ６は必
要でなくなり、ＤＲＡＭの前にセレクタ１１を設けるだ
けでよい。通常、メモリアービタはセレクタに比べて、
回路及び信号処理が複雑であり、遅延時間も大きい。従
って、メモリアービタ６がなくなることは、従来方式に
比べ、より高速にアクセスできることを意味する。Since there is no refresh operation during the DMA transfer as described above, the memory arbiter 6 in the conventional configuration is not necessary, and the selector 11 may be provided in front of the DRAM. Normally, memory arbiters are
The circuit and signal processing are complicated and the delay time is large. Therefore, the elimination of the memory arbiter 6 means that access can be made faster than in the conventional method.

【００２５】[0025]

【発明の効果】以上説明したように本発明によれば、次
の効果が得られる。As described above, according to the present invention, the following effects can be obtained.

【００２６】（１）ＤＲＡＭに対してＤＭＡ転送を行っ
ている際、ＤＲＡＭリフレッシュ動作によって転送が中
断されることがないため、従来方式に比べて、より高速
のＤＭＡ転送を行うことができる。(1) Since the transfer is not interrupted by the DRAM refresh operation during the DMA transfer to the DRAM, the DMA transfer can be performed at a higher speed than the conventional method.

【００２７】（２）ＤＲＡＭに対してＤＭＡ転送を行う
際、従来方式ではメモリアービタ部を通る必要があった
が、本発明の方式ではセレクタを通るだけでよく従来構
成におけるメモリアービタ６を必要としないため、１回
のアクセスについても、従来方式に比べて高速に行うこ
とができる。(2) When performing the DMA transfer to the DRAM, it was necessary to pass through the memory arbiter section in the conventional method, but in the method of the present invention, it is only necessary to pass through the selector, and the memory arbiter 6 in the conventional configuration is required. Since this is not done, even one access can be performed faster than in the conventional method.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるＤＭＡブロック転送
を行うシステムの構成例を示した図である。FIG. 1 is a diagram showing a configuration example of a system for performing a DMA block transfer in an embodiment of the present invention.

【図２】本発明の一実施例におけるＤＭＡブロック転送
のＤＲＡＭアクセスの様子を示す図である。FIG. 2 is a diagram showing a state of a DRAM access in a DMA block transfer according to an embodiment of the present invention.

【図３】同じく、本発明の一実施例におけるＤＭＡブロ
ック転送のＤＲＡＭアクセスの様子を示す図である。FIG. 3 is a diagram showing a manner of DRAM access for DMA block transfer according to an embodiment of the present invention.

【図４】本発明の他の実施例におけるＤＭＡバースト転
送を行うシステムの構成例を示す図である。FIG. 4 is a diagram showing a configuration example of a system for performing a DMA burst transfer in another embodiment of the present invention.

【図５】図４のＤＭＡバースト転送におけるＤＲＡＭア
クセスとリフレッシュ制御の様子を示す図である。5 is a diagram showing a state of DRAM access and refresh control in the DMA burst transfer of FIG.

【図６】従来のＤＭＡブロック転送を行うシステムの構
成図である。FIG. 6 is a configuration diagram of a system for performing a conventional DMA block transfer.

【図７】従来のＤＭＡブロック転送におけるＤＲＡＭア
クセスの様子を示す図である。FIG. 7 is a diagram showing how a DRAM is accessed in a conventional DMA block transfer.

【図８】従来のＤＭＡバースト転送を行うシステムの構
成図である。FIG. 8 is a configuration diagram of a system for performing conventional DMA burst transfer.

【図９】従来のＤＭＡバースト転送におけるＤＲＡＭア
クセスの様子を示す図である。FIG. 9 is a diagram showing a state of DRAM access in a conventional DMA burst transfer.

【符号の説明】[Explanation of symbols]

１ ＤＲＡＭ ２ ＤＲＡＭリフレッシュ回路 ３ リフレッシュ用タイマ ４ リフレッシュ制御部 ５ ＤＭＡ制御回路 ６ メモリアービタ ７ 内部バス ８ ＭＰＵ ９ バスアービタ １０ 信号線 １１ セレクタ １２ ＤＭＡ転送期間通知用のバス ｔ リフレッシュ用タイマで決められた時間間隔 Ｔ１ ＤＭＡ転送を行っていない期間 Ｔ２ ＤＭＡ転送を行っている期間 Ｄ１ １回のブロック転送長 Ｄ２ ブロック転送が終了し次のブロック転送が開始さ
れるまでの区間 Ｄ ＤＭＡ転送を行っている区間1 DRAM 2 DRAM refresh circuit 3 refresh timer 4 refresh controller 5 DMA control circuit 6 memory arbiter 7 internal bus 8 MPU 9 bus arbiter 10 signal line 11 selector 12 bus for notification of DMA transfer period t time determined by refresh timer Interval T1 period during which DMA transfer is not performed T2 period during which DMA transfer is performed D1 1 block transfer length D2 Period until block transfer ends and next block transfer starts D DMA transfer period

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ＤＲＡＭ、ＤＲＡＭリフレッシュ回路、
ＤＲＡＭに対してデータの転送を行うＤＭＡ制御回路を
構成要素として持ち、１回のＤＭＡブロック転送長がＤ
ＲＡＭのリフレッシュ間隔以下においてＤＭＡブロック
転送を行うシステムにおいて、ＤＭＡ転送を行っていな
い期間では決められた時間間隔でＤＲＡＭのリフレッシ
ュ動作を行い、ＤＭＡ転送を行っている期間にあって
は、ＤＲＡＭに対してデータ転送を行っている間はリフ
レッシュ動作を行わず、１回のブロック転送が終了し次
のブロック転送が開始されるまでの間にリフレッシュ動
作を行うことを特徴とするＤＲＡＭの制御方式。1. A DRAM, a DRAM refresh circuit,
It has a DMA control circuit for transferring data to the DRAM as a constituent element, and the length of one DMA block transfer is D
In a system that performs a DMA block transfer at a refresh interval of the RAM or less, a DRAM refresh operation is performed at a predetermined time interval during a period in which no DMA transfer is performed, and a DRAM is transferred to the DRAM during a period in which a DMA transfer is performed. The DRAM control method is characterized in that the refresh operation is not performed while data transfer is being performed, and the refresh operation is performed until one block transfer ends and the next block transfer starts. 【請求項２】 ＤＲＡＭ、ＤＲＡＭリフレッシュ回路、
ＤＲＡＭに対してデータの転送を行うＤＭＡ制御回路、
ＭＰＵを構成要素として持ち、ＤＭＡバースト転送方式
によりＤＭＡ転送を行うシステムにおいて、ＤＭＡ転送
を行わない期間では決められた時間間隔でＤＲＡＭのリ
フレッシュ動作を行い、ＤＭＡ転送を行う期間ではリフ
レッシュ動作を行わず、そのＤＭＡ転送前にＭＰＵから
ＤＭＡデータ転送を行う指示を受けて、ＤＭＡバースト
転送時間／上記通常のリフレッシュの間隔の回数だけ、
ＤＭＡ転送を行う前にリフレッシュ動作を行うことを特
徴とするＤＲＡＭの制御方式。2. A DRAM, a DRAM refresh circuit,
A DMA control circuit for transferring data to the DRAM,
In a system having an MPU as a constituent element and performing a DMA transfer by a DMA burst transfer method, a DRAM refresh operation is performed at a predetermined time interval during a period in which DMA transfer is not performed, and a refresh operation is not performed during a DMA transfer period. , An instruction to perform DMA data transfer from the MPU before the DMA transfer, and the number of times of the DMA burst transfer time / the above normal refresh interval,
A DRAM control method characterized by performing a refresh operation before performing a DMA transfer.