JPH0642690B2 - Packet signal transmission method - Google Patents
Packet signal transmission methodInfo
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- JPH0642690B2 JPH0642690B2 JP59091254A JP9125484A JPH0642690B2 JP H0642690 B2 JPH0642690 B2 JP H0642690B2 JP 59091254 A JP59091254 A JP 59091254A JP 9125484 A JP9125484 A JP 9125484A JP H0642690 B2 JPH0642690 B2 JP H0642690B2
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はパケット信号の伝送方式に関する。The present invention relates to a packet signal transmission system.
(従来技術とその問題点) パケット信号の伝送方式としては、パケットの長さを固
定する固定長パケット方式と、可変とする可変長パケッ
ト方式とあるが、後者の方が有意なデータのみを伝送す
るので伝送効率の点で優れている。かかる方式において
は、パケット信号をバッファメモリから伝送路に送信す
る際あるい伝送路からバッファメモリに受信する際伝送
速度と同一速度でバッファメモリを動作させる必要があ
り、伝送速度が高速化すると、動作速度も高速化する必
要となり、高速メモリを使用する必要が生じる。かかる
素子は高価値で消費電力も大きくなる。メモリの動作速
度を低くするには、可変長パケットの可変単位を大きく
することにより対処できるが、情報源のデータの可変単
位をメモリの動作速度により与えられるパケットの可変
単位に一致させることは可変単位が大きくなるほど困難
である。そこで、固定長パケット方式において採用され
ている様にパケット全体の長さをパケットの制御データ
エリア(以下ヘッダと称す)に記入する方式が考えられ
るが、最大パケット長が長い通信システムにおいては、
パケット長データ自信が長くなり、伝送効率の低下をも
たらす。(Prior art and its problems) There are two types of packet signal transmission methods: a fixed-length packet method in which the packet length is fixed and a variable-length packet method in which the packet length is variable. The latter method transmits only meaningful data. Therefore, it is excellent in transmission efficiency. In such a method, when transmitting a packet signal from the buffer memory to the transmission path or when receiving the packet signal from the transmission path to the buffer memory, it is necessary to operate the buffer memory at the same speed as the transmission speed. The operation speed also needs to be increased, and a high-speed memory needs to be used. Such a device has high value and consumes a large amount of power. The memory operation speed can be reduced by increasing the variable unit of the variable length packet, but it is variable to match the variable unit of the data of the information source with the variable unit of the packet given by the memory operation speed. The larger the unit, the more difficult it is. Therefore, it is conceivable to write the length of the entire packet in the control data area (hereinafter referred to as the header) of the packet as used in the fixed length packet method, but in a communication system with a long maximum packet length,
Packet length data increases confidence, resulting in lower transmission efficiency.
(発明の目的) 本発明の目的は、パケット長情報が最大パケット長に依
存せずよりヘッダ長を短かくし伝送効率の良いパケット
信号の伝送方式を提供することにある。(Object of the Invention) It is an object of the present invention to provide a packet signal transmission method in which the packet length information does not depend on the maximum packet length, the header length is made shorter, and the transmission efficiency is good.
(発明の構成) 本発明のパケット信号の伝送方式では、Nビットを可変
単位とする可変長パケットの伝送において、前記可変長
パケットの情報フィールド内に、有意でないデータが含
まれる特定のNビットデータのうち、有意なデータの長
さあるいは有意でないデータの長さを示す制御データを
前記可変長パケットのヘッダに付加して送出する。(Structure of the Invention) According to the packet signal transmission method of the present invention, in the transmission of a variable length packet in which N bits are a variable unit, specific N-bit data in which insignificant data is included in the information field of the variable length packet. Among them, control data indicating the length of significant data or the length of insignificant data is added to the header of the variable length packet and transmitted.
(実施例) 第1図にパケット伝送を行う通信システムの1例を示
す。第1図の通信システムは端末コストローラと複数の
端末2,3,4とから構成され伝送路5により接続されてい
る。第2図に本発明に用いるパケット信号のフレーム構
成の1例を示す。この信号フレームは、開始デリミタS
D,アドレスフィールドA,コントロールフィールド
C,パケット長データフィールドN,情報フィールドI
NF及び終了デリミタEDとから構成される。(Embodiment) FIG. 1 shows an example of a communication system for packet transmission. The communication system shown in FIG. 1 is composed of a terminal cost roller and a plurality of terminals 2, 3, and 4 and is connected by a transmission line 5. FIG. 2 shows an example of the frame structure of the packet signal used in the present invention. This signal frame has a start delimiter S
D, address field A, control field C, packet length data field N, information field I
It is composed of NF and end delimiter ED.
第3図に本発明の実施例を示す。第3図には第1図の通
信システムのうち端末コントローラ1の送信装置10と端
末2の受信装置20の構成が示されている。送信装置10に
おいては、中央処理装置11に送信要求が生じると、送信
すべき信号のブロックが送信バッファ13に供給されると
共に送信すべき信号ブロックのワード数が送信制御回路
12に供給される。送信バッファ13より出力される並列デ
ータは並列・直列変換回路14により直列化される。直列
化された信号ブロックはデリミタ付加回路15により開始
デリミタSD及び終了デリミタEDが付加されパケット
化されてドライバ16を介して伝送路5に送出される。FIG. 3 shows an embodiment of the present invention. FIG. 3 shows the configurations of the transmitter 10 of the terminal controller 1 and the receiver 20 of the terminal 2 in the communication system of FIG. In the transmission device 10, when a transmission request is issued to the central processing unit 11, a block of a signal to be transmitted is supplied to the transmission buffer 13 and the word number of the signal block to be transmitted is set to the transmission control circuit.
Supplied to 12. The parallel data output from the transmission buffer 13 is serialized by the parallel / serial conversion circuit 14. The serialized signal block is added with a start delimiter SD and an end delimiter ED by the delimiter addition circuit 15 to be packetized, and sent to the transmission line 5 via the driver 16.
今、送信バッフャ13の並列出力を32ビット、アドレスフ
ィールド長及びコントロールフィールド長を各々8ビッ
トとした場合の送信バッファ13内の信号ブロックの構成
を第4図に示す。送信ブロックは32ビットを1ワードと
して格納されており、第1ワードには8ビットのアドレ
スAo及びコントロールデータCo、更に5ビットのパ
ケット長データNOが中央処理装置11により設定されス
トアされている。このパケット長データNOは次のよう
にして与える。送信バッファ13に32ビットを1ワードと
してストアされている信号ブロックにおいて、最後のワ
ードにおける無意なデータ(すなわち受信側にとって無
意味なデータ.図中に斜線で示す)の長さを与える。1
ワードの長さは32ビットなのでパケット長データフィー
ルドNの長さは5ビットで良い。なお、無意なデータの
長さのかわり最後のワードの有意なデータの長さでN1
でパケット長データを表わしてもよい。この場合はパケ
ット長データをN1−1とすることにより5ビットで表
わされる。FIG. 4 shows the structure of a signal block in the transmission buffer 13 when the parallel output of the transmission buffer 13 is 32 bits and the address field length and the control field length are 8 bits. Transmission block is stored 32 bits as one word, the first word 8-bit address Ao and control data Co, is set further five-bit packet length data N O is the central processing unit 11 stores . The packet length data N O give as follows. In the signal block stored in the transmission buffer 13 with 32 bits as one word, the length of insignificant data in the last word (that is, data meaningless to the receiving side, indicated by diagonal lines in the figure) is given. 1
Since the word length is 32 bits, the length of the packet length data field N may be 5 bits. Note that instead of the insignificant data length, the significant data length of the last word is N 1
The packet length data may be represented by. In this case, the packet length data is represented by 5 bits by setting N 1 -1.
中央処理装置11は送信すべき信号ブロックの送信バッフ
ァ13の転送が終了すると、転送された信号ブロックのワ
ード数M更に必要ならば送信バッファ13における信号の
ブロックの開始アドレス等の送信制御データを送信制御
回路12に供給する。このワード数Mは、信号ブロックの
ビット長をLとするとL≦32M<L+32なる正整数で与
えられる。When the transfer of the signal block to be transmitted to the transmission buffer 13 is completed, the central processing unit 11 transmits transmission control data such as the number M of words of the transferred signal block and, if necessary, the start address of the block of the signal in the transmission buffer 13. Supply to the control circuit 12. The number M of words is given by a positive integer L ≦ 32M <L + 32, where L is the bit length of the signal block.
送信制御回路12は送信ワード数Mなどの送信制御データ
を受信すると、送信権を獲得した後、デリミタ付加回路
15を起動させ開始デリミタSDを送出させると共に送信
バッファ13から信号ブロックをワード毎に出力させる。
送出ワード数がMとなるとデリミタ付加回路15を再び起
動し終了デリミタEDを送出させる。従って第2図の構
成を有するパケット信号がドラバー16を介して伝送路5
に送出される。When the transmission control circuit 12 receives the transmission control data such as the number M of transmission words, the transmission control circuit 12 acquires the transmission right and then the delimiter addition circuit.
15 is activated, the start delimiter SD is sent out, and the signal block is output from the transmission buffer 13 word by word.
When the number of words to be transmitted reaches M, the delimiter adding circuit 15 is activated again and the end delimiter ED is transmitted. Therefore, the packet signal having the configuration shown in FIG.
Sent to.
受信装置20においては、伝送路5上の信号はレシーバ26
を経て、デリミタ検出回路25及び直列・並列変換回路24
に供給される。デリミタ検出回路25は開始デリミタSD
を検出すると受信制御回路22に対しパケット信号の受信
開始を通知する。この通知にもとづき、受信制御回路22
は開始デリミタSDの次のデータの受信を待って受信バ
ッファ23を動作状態にする。受信バッファ23には直列・
並列変換回路24により32ビットに並列化された信号ブロ
ックが入力される。この信号ブロックの受信バッファ23
への供給はデリミタ検出回路25が終了デリミタEDを検
出するまで行なわれる。従って受信バッファ23には受信
信号パケットからデリミタが除去された受信信号ブロッ
クがストアされ、その構成は第4図の構成と同じにな
る。受信制御回路22は開始デリミタSDの検出が通知さ
れてから終了デリミタEDの検出が通知されるまでの時
間を計数することにより受信され信号ブロックのワード
数Mを得る。受信制御回路22は受信された信号ブロック
のバッファを終了すると端末処理装置21に対し、受信信
号ブロックのワード数Mあるいは必要ならば受信バッフ
ァ23における当該信号ブロックの開始アドレス等の受信
制御データを供給する。端末処理装置21は、これらの受
信制御データにもとづき、信号ブロックの受信バッファ
23内での開始と終了とを認識すると共に、はじめにアド
レスフィールドAを読みだし自己のアドレスと一致して
いるならば、更に、パケットデータ長フィールドNを読
みだし、最終ワードにおける有意なビット長(32−
NO)の計算により算出し、信号ブロックのうち有意な
データのみを入力する。In the receiving device 20, the signal on the transmission path 5 is received by the receiver 26.
Through the delimiter detection circuit 25 and the serial / parallel conversion circuit 24
Is supplied to. Delimiter detection circuit 25 starts Delimiter SD
If the packet signal is detected, the reception control circuit 22 is notified of the start of packet signal reception. Based on this notification, the reception control circuit 22
Waits for the reception of the next data from the start delimiter SD, and activates the reception buffer 23. Serial to receive buffer 23
The signal block parallelized to 32 bits by the parallel conversion circuit 24 is input. Receive buffer 23 for this signal block
Is supplied until the delimiter detection circuit 25 detects the end delimiter ED. Therefore, the receive buffer 23 stores the receive signal block from which the delimiter has been removed from the receive signal packet, and the configuration thereof is the same as that of FIG. The reception control circuit 22 obtains the word number M of the received signal block by counting the time from the notification of the detection of the start delimiter SD to the notification of the detection of the end delimiter ED. When the reception control circuit 22 finishes buffering the received signal block, it supplies the terminal processing device 21 with reception control data such as the number M of words of the reception signal block or, if necessary, the start address of the signal block in the reception buffer 23. To do. Based on these reception control data, the terminal processing unit 21 receives the signal block reception buffer.
While recognizing the start and end within 23, if the address field A is read first and the address matches the self address, the packet data length field N is further read, and the significant bit length in the last word ( 32-
N O ), and input only significant data in the signal block.
この様に、本発明によれば、パケット長データを、信号
ブロックの可変単位即ちパケットの可変単位32ビットに
対応して、5ビットで表示することができ、パケット信
号の全体の長さを表示する必要ではなく、パケットの長
さを示すために必要とされるビット数を低減することが
でき、この効果はパケット長が大となるほど、より大き
くなる。As described above, according to the present invention, the packet length data can be displayed in 5 bits corresponding to the variable unit of the signal block, that is, the variable unit of the packet of 32 bits, and the entire length of the packet signal can be displayed. The number of bits needed to indicate the length of the packet can be reduced, and the effect is greater for larger packet lengths.
本実施例においては送信バッファ13及び受信バッファの
23における信号ブロックの構成と同一として説明した
が、必ずしも同じにする必要はない。第5図に受信装置
20の別の例を示す。第5図の受信装置20は第3図の受信
装置20にアドレスフィルタ27が加わったものである。ア
ドレスフィルタ27はデリミタ検出回路25から開始デリミ
タSDの検出信号にもとづき受信されるパケット信号の
同期をとり、アドレスフィールドAをモニタし、その値
A0が自己のアドレスと一致していれば、その旨受信制
御装置22に通知すると共にアドレスフィールドAを除去
した後受信信号ブロックを直列・並列変換回路24を介し
受信バッファ23に供給する。受信バッファ23にストアさ
れる信号ブロックの構成は第6図に示す構成となる。こ
の場合、パケット長データN0は最終ワードにおける有
意なデータの長さN1′はN0≦24(=32−8)ならば
N1′=24−N0,N0>24ならばN1′=56−N0の
関係があり、N0りN1′を導出できる。なお、N0=
24の場合、受信バッファ23内のワード数M′は送信バッ
ファ13内のワド数Mより1小さくなるがこの場合受信制
御においてこれを意識する必要はない。In this embodiment, the transmission buffer 13 and the reception buffer
Although the configuration is the same as that of the signal block in FIG. 23, it does not necessarily have to be the same. The receiving device in FIG.
20 different examples are shown. The receiving device 20 shown in FIG. 5 is obtained by adding an address filter 27 to the receiving device 20 shown in FIG. The address filter 27 synchronizes the packet signal received from the delimiter detection circuit 25 based on the detection signal of the start delimiter SD, monitors the address field A, and if the value A 0 matches its own address, After notifying the reception control device 22 and removing the address field A, the reception signal block is supplied to the reception buffer 23 via the serial / parallel conversion circuit 24. The structure of the signal block stored in the reception buffer 23 is as shown in FIG. In this case, the packet length data N 0 is the significant data length N 1 ′ in the last word N 1 ′ = 24−N 0 if N 0 ≦ 24 (= 32−8), N if N 0 > 24 1 '= 56-N have the relationship 0, N 0 Ri N 1' can be derived. Note that N 0 =
In the case of 24, the number M'of words in the reception buffer 23 is smaller than the number M of wads in the transmission buffer 13 by 1, but in this case, it is not necessary to be aware of this in the reception control.
パケット長データN0が送信バッファ13における最後の
ワードの有意なデータの長さN1を示している場合(N
0=N1−1)は受信バッファ23における最後のワード
の有意なデータの長さN1′はN0≧7ならばN1′=
N0−7,N0<7ならばN1′=N0+25で与えられ
る。If the packet length data N 0 indicates the significant data length N 1 of the last word in the transmission buffer 13 (N
0 = N 1 −1) is the significant data length N 1 ′ of the last word in the receive buffer 23 if N 0 ≧ 7 then N 1 ′ =
If N 0 −7 and N 0 <7, then N 1 ′ = N 0 +25 is given.
送信装置におけるパケット長データN0の設定の別の方
法として、情報INFOの長さを32で除した除余で表わ
しても良い。ヘッダの長さは固定なので、受信装置はN
0から有意なデータの部分を特定することができる。As another method of setting the packet length data N 0 in the transmitting device, the length of the information INFO may be represented by a division obtained by dividing by 32. Since the length of the header is fixed, the receiving device has N
From 0 it is possible to identify the part of the data that is significant.
更に、送信バッファの並列出力ビット長と送信バッファ
の並列入力バッファ長を必ずしも一致させる必要はな
い。この場合は、受信装置においては、パケット長デー
タN0に加えて受信ワード数M′により受信バッファ内
における有意なデータの部分を特定することができる。
また、有意でないデータエリアを信号ブロックの後端に
設ける例について説明してきたが、第7図において斜線
で示すようにヘッダエリアの次に設ける送信しても良い
しまたそれ以外の特定のワード中に設けても良い。この
場合もパケット長データにもとづき有意なデータを特定
することができる。Furthermore, the parallel output bit length of the transmission buffer and the parallel input buffer length of the transmission buffer do not necessarily have to match. In this case, in the receiving device, a significant data portion in the receiving buffer can be specified by the number of received words M ′ in addition to the packet length data N 0 .
Also, although an example in which an insignificant data area is provided at the rear end of the signal block has been described, it may be provided next to the header area as indicated by the slanted line in FIG. 7 or may be transmitted in a specific word other than that. It may be provided in. Also in this case, significant data can be identified based on the packet length data.
以上、パケット長データをビット単位で表示する例につ
いて説明したが、送信すべき情報INFOの長さがnビ
ット単位である場合には、nビットのサブワードを単位
としてパケット長データを設定することができる。例え
ば、n=8の場合、パケット長データは3ビットで表示
できる。The example of displaying the packet length data in bit units has been described above. However, when the length of the information INFO to be transmitted is in n bit units, the packet length data can be set in n bit subword units. it can. For example, when n = 8, the packet length data can be represented by 3 bits.
(発明の効果) 送信すべき情報の単位とは無関係に送出パケットの信号
の可変長単位を設定することができ、低速のバッファメ
モリを用いて高速の伝送を行なうことができる。また、
パケット信号に付加すべき制御データを短くすることが
可能となり効率の良いパケット伝送を提供することがで
きる。(Effect of the Invention) The variable length unit of the signal of the transmission packet can be set regardless of the unit of information to be transmitted, and high-speed transmission can be performed using a low-speed buffer memory. Also,
The control data to be added to the packet signal can be shortened, and efficient packet transmission can be provided.
第1図はパケット伝送を行なう通信システムの1例を示
す図、 第2図は本発明に用いるパケット信号の1構成を示す
図、 第3図は本発明の実施例を示すブロック図、 第4図第6図及び第7図はバッファ内の構成を示す図、 第5図は本発明に用いる受信装置の別の例を示すブロッ
ク図である。 図において、1は端末コントローラ、2,3,4は端末、5
は伝送路、10は送信装置、11は中央処理装置、12は送信
制御回路、13は送信バッファ、14は並列・直列変換回
路、15はデリミタ付加回路、16はドライバ、20は受信装
置、21は端末処理装置、22は受信制御回路、23は受信バ
ッファ、24は直列・並列変換回路、25はデリミタ検出回
路、26はレシーバ、27はアドレスフイルタを示す。FIG. 1 is a diagram showing an example of a communication system for packet transmission, FIG. 2 is a diagram showing one structure of a packet signal used in the present invention, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. FIG. 6 and FIG. 7 are diagrams showing the configuration in the buffer, and FIG. 5 is a block diagram showing another example of the receiving apparatus used in the present invention. In the figure, 1 is a terminal controller, 2, 3 and 4 are terminals, 5
Is a transmission line, 10 is a transmission device, 11 is a central processing unit, 12 is a transmission control circuit, 13 is a transmission buffer, 14 is a parallel / serial conversion circuit, 15 is a delimiter addition circuit, 16 is a driver, 20 is a receiving device, 21 Is a terminal processing device, 22 is a reception control circuit, 23 is a reception buffer, 24 is a serial / parallel conversion circuit, 25 is a delimiter detection circuit, 26 is a receiver, and 27 is an address filter.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8529−5K H04L 11/20 102 A ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location 8529-5K H04L 11/20 102 A
Claims (1)
の伝送において、前記可変長パケットの情報フィールド
内に、有意でないデータが含まれる特定のNビットデー
タのうち、有意なデータの長さあるいは有意でないデー
タの長さを示す制御データを前記可変長パケットのヘッ
ダに付加して送出することを特徴とするパケット信号の
伝送方式。1. In transmission of a variable length packet in which N bits are a variable unit, the length of a significant data among specific N-bit data including insignificant data in the information field of the variable length packet or A transmission method of a packet signal, wherein control data indicating an insignificant data length is added to a header of the variable length packet and transmitted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59091254A JPH0642690B2 (en) | 1984-05-08 | 1984-05-08 | Packet signal transmission method |
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JP59091254A JPH0642690B2 (en) | 1984-05-08 | 1984-05-08 | Packet signal transmission method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60235559A JPS60235559A (en) | 1985-11-22 |
JPH0642690B2 true JPH0642690B2 (en) | 1994-06-01 |
Family
ID=14021287
Family Applications (1)
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JP59091254A Expired - Lifetime JPH0642690B2 (en) | 1984-05-08 | 1984-05-08 | Packet signal transmission method |
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JP2788499B2 (en) * | 1989-08-07 | 1998-08-20 | 日本電信電話株式会社 | Non-telephone signal relay method |
JPH04150237A (en) * | 1990-10-09 | 1992-05-22 | Fujitsu Ten Ltd | Data transmission method |
US5197128A (en) * | 1991-03-04 | 1993-03-23 | Hewlett-Packard Company | Modular interface |
US6301484B1 (en) * | 1999-08-31 | 2001-10-09 | Qualcomm Incorporated | Method and apparatus for remote activation of wireless device features using short message services (SMS) |
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1984
- 1984-05-08 JP JP59091254A patent/JPH0642690B2/en not_active Expired - Lifetime
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JPS60235559A (en) | 1985-11-22 |
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