JPH0642120B2 - 暗号化回路 - Google Patents
暗号化回路Info
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- JPH0642120B2 JPH0642120B2 JP62171115A JP17111587A JPH0642120B2 JP H0642120 B2 JPH0642120 B2 JP H0642120B2 JP 62171115 A JP62171115 A JP 62171115A JP 17111587 A JP17111587 A JP 17111587A JP H0642120 B2 JPH0642120 B2 JP H0642120B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル情報の伝送あるいは蓄積におい
て、伝送路上あるいは蓄積媒体上での情報の機密を保持
するための暗号化回路に関するものである。
て、伝送路上あるいは蓄積媒体上での情報の機密を保持
するための暗号化回路に関するものである。
（従来の技術） 第８図は、第１文献「Cryptography : a new dimension
in computer data security,1982年，Jahn Wiley & So
ns社発行」に示されている暗号化／復号化回路の構成を
示すブロック図である。この回路では、６４ビットブロ
ック暗号を１ビットCFB（Cipher Feed Back）モードで
用いている。同図の左側部分は暗号化回路で入力端子８
０１、２を法とする加算器８０２、シフトレジスタ８０
３、６４ビットブロック暗号化部８０４、レジスタ８０
５より構成される。一方、右側部分は復号化回路であ
り、シフトレジスタ８０７、６４ビットブロック暗号化
部８０８、レジスタ８０９、２を法とする加算器８１
０、出力端子８１１より構成される。なお８０６は伝送
路である。
in computer data security,1982年，Jahn Wiley & So
ns社発行」に示されている暗号化／復号化回路の構成を
示すブロック図である。この回路では、６４ビットブロ
ック暗号を１ビットCFB（Cipher Feed Back）モードで
用いている。同図の左側部分は暗号化回路で入力端子８
０１、２を法とする加算器８０２、シフトレジスタ８０
３、６４ビットブロック暗号化部８０４、レジスタ８０
５より構成される。一方、右側部分は復号化回路であ
り、シフトレジスタ８０７、６４ビットブロック暗号化
部８０８、レジスタ８０９、２を法とする加算器８１
０、出力端子８１１より構成される。なお８０６は伝送
路である。
平文情報のビット列は入力端子８０１より入力され、レ
ジスタ８０５の最左端の１ビットと２を法とする加算器
８０２において２を法として加算することにより暗号化
される。暗号化されたビット列は、伝送路８０６を介し
て暗号復号化部に送られるとともにシフトレジスタ８０
３に帰還され、一定時間蓄積される。６４ビットよりな
るシフトレジスタ８０３の内容は６４ビットブロック暗
号化部８０４に入力され６４ビットよりなるデータに変
換される。この変換されたデータはレジスタ８０５に格
納される。レジスタ８０５に格納された６４ビットのう
ちの最左端の１ビットのみが次の入力情報を２を法とす
る加算器で暗号化するために用いられる。以上の動作が
繰り返され入力端子８０１から入力された平文情報は１
ビットづつ次々と暗号化され、伝送路８０６を介して復
号化回路に送信される。
ジスタ８０５の最左端の１ビットと２を法とする加算器
８０２において２を法として加算することにより暗号化
される。暗号化されたビット列は、伝送路８０６を介し
て暗号復号化部に送られるとともにシフトレジスタ８０
３に帰還され、一定時間蓄積される。６４ビットよりな
るシフトレジスタ８０３の内容は６４ビットブロック暗
号化部８０４に入力され６４ビットよりなるデータに変
換される。この変換されたデータはレジスタ８０５に格
納される。レジスタ８０５に格納された６４ビットのう
ちの最左端の１ビットのみが次の入力情報を２を法とす
る加算器で暗号化するために用いられる。以上の動作が
繰り返され入力端子８０１から入力された平文情報は１
ビットづつ次々と暗号化され、伝送路８０６を介して復
号化回路に送信される。
伝送路８０６を介して暗号化情報が復号化回路で受信さ
れると、その暗号化情報はシフトレジスタ８０７に一定
時間蓄積されるとともに２を法とする加算器８１０に送
られる。２を法とする加算器８１０では暗号化情報とレ
ジスタ８０９の最左端の１ビットが２を法として加算さ
れ暗号復号される。暗号復号情報は出力端子８１１に出
力される。シフトレジスタ８０７、６４ビットブロック
暗号化部８０８、レジスタ８０９は、シフトレジスタ８
０３、６４ビットブロック暗号化部８０４、レジスタ８
０９と同様の動作をおこなう。６４ビット暗号化部８０
４に設定される暗号鍵と６４ビット暗号化部８０８に設
定される暗号鍵が同じであるときのみ暗号化回路と復号
化回路の各レジスタの内容が一致し、入力端子８０１か
ら入力された情報と同じ情報が出力端子８１１から出力
されるのである。
れると、その暗号化情報はシフトレジスタ８０７に一定
時間蓄積されるとともに２を法とする加算器８１０に送
られる。２を法とする加算器８１０では暗号化情報とレ
ジスタ８０９の最左端の１ビットが２を法として加算さ
れ暗号復号される。暗号復号情報は出力端子８１１に出
力される。シフトレジスタ８０７、６４ビットブロック
暗号化部８０８、レジスタ８０９は、シフトレジスタ８
０３、６４ビットブロック暗号化部８０４、レジスタ８
０９と同様の動作をおこなう。６４ビット暗号化部８０
４に設定される暗号鍵と６４ビット暗号化部８０８に設
定される暗号鍵が同じであるときのみ暗号化回路と復号
化回路の各レジスタの内容が一致し、入力端子８０１か
ら入力された情報と同じ情報が出力端子８１１から出力
されるのである。
第９図は、第２文献「自己同期型簡易暗号方式に関する
一考察、第３回情報理論とその応用研究会資料、1980年
11月」に示されている暗号化回路を示すブロック図であ
る。この回路では６４ビットブロック暗号の代わりに、
各暗号鍵に対応した符号パターンを内蔵した暗号変換器
（ROM等）を用いている。同図において、８２１は入力
端子、８２２は２を法とする加算器、８２３はシフトレ
ジスタ、８２４は符号変換器、８２５は伝送路、８２６
は２を法とする加算器、８２７はシフトレジスタ、８２
８は符号変換器、８２９は出力端子である。
一考察、第３回情報理論とその応用研究会資料、1980年
11月」に示されている暗号化回路を示すブロック図であ
る。この回路では６４ビットブロック暗号の代わりに、
各暗号鍵に対応した符号パターンを内蔵した暗号変換器
（ROM等）を用いている。同図において、８２１は入力
端子、８２２は２を法とする加算器、８２３はシフトレ
ジスタ、８２４は符号変換器、８２５は伝送路、８２６
は２を法とする加算器、８２７はシフトレジスタ、８２
８は符号変換器、８２９は出力端子である。
上記の両回路は、平文と暗号文の相関を小さくできるこ
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間経過すれば自動的に同期
が回復すること、等の特徴をもつ。
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間経過すれば自動的に同期
が回復すること、等の特徴をもつ。
（発明が解決しようとする問題点） しかしながら、第８図で示された構成に用いられる６４
ビットブロック暗号（例えばDES）は元来６４ビット単
位の暗号化を考慮して設計されているため複雑であり、
ハードウェアで実現する場合は高価となり、ソフトウェ
アで実現する場合には、所望のスループットがえられな
いという問題点があった。また、第９図で示された構成
では、各暗号鍵に対応した符号パターンを内蔵した符号
変換器が必要となり、鍵の数が多くなったりシフトレジ
スタ長が長くなったりすると事実上実現が不可能となる
という問題点があった。たとえば、シフトレジスタ長を
６４、暗号鍵ビット数を６４とすると符号変換器をROM
で構成する場合、必要な記憶容量は264＊264≒3.4＊10
38ビットとなってしまう。
ビットブロック暗号（例えばDES）は元来６４ビット単
位の暗号化を考慮して設計されているため複雑であり、
ハードウェアで実現する場合は高価となり、ソフトウェ
アで実現する場合には、所望のスループットがえられな
いという問題点があった。また、第９図で示された構成
では、各暗号鍵に対応した符号パターンを内蔵した符号
変換器が必要となり、鍵の数が多くなったりシフトレジ
スタ長が長くなったりすると事実上実現が不可能となる
という問題点があった。たとえば、シフトレジスタ長を
６４、暗号鍵ビット数を６４とすると符号変換器をROM
で構成する場合、必要な記憶容量は264＊264≒3.4＊10
38ビットとなってしまう。
本発明の暗号化／復号化回路は以上述べた従来技術の問
題点を解決し、簡易な構成で実現でき多くの暗号鍵に対
応した符号パターンを内蔵した変換器を必要としない暗
号化／復号化回路を提案することを目的とする。
題点を解決し、簡易な構成で実現でき多くの暗号鍵に対
応した符号パターンを内蔵した変換器を必要としない暗
号化／復号化回路を提案することを目的とする。
（問題点を解決するための手段） 第１図に本発明の暗号化回路の概要を示すためのブロッ
ク図を示す。
ク図を示す。
この暗号化回路は、入力端子１０１から入力される平文
情報１ビットを記憶するフリップフロップ１０２と、フ
リップフロップ１０２の出力とフリップフロップ１０３
の出力を２を法として加算する加算器１０４と、加算器
１０４の出力を記憶するフリップフロップ１０５と、加
算器１０４の出力をシフトレジスタ１０８へ帰還する帰
還路１０６と、フリップフロップ１０５の出力を暗号文
情報ビットとして出力する出力端子１０７と、長さｋビ
ットのシフトレジスタ１０８と、ｋビットからなる暗号
鍵を記憶する暗号鍵レジスタ１０９とｋビットの暗号鍵
からｍビットを選択するセレクタ１１０と、ｋビットの
シフトレジスタの内容からｍビットを選択するセレクタ
１１１と、ｍビットよりなるセレクタ１１０の出力とｍ
ビットよりなるセレクタ１１１の出力をビット毎に２を
法として加算する加算器１１２と、ｍビットよりなる加
算器の出力を記憶するレジスタ１１３と、レジスタ１１
３の出力を記憶するレジスタ１１４と、ｍビットよりな
るレジスタ１１３の出力とｍビットよりなるレジスタ１
１４の出力から１ビットの値を出力する符号変換回路１
１５と、符号変換回路１１５の出力とレジスタ１１７の
出力を２を法として加算する加算器１１６と、加算器１
１６の出力を１ビット記憶するレジスタ１１７及び１０
３とにより構成したものである。
情報１ビットを記憶するフリップフロップ１０２と、フ
リップフロップ１０２の出力とフリップフロップ１０３
の出力を２を法として加算する加算器１０４と、加算器
１０４の出力を記憶するフリップフロップ１０５と、加
算器１０４の出力をシフトレジスタ１０８へ帰還する帰
還路１０６と、フリップフロップ１０５の出力を暗号文
情報ビットとして出力する出力端子１０７と、長さｋビ
ットのシフトレジスタ１０８と、ｋビットからなる暗号
鍵を記憶する暗号鍵レジスタ１０９とｋビットの暗号鍵
からｍビットを選択するセレクタ１１０と、ｋビットの
シフトレジスタの内容からｍビットを選択するセレクタ
１１１と、ｍビットよりなるセレクタ１１０の出力とｍ
ビットよりなるセレクタ１１１の出力をビット毎に２を
法として加算する加算器１１２と、ｍビットよりなる加
算器の出力を記憶するレジスタ１１３と、レジスタ１１
３の出力を記憶するレジスタ１１４と、ｍビットよりな
るレジスタ１１３の出力とｍビットよりなるレジスタ１
１４の出力から１ビットの値を出力する符号変換回路１
１５と、符号変換回路１１５の出力とレジスタ１１７の
出力を２を法として加算する加算器１１６と、加算器１
１６の出力を１ビット記憶するレジスタ１１７及び１０
３とにより構成したものである。
第２図に第１図の暗号化回路に対応する復号化回路のブ
ロック図を示す。
ロック図を示す。
この復号化回路は、入力端子２０１から入力される暗号
文情報１ビットを記憶するレジスタ２０２と、レジスタ
２０２の出力とレジスタ２０３の出力を２を法として加
算する加算器２０４と、加算器２０４の出力を記憶する
レジスタ２０５とレジスタ２０２の出力をシフトレジス
タ２０８へ帰還する帰還路２０６と、レジスタ２０５の
出力を復号文情報ビットとして出力する出力端子２０７
と、長さｋビットのシフトレジスタ２０８と、ｋビット
からなる暗号鍵を記憶する暗号鍵レジスタ２０９とｋビ
ットの暗号鍵からｍビットを選択するセレクタ２１０
と、ｋビットのシフトレジスタの内容からｍビットを選
択するセレクタ２１１と、ｍビットよりなるセレクタ２
１０の出力とｍビットよりなるセレクタ２１１の出力を
ビット毎に２を法として加算する加算器２１２と、ｍビ
ットよりなる加算器の出力を記憶するレジスタ２１３
と、レジスタ２１３の出力を記憶するレジスタ２１４
と、ｍビットよりなるレジスタ２１３の出力とｍビット
よりなるレジスタ２１４の出力から１ビットの値を出力
する符号変換回路２１５と、符号変換回路２１５の出力
とレジスタ２１７の出力を２を法として加算する加算器
２１６と、加算器２１６の出力を１ビット記憶するレジ
スタ217及び203とにより構成したものである。
文情報１ビットを記憶するレジスタ２０２と、レジスタ
２０２の出力とレジスタ２０３の出力を２を法として加
算する加算器２０４と、加算器２０４の出力を記憶する
レジスタ２０５とレジスタ２０２の出力をシフトレジス
タ２０８へ帰還する帰還路２０６と、レジスタ２０５の
出力を復号文情報ビットとして出力する出力端子２０７
と、長さｋビットのシフトレジスタ２０８と、ｋビット
からなる暗号鍵を記憶する暗号鍵レジスタ２０９とｋビ
ットの暗号鍵からｍビットを選択するセレクタ２１０
と、ｋビットのシフトレジスタの内容からｍビットを選
択するセレクタ２１１と、ｍビットよりなるセレクタ２
１０の出力とｍビットよりなるセレクタ２１１の出力を
ビット毎に２を法として加算する加算器２１２と、ｍビ
ットよりなる加算器の出力を記憶するレジスタ２１３
と、レジスタ２１３の出力を記憶するレジスタ２１４
と、ｍビットよりなるレジスタ２１３の出力とｍビット
よりなるレジスタ２１４の出力から１ビットの値を出力
する符号変換回路２１５と、符号変換回路２１５の出力
とレジスタ２１７の出力を２を法として加算する加算器
２１６と、加算器２１６の出力を１ビット記憶するレジ
スタ217及び203とにより構成したものである。
ここで、ｋ、ｍ（ｍ＜ｋ）は任意の整数である。
（作用） シフトレジスタにおける平本データの過去ｋビットと暗
号鍵レジスタのｋビットとのデータに基づいて平文デー
タの現行ビットを暗号化する。
号鍵レジスタのｋビットとのデータに基づいて平文デー
タの現行ビットを暗号化する。
平文データの各ビットの暗号化は、セレクタ110,111、加
算器112、及びレジスタ113,114とによって、ｍビットず
つk/m回に分けて行なわれる。そのため、ｋビットの暗
号鍵に対する符号変換回路は、ROMで構成する場合22mビ
ットを用意すればよい。
算器112、及びレジスタ113,114とによって、ｍビットず
つk/m回に分けて行なわれる。そのため、ｋビットの暗
号鍵に対する符号変換回路は、ROMで構成する場合22mビ
ットを用意すればよい。
（実施例） 第３図、第４図はそれぞれ本発明の第１の実施例におけ
る暗号化回路図及びそれに対応した暗号復号化回路図で
ある。説明の都合上、第３図及び第４図はｋ＝３２、ｍ
＝４の場合を示しているが、ｋ，ｍは任意の整数でよ
い。
る暗号化回路図及びそれに対応した暗号復号化回路図で
ある。説明の都合上、第３図及び第４図はｋ＝３２、ｍ
＝４の場合を示しているが、ｋ，ｍは任意の整数でよ
い。
以下、第３図に基づいて復号化回路の動作を説明する。
図中の信号ESK，ES0，ES1，ES2，EC1，EC2，EC3，ERS
は、外部から供給される平文データ及び暗号文データの
タイミング信号ＳＴとマスタクロックCLKから第５図に
示すタイミングで発生するように適当な論理回路により
生成される（図示せず）。
図中の信号ESK，ES0，ES1，ES2，EC1，EC2，EC3，ERS
は、外部から供給される平文データ及び暗号文データの
タイミング信号ＳＴとマスタクロックCLKから第５図に
示すタイミングで発生するように適当な論理回路により
生成される（図示せず）。
第３図において、入力端子３０１から入力される平文デ
ータSDIは、タイミング信号ＳＴの立ち上がりでフリッ
プフロップ３０２に記憶される。回路図中のフリップフ
ロップはすべてクロックの立ち上がりで状態変化する。
フリップフロップ３０２の出力は、EXORゲート３０３に
おいてフリップフロップ３１７の出力と加算され、ＳＴ
の立ち下がりでフリップフロップ３０４に記憶される。
フリップフロップ３０４の出力は出力端子３０５より暗
号文データSDOとして出力される。また、シフトレジス
タ３０７−１〜８の内容はESKのタイミングで１ビット
づつ右へシフトされる。鍵レジスタ３０９−１〜８には
あらかじめ、暗号鍵データが記憶されている。平文デー
タSDIの現行ビットに対する暗号化は、シフトレジスタ
３０７−１〜８における過去３２ビットと鍵レジスタ３
０９−１〜８の３２ビットの暗号鍵データに基づいて行
なわれる。
ータSDIは、タイミング信号ＳＴの立ち上がりでフリッ
プフロップ３０２に記憶される。回路図中のフリップフ
ロップはすべてクロックの立ち上がりで状態変化する。
フリップフロップ３０２の出力は、EXORゲート３０３に
おいてフリップフロップ３１７の出力と加算され、ＳＴ
の立ち下がりでフリップフロップ３０４に記憶される。
フリップフロップ３０４の出力は出力端子３０５より暗
号文データSDOとして出力される。また、シフトレジス
タ３０７−１〜８の内容はESKのタイミングで１ビット
づつ右へシフトされる。鍵レジスタ３０９−１〜８には
あらかじめ、暗号鍵データが記憶されている。平文デー
タSDIの現行ビットに対する暗号化は、シフトレジスタ
３０７−１〜８における過去３２ビットと鍵レジスタ３
０９−１〜８の３２ビットの暗号鍵データに基づいて行
なわれる。
第３図のセレクタ３０８及び３１０には、第５図に示す
タイミングで選択信号ES0，ES1，ES2が入力され、シフ
トレジスタ３０７−１〜８及び鍵レジスタ３０９−１〜
８の出力がそれぞれ４ビットずつ且つ順次一巡するよう
に選択される。セレクタ３０８及び３１０の４ビットの
それぞれの出力は、排他的論理分ゲート３１１−１〜４
においてビット毎に加算され、信号EC1のタイミングで
フリップフロップ３１２に記憶される。フリップフロッ
プ３１２の出力は符号変換回路３１４に入力されると同
時に、フリップフロップ３１３に信号EC1のタイミング
で記憶される。フリップフロップ３１３の出力は、符号
変換回路３１４に入力される。この符号変換回路はROM
あるいはランダムロジックで構成されており、入力８ビ
ットのとりうる状態28＝256通りに対して１あるいは０
の値を一意に出力するように構成されている。
タイミングで選択信号ES0，ES1，ES2が入力され、シフ
トレジスタ３０７−１〜８及び鍵レジスタ３０９−１〜
８の出力がそれぞれ４ビットずつ且つ順次一巡するよう
に選択される。セレクタ３０８及び３１０の４ビットの
それぞれの出力は、排他的論理分ゲート３１１−１〜４
においてビット毎に加算され、信号EC1のタイミングで
フリップフロップ３１２に記憶される。フリップフロッ
プ３１２の出力は符号変換回路３１４に入力されると同
時に、フリップフロップ３１３に信号EC1のタイミング
で記憶される。フリップフロップ３１３の出力は、符号
変換回路３１４に入力される。この符号変換回路はROM
あるいはランダムロジックで構成されており、入力８ビ
ットのとりうる状態28＝256通りに対して１あるいは０
の値を一意に出力するように構成されている。
符号変換回路３１４の出力はフリップフロップ３１５の
出力と排他的論理和ゲート３１６で加算されフリップフ
ロップ３１５に信号EC2のタイミングで記憶される。
出力と排他的論理和ゲート３１６で加算されフリップフ
ロップ３１５に信号EC2のタイミングで記憶される。
ERSはフリップフロップ３１５のリセット信号である。E
XORゲート３１６の出力はフリップフロップ３１７へも
入力され、信号EC3のタイミングで記憶される。フリッ
プフロップ３１７の出力はEXORゲート３０３の入力とな
る。
XORゲート３１６の出力はフリップフロップ３１７へも
入力され、信号EC3のタイミングで記憶される。フリッ
プフロップ３１７の出力はEXORゲート３０３の入力とな
る。
以上の動作が平文データSDIの各ビット毎に繰り返さ
れ、入力端子３０１から次々に入力される平文データ
が、順に暗号化され出力端子３０５より暗号文データと
して出力される。
れ、入力端子３０１から次々に入力される平文データ
が、順に暗号化され出力端子３０５より暗号文データと
して出力される。
復号化回路の回路図は、第４図である。各信号のタイミ
ングを第６図に示す。復号化回路の動作は、暗号化回路
の動作と入力端子より入力される情報が暗号文データで
あること、出力端子より出力される情報が暗号復号文デ
ータであること及びシフトレジスタへ帰還するデータ
が、フリップフロップ４０４の出力ではなくフリップフ
ロップ４０２の出力であることを除いて同じであるので
詳細動作の説明は省略する。
ングを第６図に示す。復号化回路の動作は、暗号化回路
の動作と入力端子より入力される情報が暗号文データで
あること、出力端子より出力される情報が暗号復号文デ
ータであること及びシフトレジスタへ帰還するデータ
が、フリップフロップ４０４の出力ではなくフリップフ
ロップ４０２の出力であることを除いて同じであるので
詳細動作の説明は省略する。
即ち本実施例の暗号化変換及び復号化変換は、時刻ｔに
おいて暗号化回路に入力される平文をPt、復号化回路に
入力される暗号文をRt、暗号鍵レジスタ３０９及び４０
９に記憶されている暗号鍵をそれぞれ（e1，e2，・・・
・・e32）及び（d1，d2・・・・・d32）、符号変換回路
の変換関数をＦとしたとき、暗号化回路より出力される
暗号文Ct及び復号化回路より出力される暗号復号文Ｐ′
tは次のように書き表せる。
おいて暗号化回路に入力される平文をPt、復号化回路に
入力される暗号文をRt、暗号鍵レジスタ３０９及び４０
９に記憶されている暗号鍵をそれぞれ（e1，e2，・・・
・・e32）及び（d1，d2・・・・・d32）、符号変換回路
の変換関数をＦとしたとき、暗号化回路より出力される
暗号文Ct及び復号化回路より出力される暗号復号文Ｐ′
tは次のように書き表せる。
Ct＝Pt F(e29Ct-29,e30Ct-30,e31Ct-31,ｅ32Ct-32,e
1Ct-1, ・・e4Ct-4） F(e1Ct-1,e2Ct-2,e3Ct-3,e4Ct-4, e5Ct-5, ・・e8Ct-8） F(e5Ct-5,e6Ct-6,e7Ct-7,e8Ct-8, e9Ct-9,・・e12Ct-12） F(e9Ct-9,e10Ct-10,e11Ct-11, e12Ct-12,e13Ct-13,・・e16Ct-16） F(e13Ct-13,e14Ct-14,e15Ct-15, e16Ct-16,e17Ct-17,・・e20Ct-20） F(e17Ct-17,e18Ct-18,e19Ct-19, e20Ct-20,e21Ct-21,・・e24Ct-24） F(e21Ct-21,e22Ct-22,e23Ct-23, e24Ct-24,e25Ct-25,・・e28Ct-28） F(e25Ct-25,e26Ct-26,e27Ct-27, e28Ct-28,e29Ct-29,・・e32Ct-32） Ｐ′t＝Ct F(d29Ct-29,d30Ct-30,d31Ct-31, d32Ct-32,d1Ct-1,・・d4Ct-4） F(d1Ct-1,d2Ct-2,d3Ct-3,d4Ct-4, d5Ct-5,・・d8Ct-8） F(d5Ct-5,d6Ct-6,d7Ct-7,d8Ct-8, d9Ct-9,・・d12Ct-12） F(d9Ct-9,d10Ct-10,d11Ct-11, d12Ct-12,d13Ct-13,・・d16Ct-16） F(d13Ct-13,d14Ct-14,d15Ct-15, d16Ct-16,d17Ct-17,・・d20Ct-20） F(d17Ct-17,d18Ct-18,d19Ct-19, d20Ct-20,d21Ct-21,・・d24Ct-24） F(d21Ct-21,d22Ct-22,d23Ct-23, d24Ct-24,d25Ct-25,・・d28Ct-28） F(d25Ct-25,d26Ct-26,d27Ct-27, d28Ct-28,d29Ct-29,・・d32Ct-32） 第７図は本発明の第２の実施例を示す回路図である。第
２の実施例は第１の実施例の暗号回路中の鍵レジスタ３
０９とセレクタ３１０と排他的論理和ゲート３１１とフ
リップフロップ312,313と符号変換回路３１４と排他的
論理和ゲート316とフリップフロップ３１５を復号化回
路と共有し、時分割に利用するようにしたものである。
セレクタ７０１は信号E/DがHIGHレベルであるかLOWレベ
ルであるかにより、セレクタ３０８またはセレクタ４０
８の出力を排他的論理和ゲート３１１に出力する。また
セレクタ７０２は信号E/DがHIGHレベルであるかLOWレベ
ルであるかにより、信号Ｃ３をフリップフロップ３１７
またはフリップフロップ４１７に出力する。即ち、第７
図の回路は、信号E/DがHIGHレベルであるとき暗号化回
路として動作し、信号E/DがLOWレベルであるとき復号化
回路として動作するのである。その他の動作は、第１の
実施例と同一である。
1Ct-1, ・・e4Ct-4） F(e1Ct-1,e2Ct-2,e3Ct-3,e4Ct-4, e5Ct-5, ・・e8Ct-8） F(e5Ct-5,e6Ct-6,e7Ct-7,e8Ct-8, e9Ct-9,・・e12Ct-12） F(e9Ct-9,e10Ct-10,e11Ct-11, e12Ct-12,e13Ct-13,・・e16Ct-16） F(e13Ct-13,e14Ct-14,e15Ct-15, e16Ct-16,e17Ct-17,・・e20Ct-20） F(e17Ct-17,e18Ct-18,e19Ct-19, e20Ct-20,e21Ct-21,・・e24Ct-24） F(e21Ct-21,e22Ct-22,e23Ct-23, e24Ct-24,e25Ct-25,・・e28Ct-28） F(e25Ct-25,e26Ct-26,e27Ct-27, e28Ct-28,e29Ct-29,・・e32Ct-32） Ｐ′t＝Ct F(d29Ct-29,d30Ct-30,d31Ct-31, d32Ct-32,d1Ct-1,・・d4Ct-4） F(d1Ct-1,d2Ct-2,d3Ct-3,d4Ct-4, d5Ct-5,・・d8Ct-8） F(d5Ct-5,d6Ct-6,d7Ct-7,d8Ct-8, d9Ct-9,・・d12Ct-12） F(d9Ct-9,d10Ct-10,d11Ct-11, d12Ct-12,d13Ct-13,・・d16Ct-16） F(d13Ct-13,d14Ct-14,d15Ct-15, d16Ct-16,d17Ct-17,・・d20Ct-20） F(d17Ct-17,d18Ct-18,d19Ct-19, d20Ct-20,d21Ct-21,・・d24Ct-24） F(d21Ct-21,d22Ct-22,d23Ct-23, d24Ct-24,d25Ct-25,・・d28Ct-28） F(d25Ct-25,d26Ct-26,d27Ct-27, d28Ct-28,d29Ct-29,・・d32Ct-32） 第７図は本発明の第２の実施例を示す回路図である。第
２の実施例は第１の実施例の暗号回路中の鍵レジスタ３
０９とセレクタ３１０と排他的論理和ゲート３１１とフ
リップフロップ312,313と符号変換回路３１４と排他的
論理和ゲート316とフリップフロップ３１５を復号化回
路と共有し、時分割に利用するようにしたものである。
セレクタ７０１は信号E/DがHIGHレベルであるかLOWレベ
ルであるかにより、セレクタ３０８またはセレクタ４０
８の出力を排他的論理和ゲート３１１に出力する。また
セレクタ７０２は信号E/DがHIGHレベルであるかLOWレベ
ルであるかにより、信号Ｃ３をフリップフロップ３１７
またはフリップフロップ４１７に出力する。即ち、第７
図の回路は、信号E/DがHIGHレベルであるとき暗号化回
路として動作し、信号E/DがLOWレベルであるとき復号化
回路として動作するのである。その他の動作は、第１の
実施例と同一である。
（発明の効果） 以上詳細に説明したように、本発明によればEXORゲート
３１１または４１１により暗号鍵レジスタの内容とシフ
トレジスタ３０７または４０７の内容を加算し、その信
号を符号変換回路の入力としたので、鍵数にかかわらず
符号変換器のパターンは１つでよい。またｋビットより
なるデータをｍビット毎に分割し、２ｍビット毎に符号
変換器に入力するような構成としたので符号変換回路の
パターン数は22mでよい。このように、本発明は符号変
換回路の回路規模の簡素化あるいはROM容量の削減にお
おきく貢献する。例えば符号変換回路をROMで構成する
場合、ｍ＝４，ｋ＝６４で暗号鍵が６４ビットの場合で
もROM容量は２５６ビットでよい。
３１１または４１１により暗号鍵レジスタの内容とシフ
トレジスタ３０７または４０７の内容を加算し、その信
号を符号変換回路の入力としたので、鍵数にかかわらず
符号変換器のパターンは１つでよい。またｋビットより
なるデータをｍビット毎に分割し、２ｍビット毎に符号
変換器に入力するような構成としたので符号変換回路の
パターン数は22mでよい。このように、本発明は符号変
換回路の回路規模の簡素化あるいはROM容量の削減にお
おきく貢献する。例えば符号変換回路をROMで構成する
場合、ｍ＝４，ｋ＝６４で暗号鍵が６４ビットの場合で
もROM容量は２５６ビットでよい。
さらに、本発明によれば６４ビットブロック暗号のよう
な複雑な分割処理や繰り返し処理ビット操作を行わなく
ても、簡単なハードウェアを用いて、暗号／暗号復号鍵
の微少な変化や平文情報の微少な変化が暗号文情報や暗
号復号文情報に大きく拡大する暗号化回路及び復号化回
路が実現できる。
な複雑な分割処理や繰り返し処理ビット操作を行わなく
ても、簡単なハードウェアを用いて、暗号／暗号復号鍵
の微少な変化や平文情報の微少な変化が暗号文情報や暗
号復号文情報に大きく拡大する暗号化回路及び復号化回
路が実現できる。
第１図と第２図とは本発明の概要を説明するために示し
たブロック図、第３図は本発明の一実施例を示すブロッ
ク図、第４図は第３図に対応した復号化回路の一例を示
すブロック図、第５図は第３図の各部の信号波形を示す
図、第６図は第４図の各部の信号波形を示す図、第７図
は本発明の他の実施例を示すブロック図、第８図と第９
図とは従来技術の説明図である。 １０２，１０３……フリップフロップ、１０４……加算
器、１０５……フリップフロップ、１０６……帰還路、
１０８……シフトレジスタ、１０９……暗号鍵レジス
タ、１１０，１１１……セレクタ、１１２……加算器、
１１３，１１４……フリップフロップ、１１５……符号
変換回路、１１６……加算器、１１７……フリップフロ
ップ。
たブロック図、第３図は本発明の一実施例を示すブロッ
ク図、第４図は第３図に対応した復号化回路の一例を示
すブロック図、第５図は第３図の各部の信号波形を示す
図、第６図は第４図の各部の信号波形を示す図、第７図
は本発明の他の実施例を示すブロック図、第８図と第９
図とは従来技術の説明図である。 １０２，１０３……フリップフロップ、１０４……加算
器、１０５……フリップフロップ、１０６……帰還路、
１０８……シフトレジスタ、１０９……暗号鍵レジス
タ、１１０，１１１……セレクタ、１１２……加算器、
１１３，１１４……フリップフロップ、１１５……符号
変換回路、１１６……加算器、１１７……フリップフロ
ップ。
Claims (3)
- 【請求項１】長さｋ（ｋは整数）ビットのシフトレジス
タと ｋビットよりなる前記シフトレジスタの出力のうちｍ
（ｍはｍ＜ｋなる整数）ビットを出力する第１のセレク
タと 暗号化鍵をｋビット記憶する第１のレジスタと ｋビットよりなる第１のレジスタの出力の内ｍビットを
出力する第２のセレクタと 第１のセレクタの出力と第２のセレクタの出力をビット
毎に２を法として加算する第１の加算器と ｍビットよりなる第１の加算器の出力を記憶する第２の
レジスタと 第２のレジスタの出力を記憶する第３のレジスタと 第２のレジスタと第３のレジスタの出力を入力として１
ビットの信号を出力する符号変換回路と 前記符号変換回路の１ビット出力と第４のレジスタの出
力を２を法として加算する第２の加算器と 第２の加算器の出力を記憶する前記第４のレジスタと 第２の加算器の出力を記憶する第５のレジスタと 第５のレジスタの出力と第６のレジスタの出力を２を法
として加算する第３の加算器と 入力端子より入力した信号を記憶する前記第６のレジス
タと 第３の加算器の出力を記憶する第７のレジスタと ３の加算器の出力を前記シフトレジスタに帰還する帰還
路を設けたことを特徴とする暗号化回路。 - 【請求項２】符号変換回路をランダムロジックで構成し
たことを特徴とする特許請求の範囲第１項記載の暗号化
回路。 - 【請求項３】符号変換回路をROMで構成したことを特徴
とする特許請求の範囲第１項記載の暗号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171115A JPH0642120B2 (ja) | 1987-07-10 | 1987-07-10 | 暗号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171115A JPH0642120B2 (ja) | 1987-07-10 | 1987-07-10 | 暗号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415788A JPS6415788A (en) | 1989-01-19 |
| JPH0642120B2 true JPH0642120B2 (ja) | 1994-06-01 |
Family
ID=15917251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171115A Expired - Fee Related JPH0642120B2 (ja) | 1987-07-10 | 1987-07-10 | 暗号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642120B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459792B2 (en) * | 1997-04-23 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Block cipher using key data merged with an intermediate block generated from a previous block |
| CN116090029B (zh) * | 2023-01-13 | 2023-06-06 | 无锡沐创集成电路设计有限公司 | 加密电路 |
-
1987
- 1987-07-10 JP JP62171115A patent/JPH0642120B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415788A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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