JPH064044A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH064044A JPH064044A JP4159297A JP15929792A JPH064044A JP H064044 A JPH064044 A JP H064044A JP 4159297 A JP4159297 A JP 4159297A JP 15929792 A JP15929792 A JP 15929792A JP H064044 A JPH064044 A JP H064044A
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- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- output
- circuit
- frame frequency
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- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【目的】 液晶表示用の出力をテスト時のみは２値出力
とすることにより、１回の判定でテストが済むように構
成した液晶表示装置の提供を目的とする。 【構成】 液晶表示のフレーム周波数を規定するクロッ
ク信号FLCKをフレーム周波数発生回路１と、このフレー
ム周波数発生回路１から出力されるクロック信号FCLKに
より動作する時分割制御回路２と、予め格納されたデー
タを時分割制御回路２により選択的に液晶表示用出力と
して出力する液晶表示用RAM 3, 4, 5, 6と、クロック信
号FCLKとこの液晶表示用RAM 3, 4, 5, 6の選択された出
力とを入力とするEXOR回路８と、このEXOR回路８の出力
を外部へ出力する液晶表示用のバッファ100 とを備え、
更にテスト時にのみフレーム周波数発生回路１から出力
されるクロック信号を無効にするテスト用制御回路16を
備えている。
とすることにより、１回の判定でテストが済むように構
成した液晶表示装置の提供を目的とする。 【構成】 液晶表示のフレーム周波数を規定するクロッ
ク信号FLCKをフレーム周波数発生回路１と、このフレー
ム周波数発生回路１から出力されるクロック信号FCLKに
より動作する時分割制御回路２と、予め格納されたデー
タを時分割制御回路２により選択的に液晶表示用出力と
して出力する液晶表示用RAM 3, 4, 5, 6と、クロック信
号FCLKとこの液晶表示用RAM 3, 4, 5, 6の選択された出
力とを入力とするEXOR回路８と、このEXOR回路８の出力
を外部へ出力する液晶表示用のバッファ100 とを備え、
更にテスト時にのみフレーム周波数発生回路１から出力
されるクロック信号を無効にするテスト用制御回路16を
備えている。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関し、更
に詳述すれば、テストを容易になし得る液晶表示装置に
関する。
に詳述すれば、テストを容易になし得る液晶表示装置に
関する。
【０００２】
【従来の技術】図３は従来の1/３バイアスによる液晶表
示装置の駆動回路の構成を示すブロック図である。
示装置の駆動回路の構成を示すブロック図である。
【０００３】図３において、参照符号１はフレーム周波
数発生回路を示しており、液晶表示の１フレームを規定
するフレームクロック出力FCLKを出力する。このフレー
ムクロック出力FCLKは時分割制御回路２及び２入力のEX
OR回路８の一方の入力端子に与えられている。
数発生回路を示しており、液晶表示の１フレームを規定
するフレームクロック出力FCLKを出力する。このフレー
ムクロック出力FCLKは時分割制御回路２及び２入力のEX
OR回路８の一方の入力端子に与えられている。
【０００４】時分割制御回路２はフレーム周波数発生回
路１が発生するフレームクロック出力FCLKに従ってセレ
クタ７を制御する。セレクタ７には液晶表示用RAM 3,
4, 5, 6が接続されており、これらの液晶表示用RAM 3,
4, 5, 6の各出力を上述の如くフレーム周波数発生回路
１から与えられるフレームクロック出力FCLKに従って選
択し、その出力をEXOR回路８の他方の入力端子に与えて
いる。
路１が発生するフレームクロック出力FCLKに従ってセレ
クタ７を制御する。セレクタ７には液晶表示用RAM 3,
4, 5, 6が接続されており、これらの液晶表示用RAM 3,
4, 5, 6の各出力を上述の如くフレーム周波数発生回路
１から与えられるフレームクロック出力FCLKに従って選
択し、その出力をEXOR回路８の他方の入力端子に与えて
いる。
【０００５】従って、EXOR回路８はフレーム周波数発生
回路１から出力されるフレームクロック出力FCLKとセレ
クタ７の出力との排他的論理和を出力する。
回路１から出力されるフレームクロック出力FCLKとセレ
クタ７の出力との排他的論理和を出力する。
【０００６】EXOR回路８の出力はバッファ回路100 を構
成するＮチャネルトランジスタ９及びＰチャネルトラン
ジスタ10のゲートに与えられている。Ｎチャネルトラン
ジスタ９の一端には電源選択回路11の VSL出力が、Ｐチ
ャネルトランジスタ10の一端には電源選択回路11の VSH
出力がそれぞれ接続されており、両トランジスタ９及び
10の他端が接続されていて図示されていない液晶表示回
路への出力端子20となっている。
成するＮチャネルトランジスタ９及びＰチャネルトラン
ジスタ10のゲートに与えられている。Ｎチャネルトラン
ジスタ９の一端には電源選択回路11の VSL出力が、Ｐチ
ャネルトランジスタ10の一端には電源選択回路11の VSH
出力がそれぞれ接続されており、両トランジスタ９及び
10の他端が接続されていて図示されていない液晶表示回
路への出力端子20となっている。
【０００７】なお、電源選択回路11には電源入力端子1
2, 13, 14, 15にそれぞれ接地電圧Ｖss, 電圧ＶL1, Ｖ
L2, ＶL3が与えられている。
2, 13, 14, 15にそれぞれ接地電圧Ｖss, 電圧ＶL1, Ｖ
L2, ＶL3が与えられている。
【０００８】このような構成の従来の液晶表示装置の駆
動回路の動作について説明する。図３の電源入力端子1
2, 13, 14及び15に入力される電圧はＶCC≧ＶL3, ＶL2
＝2/３・ＶL3, ＶL1＝1/３・ＶL3の関係にある。電源選
択回路11はこれらの各電源入力端子12, 13, 14, 15への
入力電圧をフレーム周波数発生回路１のフレームクロッ
ク出力FCLKに同期して図４に示されているように、VSH,
VSLの電圧レベルとして供給する。また、時分割制御回
路２はフレームクロック出力FCLKに同期して液晶表示用
RAM3〜６の出力を順次この順に選択出力する。
動回路の動作について説明する。図３の電源入力端子1
2, 13, 14及び15に入力される電圧はＶCC≧ＶL3, ＶL2
＝2/３・ＶL3, ＶL1＝1/３・ＶL3の関係にある。電源選
択回路11はこれらの各電源入力端子12, 13, 14, 15への
入力電圧をフレーム周波数発生回路１のフレームクロッ
ク出力FCLKに同期して図４に示されているように、VSH,
VSLの電圧レベルとして供給する。また、時分割制御回
路２はフレームクロック出力FCLKに同期して液晶表示用
RAM3〜６の出力を順次この順に選択出力する。
【０００９】図５は各液晶表示用RAM3〜６のデータがこ
の順に LRAM0＝1, LRAM1＝0, LRAM2＝0, LRAM3＝1 であ
る場合の出力端子20からの出力波形を示す波形図であ
る。以下、図５の波形図を参照して従来の液晶表示装置
の動作を説明する。
の順に LRAM0＝1, LRAM1＝0, LRAM2＝0, LRAM3＝1 であ
る場合の出力端子20からの出力波形を示す波形図であ
る。以下、図５の波形図を参照して従来の液晶表示装置
の動作を説明する。
【００１０】図５(b) に示されているように、フレーム
周波数発生回路１から順次フレームクロック出力FCLKが
出力されると、図５(a) に示されているように、液晶表
示用RAM 3, 4, 5, 6のデータ”１”, "0" , "0" , ”
１”がセレクタ７により順次選択出力される。このセレ
クタ７から出力される各液晶表示用RAM 3, 4, 5, 6のデ
ータはEXOR回路８によりフレームクロック出力FCLKと排
他的論理和がとられてバッファ回路100 を構成するＮチ
ャネルトランジスタ９及びＰチャネルトランジスタ10の
ゲートに入力される。
周波数発生回路１から順次フレームクロック出力FCLKが
出力されると、図５(a) に示されているように、液晶表
示用RAM 3, 4, 5, 6のデータ”１”, "0" , "0" , ”
１”がセレクタ７により順次選択出力される。このセレ
クタ７から出力される各液晶表示用RAM 3, 4, 5, 6のデ
ータはEXOR回路８によりフレームクロック出力FCLKと排
他的論理和がとられてバッファ回路100 を構成するＮチ
ャネルトランジスタ９及びＰチャネルトランジスタ10の
ゲートに入力される。
【００１１】一方、電源選択回路11の VSH出力及び VSL
出力が両トランジスタ９, 10の一端に印加されており、
両トランジスタ９, 10がEXOR回路８のシフト制御信号に
よりオン／オフ制御されるため、出力端子20からは図５
(c) に示されているように、４値レベルの出力信号が出
力される。
出力が両トランジスタ９, 10の一端に印加されており、
両トランジスタ９, 10がEXOR回路８のシフト制御信号に
よりオン／オフ制御されるため、出力端子20からは図５
(c) に示されているように、４値レベルの出力信号が出
力される。
【００１２】このような出力端子20からの出力は図５
(c) に示されているように、判定レベル１乃至３の３段
階の判定レベルにより２値化され、図５(d) に示されて
いるように各判定レベルについての判定結果が得られ
る。
(c) に示されているように、判定レベル１乃至３の３段
階の判定レベルにより２値化され、図５(d) に示されて
いるように各判定レベルについての判定結果が得られ
る。
【００１３】
【発明が解決しようとする課題】上述のように、従来の
液晶表示装置ではテスト時には液晶表示出力として４値
レベルの出力電圧が得られるため、テストに際しては出
力値のレベルを図５(c)に示されているように３段階に
変化させつつ同一の判定を反復する必要があった。
液晶表示装置ではテスト時には液晶表示出力として４値
レベルの出力電圧が得られるため、テストに際しては出
力値のレベルを図５(c)に示されているように３段階に
変化させつつ同一の判定を反復する必要があった。
【００１４】本発明はこのような事情に鑑みてなされた
ものであり、液晶表示用の出力をテスト時のみは２値出
力とすることにより、１回の判定でテストが済むように
構成した液晶表示装置の提供を目的とする。なお、この
ような構成では、従来行われていた一部の機能を検査す
ることが出来なくなるが、それらは他の手法で別に検査
すればよい。
ものであり、液晶表示用の出力をテスト時のみは２値出
力とすることにより、１回の判定でテストが済むように
構成した液晶表示装置の提供を目的とする。なお、この
ような構成では、従来行われていた一部の機能を検査す
ることが出来なくなるが、それらは他の手法で別に検査
すればよい。
【００１５】
【課題を解決するための手段】本発明に係る液晶表示装
置は、液晶表示のフレーム周波数を規定するクロック信
号を発生するフレーム周波数発生回路と、このフレーム
周波数発生回路から出力されるクロック信号により動作
する時分割制御回路と、予め格納されたデータを時分割
制御回路により選択的に液晶表示用出力として出力する
液晶表示用RAMと、クロック信号とこの液晶表示用RAM
の選択された出力とを入力とするEXOR回路と、このEXOR
回路の出力を外部へ出力する液晶表示用のバッファとを
備え、更にテスト時にのみフレーム周波数発生回路から
出力されるクロック信号を無効にするテスト用制御回路
を備えている。
置は、液晶表示のフレーム周波数を規定するクロック信
号を発生するフレーム周波数発生回路と、このフレーム
周波数発生回路から出力されるクロック信号により動作
する時分割制御回路と、予め格納されたデータを時分割
制御回路により選択的に液晶表示用出力として出力する
液晶表示用RAMと、クロック信号とこの液晶表示用RAM
の選択された出力とを入力とするEXOR回路と、このEXOR
回路の出力を外部へ出力する液晶表示用のバッファとを
備え、更にテスト時にのみフレーム周波数発生回路から
出力されるクロック信号を無効にするテスト用制御回路
を備えている。
【００１６】
【作用】本発明に係る液晶表示装置では、テスト時には
クロック信号が無効にされるので、液晶表示用出力が２
値出力となる。
クロック信号が無効にされるので、液晶表示用出力が２
値出力となる。
【００１７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１８】図１は本発明の1/３バイアスによる液晶表
示装置の駆動回路の構成を示すブロック図である。
示装置の駆動回路の構成を示すブロック図である。
【００１９】図１において、参照符号１はフレーム周波
数発生回路を示しており、液晶表示の１フレームを規定
するフレームクロック出力FCLKを出力する。このフレー
ムクロック出力FCLKは時分割制御回路２及びテスト用制
御回路としての２入力の AND回路16の一方の入力端子に
与えられている。
数発生回路を示しており、液晶表示の１フレームを規定
するフレームクロック出力FCLKを出力する。このフレー
ムクロック出力FCLKは時分割制御回路２及びテスト用制
御回路としての２入力の AND回路16の一方の入力端子に
与えられている。
【００２０】このテスト用制御回路としての AND回路16
の他方の入力端子にはテスト時には”Ｌ”に固定される
テスト入力TESTが与えられている。そして、 AND回路16
の出力信号はEXOR回路８の一方の入力端子に与えられて
いる。
の他方の入力端子にはテスト時には”Ｌ”に固定される
テスト入力TESTが与えられている。そして、 AND回路16
の出力信号はEXOR回路８の一方の入力端子に与えられて
いる。
【００２１】時分割制御回路２はフレーム周波数発生回
路１が発生するフレームクロック出力FCLKに従ってセレ
クタ７を制御する。セレクタ７には液晶表示用RAM 3,
4, 5, 6が接続されており、これらの液晶表示用RAM 3,
4, 5, 6の各出力を上述の如くフレーム周波数発生回路
１から与えられるフレームクロック出力FCLKに従って選
択し、その出力をEXOR回路８の他方の入力端子に与えて
いる。
路１が発生するフレームクロック出力FCLKに従ってセレ
クタ７を制御する。セレクタ７には液晶表示用RAM 3,
4, 5, 6が接続されており、これらの液晶表示用RAM 3,
4, 5, 6の各出力を上述の如くフレーム周波数発生回路
１から与えられるフレームクロック出力FCLKに従って選
択し、その出力をEXOR回路８の他方の入力端子に与えて
いる。
【００２２】従って、EXOR回路８は、テスト時以外は A
ND回路16からはフレーム周波数発生回路１が発生するフ
レームクロック出力FCLKがそのまま出力されるので、フ
レーム周波数発生回路１から出力されるフレームクロッ
ク出力FCLKとセレクタ７の出力との排他的論理和を出力
する。またEXOR回路８は、テスト時には AND回路16の出
力信号は”Ｌ”に固定されるので、セレクタ７からの出
力信号がそのまま出力される。
ND回路16からはフレーム周波数発生回路１が発生するフ
レームクロック出力FCLKがそのまま出力されるので、フ
レーム周波数発生回路１から出力されるフレームクロッ
ク出力FCLKとセレクタ７の出力との排他的論理和を出力
する。またEXOR回路８は、テスト時には AND回路16の出
力信号は”Ｌ”に固定されるので、セレクタ７からの出
力信号がそのまま出力される。
【００２３】EXOR回路８の出力はバッファ回路100 を構
成するＮチャネルトランジスタ９及びＰチャネルトラン
ジスタ10のゲートに与えられている。Ｎチャネルトラン
ジスタ９の一端には電源選択回路11の VSL出力が、Ｐチ
ャネルトランジスタ10の一端には電源選択回路11の VSH
出力がそれぞれ接続されており、両トランジスタ９及び
10の他端が接続されていて図示されていない液晶表示回
路への出力端子20となっている。
成するＮチャネルトランジスタ９及びＰチャネルトラン
ジスタ10のゲートに与えられている。Ｎチャネルトラン
ジスタ９の一端には電源選択回路11の VSL出力が、Ｐチ
ャネルトランジスタ10の一端には電源選択回路11の VSH
出力がそれぞれ接続されており、両トランジスタ９及び
10の他端が接続されていて図示されていない液晶表示回
路への出力端子20となっている。
【００２４】なお、電源選択回路11には電源入力端子1
2, 13, 14, 15にそれぞれ接地電圧Ｖss, 電圧ＶL1, Ｖ
L2, ＶL3が与えられている。
2, 13, 14, 15にそれぞれ接地電圧Ｖss, 電圧ＶL1, Ｖ
L2, ＶL3が与えられている。
【００２５】このような構成の本発明の液晶表示装置の
動作は、テスト時以外の動作はEXOR回路８の両入力端子
への入力信号が前述の従来例と同様であるのでその動作
も同様になるため省略し、テスト時の動作について説明
する。
動作は、テスト時以外の動作はEXOR回路８の両入力端子
への入力信号が前述の従来例と同様であるのでその動作
も同様になるため省略し、テスト時の動作について説明
する。
【００２６】なお、電源入力端子12, 13, 14及び15に入
力される電圧は従来と同様にＶCC≧ＶL3, ＶL2＝2/３・
ＶL3, ＶL1＝1/３・ＶL3の関係にある。電源選択回路11
はこれらの各電源入力端子12, 13, 14, 15への入力電圧
をフレーム周波数発生回路１のフレームクロック出力FC
LKに同期して図４に示されているように、VSH, VSLの電
圧レベルとして供給する。また、時分割制御回路２はフ
レームクロック出力FCLKに同期して液晶表示用RAM3〜６
の出力を順次この順に選択出力する。
力される電圧は従来と同様にＶCC≧ＶL3, ＶL2＝2/３・
ＶL3, ＶL1＝1/３・ＶL3の関係にある。電源選択回路11
はこれらの各電源入力端子12, 13, 14, 15への入力電圧
をフレーム周波数発生回路１のフレームクロック出力FC
LKに同期して図４に示されているように、VSH, VSLの電
圧レベルとして供給する。また、時分割制御回路２はフ
レームクロック出力FCLKに同期して液晶表示用RAM3〜６
の出力を順次この順に選択出力する。
【００２７】テスト時には、 AND回路16にテスト入力信
号が”Ｌ”レベルで与えられるためAND回路16の出力信
号は”Ｌ”に固定されてこれがEXOR回路８の一方の入力
端子に入力される。このため、EXOR回路８はセレクタ７
の出力をそのままバッファ回路100 を構成するＮチャネ
ルトランジスタ９及びＰチャネルトランジスタ10のゲー
トに入力される。このため、出力端子20からの出力は、
図２に示されているような２値電圧になる。
号が”Ｌ”レベルで与えられるためAND回路16の出力信
号は”Ｌ”に固定されてこれがEXOR回路８の一方の入力
端子に入力される。このため、EXOR回路８はセレクタ７
の出力をそのままバッファ回路100 を構成するＮチャネ
ルトランジスタ９及びＰチャネルトランジスタ10のゲー
トに入力される。このため、出力端子20からの出力は、
図２に示されているような２値電圧になる。
【００２８】図２は各液晶表示用RAM3〜６のデータがこ
の順に LRAM0＝1, LRAM1＝0, LRAM2＝0, LRAM3＝1 であ
る場合のテスト時の、即ちテスト入力TESTが”Ｌ”であ
る場合の出力端子20からの出力波形を示す波形図であ
る。
の順に LRAM0＝1, LRAM1＝0, LRAM2＝0, LRAM3＝1 であ
る場合のテスト時の、即ちテスト入力TESTが”Ｌ”であ
る場合の出力端子20からの出力波形を示す波形図であ
る。
【００２９】図２(b) に示されているように、フレーム
周波数発生回路１から順次フレームクロック出力FCLKが
出力されると、図２(a) に示されているように、液晶表
示用RAM 3, 4, 5, 6のデータ”１”, "0" , "0" , ”
１”がセレクタ７により順次選択出力される。このセレ
クタ７から出力される各液晶表示用RAM 3, 4, 5, 6のデ
ータはEXOR回路８をそのまま通過してバッファ回路100
を構成するＮチャネルトランジスタ９及びＰチャネルト
ランジスタ10のゲートに入力される。
周波数発生回路１から順次フレームクロック出力FCLKが
出力されると、図２(a) に示されているように、液晶表
示用RAM 3, 4, 5, 6のデータ”１”, "0" , "0" , ”
１”がセレクタ７により順次選択出力される。このセレ
クタ７から出力される各液晶表示用RAM 3, 4, 5, 6のデ
ータはEXOR回路８をそのまま通過してバッファ回路100
を構成するＮチャネルトランジスタ９及びＰチャネルト
ランジスタ10のゲートに入力される。
【００３０】一方、電源選択回路11の VSH出力及び VSL
出力が両トランジスタ９, 10の一端に印加されており、
両トランジスタ９, 10がEXOR回路８のシフト制御信号に
よりオン／オフ制御されるため、出力端子20からは図２
(c) に示されているように、４値レベルの出力信号が出
力される。
出力が両トランジスタ９, 10の一端に印加されており、
両トランジスタ９, 10がEXOR回路８のシフト制御信号に
よりオン／オフ制御されるため、出力端子20からは図２
(c) に示されているように、４値レベルの出力信号が出
力される。
【００３１】このような出力端子20からの出力は図２
(c) に示されているように、電源選択回路11の電源入力
端子13と15に与えられている電圧ＶL1とＶL3との中間の
判定レベルにより２値化され、図２(d) に示されている
ような判定結果が得られる。この図２(d) に示されてい
る判定結果は１回の判定結果で各液晶表示用RAM 3,4,
5, 6のデータを判定することが可能になっている。
(c) に示されているように、電源選択回路11の電源入力
端子13と15に与えられている電圧ＶL1とＶL3との中間の
判定レベルにより２値化され、図２(d) に示されている
ような判定結果が得られる。この図２(d) に示されてい
る判定結果は１回の判定結果で各液晶表示用RAM 3,4,
5, 6のデータを判定することが可能になっている。
【００３２】このテストでは液晶回路の一部の機能を無
効にすることにより２値出力でテストしているが、Ｎチ
ャネルトランジスタ９及びＰチャネルトランジスタ10で
構成されるバッファ回路100 の前段のEXOR回路８のテス
トは別パターンで実施することが出来る。しかし、この
ようなEXOR回路８のテストに要する時間は極めて短時間
であるため、全体としては従来に比して短時間でテスト
を実施することが可能になる。
効にすることにより２値出力でテストしているが、Ｎチ
ャネルトランジスタ９及びＰチャネルトランジスタ10で
構成されるバッファ回路100 の前段のEXOR回路８のテス
トは別パターンで実施することが出来る。しかし、この
ようなEXOR回路８のテストに要する時間は極めて短時間
であるため、全体としては従来に比して短時間でテスト
を実施することが可能になる。
【００３３】
【発明の効果】以上に詳述したように本発明の液晶表示
装置によれば、液晶表示出力をテスト時のみ２値出力と
しているので、テスト時間を従来に比して短縮すること
が可能になり、製造コストの低減に貢献する。
装置によれば、液晶表示出力をテスト時のみ２値出力と
しているので、テスト時間を従来に比して短縮すること
が可能になり、製造コストの低減に貢献する。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の駆動回路の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の液晶表示装置の出力波形を示す波形図
である。
である。
【図３】従来の液晶表示装置の駆動回路の構成を示すブ
ロック図である。
ロック図である。
【図４】本発明及び従来の電源選択回路の出力波形を示
す波形図である。
す波形図である。
【図５】従来の液晶表示装置の出力波形を示す波形図で
ある。
ある。
１ フレーム周波数発生回路 ２ 時分割制御回路 ３ 液晶表示用RAM ４ 液晶表示用RAM ５ 液晶表示用RAM ６ 液晶表示用RAM ８ EXOR回路 11 電源選択回路 16 テスト用制御回路(AND回路) 100 バッファ回路
Claims (1)
- 【請求項１】 液晶表示のフレーム周波数を規定するク
ロック信号を発生するフレーム周波数発生回路と、 前記フレーム周波数発生回路から出力されるクロック信
号により動作する時分割制御回路と、 予め格納されたデータを前記時分割制御回路により選択
的に液晶表示用出力として出力する液晶表示用RAM と、 前記フレーム周波数発生回路が発生したクロック信号と
前記液晶表示用RAM の選択された出力とを入力とするEX
OR回路と、 前記EXOR回路の出力を外部へ出力する液晶表示用のバッ
ファとを備えた液晶表示装置において、 前記フレーム周波数発生回路から出力されるクロック信
号をテスト時に無効にするテスト用制御回路を備えたこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159297A JPH064044A (ja) | 1992-06-18 | 1992-06-18 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159297A JPH064044A (ja) | 1992-06-18 | 1992-06-18 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064044A true JPH064044A (ja) | 1994-01-14 |
Family
ID=15690722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159297A Pending JPH064044A (ja) | 1992-06-18 | 1992-06-18 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064044A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19512012A1 (de) * | 1995-03-31 | 1996-10-02 | Brose Fahrzeugteile | Verstellbare quer geteilte Rückenlehne für einen Fahrzeugsitz |
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| KR20030032244A (ko) * | 2001-10-17 | 2003-04-26 | 비오이 하이디스 테크놀로지 주식회사 | 타이밍 컨트롤러의 데이타 마스킹 및 테스트 패턴 발생회로 |
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-
1992
- 1992-06-18 JP JP4159297A patent/JPH064044A/ja active Pending
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