JPH0638319B2 - 可変段数シフトレジスタ - Google Patents
可変段数シフトレジスタInfo
- Publication number
- JPH0638319B2 JPH0638319B2 JP60285576A JP28557685A JPH0638319B2 JP H0638319 B2 JPH0638319 B2 JP H0638319B2 JP 60285576 A JP60285576 A JP 60285576A JP 28557685 A JP28557685 A JP 28557685A JP H0638319 B2 JPH0638319 B2 JP H0638319B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- data
- shift register
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Input (AREA)
- Image Processing (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、空間積和演算等の局所近傍画像処理を実行す
る局所並列型の画像処理プロセツサにおいて、局所近傍
画像を切り出すシフトレジスタに係り、特に時分割処理
に適した可変段数シフトレジスタに関する。
る局所並列型の画像処理プロセツサにおいて、局所近傍
画像を切り出すシフトレジスタに係り、特に時分割処理
に適した可変段数シフトレジスタに関する。
デイジタル計算機を用いて画像処理を行う場合、通常、
画像データは、ラスタ走査と呼ばれる走査方式−主走査
方向が左から右、副走査方向が上から下の走査方式−に
より走査される。このため、空間積和演算などの局所近
傍演算を高速に実行する場合は、第2図のような回路を
用いて、局所画像を切り出す。
画像データは、ラスタ走査と呼ばれる走査方式−主走査
方向が左から右、副走査方向が上から下の走査方式−に
より走査される。このため、空間積和演算などの局所近
傍演算を高速に実行する場合は、第2図のような回路を
用いて、局所画像を切り出す。
第2図において、入力画像1はラスタ走査により走査さ
れる。走査された画像データは、シフトレジスタ11と
ラインバツフア2に入力される。ラインバツフア2は、
画像データを入力画像1の1ラインを走査する時間だけ
遅延させる。ラインバツフア2の出力は、シフトレジス
タ21とラインバツフア3に入力される。ラインバツフ
ア3は、ラインバツフア2と同様に、画像データを入力
画像1の1ラインを走査する時間だけ遅延させて、シフ
トレジスタ31に出力する。シフトレジスタ11,2
1,31内の画像データは、それぞれシフトレジスタ1
2,22,32へ、さらにシフトレジスタ13,23,
33へ順次転送される。この結果、9個のシフトレジス
タには隣接する3×3個の画素データが切り出される。
このようにして切り出された画素データと同数の演算回
路を用いることにより、これらの画素データを同時に演
算することができ、局所近傍画像演算の高速化を実現で
きる。
れる。走査された画像データは、シフトレジスタ11と
ラインバツフア2に入力される。ラインバツフア2は、
画像データを入力画像1の1ラインを走査する時間だけ
遅延させる。ラインバツフア2の出力は、シフトレジス
タ21とラインバツフア3に入力される。ラインバツフ
ア3は、ラインバツフア2と同様に、画像データを入力
画像1の1ラインを走査する時間だけ遅延させて、シフ
トレジスタ31に出力する。シフトレジスタ11,2
1,31内の画像データは、それぞれシフトレジスタ1
2,22,32へ、さらにシフトレジスタ13,23,
33へ順次転送される。この結果、9個のシフトレジス
タには隣接する3×3個の画素データが切り出される。
このようにして切り出された画素データと同数の演算回
路を用いることにより、これらの画素データを同時に演
算することができ、局所近傍画像演算の高速化を実現で
きる。
しかし、上記の方法によれば、局所近傍画像を形成する
画素データと同数の演算回路が必要となるため、ハード
ウエア量が大きくなる。これに対し、ハードウエア量を
小さくしたい場合や、同じハードウエア量でさらに大き
な局所近傍画像を処理したい場合がある。このような場
合には時分割に演算回路を使用し、部分的に並列演算す
る構成とする必要がある。
画素データと同数の演算回路が必要となるため、ハード
ウエア量が大きくなる。これに対し、ハードウエア量を
小さくしたい場合や、同じハードウエア量でさらに大き
な局所近傍画像を処理したい場合がある。このような場
合には時分割に演算回路を使用し、部分的に並列演算す
る構成とする必要がある。
特公昭56-35219では、時分割に演算した結果をため込ん
で記憶するシフトレジスタを設けることにより、積和演
算の時分割処理を実現している。しかし、この方法で
は、実現できる機能が積和演算に限られている。また、
この方法では、局所近傍画像を切り出すシフトレジスタ
がないため、局所近傍画像を保持できない。このため、
局所近傍画像とその中央の画素との演算を実現するよう
な場合には、回路が複雑になつてしまう。多くの局所近
傍画像演算を実現するためには、局所近傍画像を保持す
るシフトレジスタが必要となる。
で記憶するシフトレジスタを設けることにより、積和演
算の時分割処理を実現している。しかし、この方法で
は、実現できる機能が積和演算に限られている。また、
この方法では、局所近傍画像を切り出すシフトレジスタ
がないため、局所近傍画像を保持できない。このため、
局所近傍画像とその中央の画素との演算を実現するよう
な場合には、回路が複雑になつてしまう。多くの局所近
傍画像演算を実現するためには、局所近傍画像を保持す
るシフトレジスタが必要となる。
特開昭59-146366では、第3図に示すように、可変段数
のシフトレジスタ41,42,43を直列接続した構成
が記載され、ステイツク走査−主走査方向が上から下、
副走査方向が左から右、副々走査方向が上から下の走査
方式−により入力画像1を走査することにより、局所近
傍演算の時分割処理を実現している。この方式では、ハ
ードウエア構成を非常に簡単にできる。しかし、ステイ
ツク走査は、繰返し同じ画像データを走査することにな
り、データのアクセス回数が多くなつてしまうという問
題がある。さらにステイツク走査は、主走査方向が上か
ら下であるため、メモリをアクセスする場合、メモリの
構造上、主走査方向が左から右のラスタ走査に比べ、ア
クセス速度が遅く、高速化に限界がある。
のシフトレジスタ41,42,43を直列接続した構成
が記載され、ステイツク走査−主走査方向が上から下、
副走査方向が左から右、副々走査方向が上から下の走査
方式−により入力画像1を走査することにより、局所近
傍演算の時分割処理を実現している。この方式では、ハ
ードウエア構成を非常に簡単にできる。しかし、ステイ
ツク走査は、繰返し同じ画像データを走査することにな
り、データのアクセス回数が多くなつてしまうという問
題がある。さらにステイツク走査は、主走査方向が上か
ら下であるため、メモリをアクセスする場合、メモリの
構造上、主走査方向が左から右のラスタ走査に比べ、ア
クセス速度が遅く、高速化に限界がある。
前記特公昭56-35219では時分割処理が可能であるが、シ
フトレジスタを演算装置の後段に設けているので、時分
割演算の処理が積和演算に限定されてしまうという問題
点を有していた。
フトレジスタを演算装置の後段に設けているので、時分
割演算の処理が積和演算に限定されてしまうという問題
点を有していた。
更に、特開昭59-146366号では、可変段数のシフトレジ
スタ構成であるがステイツク走査という特殊な走査法を
用いて時分割処理を実現したため、ラスタ走査に比べて
メモリのアクセス速度がどうしても遅くなり、ラスタ走
査を用いた時分割処理について配慮がなされていなかつ
た。
スタ構成であるがステイツク走査という特殊な走査法を
用いて時分割処理を実現したため、ラスタ走査に比べて
メモリのアクセス速度がどうしても遅くなり、ラスタ走
査を用いた時分割処理について配慮がなされていなかつ
た。
本発明の目的は、高速走査可能なラスタ走査により走査
された画像データから、局所近傍画像を形成する画素デ
ータを切り出し、時分割に演算回路に供給し、局所近傍
画像演算の部分的な並列演算を可能とする可変段数シフ
トレジスタを提供することにある。
された画像データから、局所近傍画像を形成する画素デ
ータを切り出し、時分割に演算回路に供給し、局所近傍
画像演算の部分的な並列演算を可能とする可変段数シフ
トレジスタを提供することにある。
上記目的を達成するための本発明の特徴は、入力された
m行×n列(m、nは、2以上の整数)の外部データを
保持するために、n段のデータ遅延を行なうm個のシフ
トレジスタと、該シフトレジスタの各段の出力を選択出
力するセレクタを備え、 m×nクロック毎に1回、外部データを入力して1段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、m×nクロック毎に1回、上記
1段のシフト動作をする間に、第1段目のm個のデータ
から第n段目のm個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことである。
m行×n列(m、nは、2以上の整数)の外部データを
保持するために、n段のデータ遅延を行なうm個のシフ
トレジスタと、該シフトレジスタの各段の出力を選択出
力するセレクタを備え、 m×nクロック毎に1回、外部データを入力して1段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、m×nクロック毎に1回、上記
1段のシフト動作をする間に、第1段目のm個のデータ
から第n段目のm個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことである。
局所近傍画像を形成する画素データを切り出す可変段数
シフトレジスタにおいて、可変段数シフトレジスタへ画
素データを入力、シフトする操作を、クロック信号に対
して間欠的に行うよう制御するシフト操作制御手段を設
けたことにより、1つの局所近傍画像を時分割処理する
間、これらの画素データは可変段数シフトレジスタ内に
保持される。
シフトレジスタにおいて、可変段数シフトレジスタへ画
素データを入力、シフトする操作を、クロック信号に対
して間欠的に行うよう制御するシフト操作制御手段を設
けたことにより、1つの局所近傍画像を時分割処理する
間、これらの画素データは可変段数シフトレジスタ内に
保持される。
また、可変段数シフトレジスタの出力を選択するセレク
タの選択制御信号をクロック毎に切り換える出力選択制
御手段を設けたことにより、可変段数シフトレジスタ内
に保持された画素データを時分割に演算回路に供給でき
る。
タの選択制御信号をクロック毎に切り換える出力選択制
御手段を設けたことにより、可変段数シフトレジスタ内
に保持された画素データを時分割に演算回路に供給でき
る。
以下、本発明の実施例を図面を用いて説明する。
第4図は、ラスタ走査により走査される入力画像1に対
し、3回の時分割処理により3×3の局所近傍画像演算
を実行し、出力画像4を算出する画像処理プロセツサ5
の構成を示す。
し、3回の時分割処理により3×3の局所近傍画像演算
を実行し、出力画像4を算出する画像処理プロセツサ5
の構成を示す。
ラスタ走査された入力画像1は、3マシンサイクルに1
画素ずつ可変段数シフトレジスタ(VSR)10およびラ
インバツフア2に入力される。ラインバツフア2は、画
像データを入力画像1の1ラインを走査する時間だけ遅
延させる。ラインバツフア2の出力は、VSR20とラ
インバツフア3に入力される。ラインバツフア3は、ラ
インバツフア2と同様に、画像データを入力画像1の1
ラインを走査する時間だけ遅延させと、VSR30に出
力する。VSR10,20,30は、3マシンサイクル
に一度画素データを入力するとともにシフトを行う。こ
のとき、出力画像4の1つの画素データを算出するのに
必要な9個の局所近傍画像データが、VSR10,2
0,30の内部に3マシンサイクルの間保持されること
になる。
画素ずつ可変段数シフトレジスタ(VSR)10およびラ
インバツフア2に入力される。ラインバツフア2は、画
像データを入力画像1の1ラインを走査する時間だけ遅
延させる。ラインバツフア2の出力は、VSR20とラ
インバツフア3に入力される。ラインバツフア3は、ラ
インバツフア2と同様に、画像データを入力画像1の1
ラインを走査する時間だけ遅延させと、VSR30に出
力する。VSR10,20,30は、3マシンサイクル
に一度画素データを入力するとともにシフトを行う。こ
のとき、出力画像4の1つの画素データを算出するのに
必要な9個の局所近傍画像データが、VSR10,2
0,30の内部に3マシンサイクルの間保持されること
になる。
VSR10,20,30に保持された局所近傍画像デー
タは、3マシンサイクルの間に時分割に読出され、それ
ぞれ演算回路(PE)15,25,35に入力される。
PE15,25,35では、それぞれ、VSR10,2
0,30から供給される画素データと、対応する係数メ
モリ(M)14,24,34から供給される荷重係数と
の積が計算され、その演算結果がALU40で統合され
る。このようにして、1つの局所近傍画像を形成する画
素データの演算結果は、ALU40から3回に分けて出
力され、ALU45およびレジスタ46により3マシン
サイクルの間に結合され、出力画像4として画像処理プ
ロセツサ5から出力される。また、コントロールロジツ
ク47は、画像処理プロセツサ5のタイミング制御、フ
アンクシヨン設定等を行う。
タは、3マシンサイクルの間に時分割に読出され、それ
ぞれ演算回路(PE)15,25,35に入力される。
PE15,25,35では、それぞれ、VSR10,2
0,30から供給される画素データと、対応する係数メ
モリ(M)14,24,34から供給される荷重係数と
の積が計算され、その演算結果がALU40で統合され
る。このようにして、1つの局所近傍画像を形成する画
素データの演算結果は、ALU40から3回に分けて出
力され、ALU45およびレジスタ46により3マシン
サイクルの間に結合され、出力画像4として画像処理プ
ロセツサ5から出力される。また、コントロールロジツ
ク47は、画像処理プロセツサ5のタイミング制御、フ
アンクシヨン設定等を行う。
第1図に、VSR10の詳細を示す。本実施例では、V
SR10は、シフト操作を行なう読出し信号制御部1
8、出力選択制御部19、可変段数シフトレジスタセル
(vsr)100からなる。入力画像1からラスタ走査
された画素データは、8ビツトのデータとして入力デー
タ線1007からvsr100に入力される。また、vsr
100の出力は、出力データ線1008を介してPE15に
入力される。vsr100は、1マシンサイクルの間
に、データの読出し、書込みを行うことにより、データ
の入力、シフトを実行する。本実施例では、vsr10
0は、クロックに同期した書込み可能信号φ11001と、
読出し信号制御部18から出力される読出し可能信号φ
2′1006により、データの書込み、読出しを実行する。
また、出力選選択制御部19から出力される出力選択信
号1015は、vsr100内に埋込まれた、セレクタを構
成するクロックトゲート1500に入力される。出力選択信
号1015がHighとなつたvsr100内のデータが、セレ
クタの出力として出力データ線1008に出力される。
SR10は、シフト操作を行なう読出し信号制御部1
8、出力選択制御部19、可変段数シフトレジスタセル
(vsr)100からなる。入力画像1からラスタ走査
された画素データは、8ビツトのデータとして入力デー
タ線1007からvsr100に入力される。また、vsr
100の出力は、出力データ線1008を介してPE15に
入力される。vsr100は、1マシンサイクルの間
に、データの読出し、書込みを行うことにより、データ
の入力、シフトを実行する。本実施例では、vsr10
0は、クロックに同期した書込み可能信号φ11001と、
読出し信号制御部18から出力される読出し可能信号φ
2′1006により、データの書込み、読出しを実行する。
また、出力選選択制御部19から出力される出力選択信
号1015は、vsr100内に埋込まれた、セレクタを構
成するクロックトゲート1500に入力される。出力選択信
号1015がHighとなつたvsr100内のデータが、セレ
クタの出力として出力データ線1008に出力される。
読出し信号制御部18は、クロックに同期した読出し可
能信号1002を入力とし、間欠的にHighとなる読出し可能
信号1006を出力する。第1図では、シフト操作を行なう
読出し信号制御部18は、4bitダウンカウンタ10
4、ハーフレジスタ(HR)102、遅延回路101か
らなる。
能信号1002を入力とし、間欠的にHighとなる読出し可能
信号1006を出力する。第1図では、シフト操作を行なう
読出し信号制御部18は、4bitダウンカウンタ10
4、ハーフレジスタ(HR)102、遅延回路101か
らなる。
4bitダウンカウンタ104は、クロック毎にカウン
トダウンするカウンタである。リセツト信号1000がHigh
になるか、カウンタ出力1004がゼロになつたとき、ロー
ド信号1024がHighになり、その次のマシンサイクルで4
bitデータMSKTMS1014が、4bitダウンカウンタ1
04にロードされる。HR102および遅延回路101
は、ロード信号1024がHighとなつた次のマシンサイクル
で読出し可能信号1006がHighとなるように、ロード信号
1024を半マシンサイクル遅らせた読出し制御信号1005を
生成する。
トダウンするカウンタである。リセツト信号1000がHigh
になるか、カウンタ出力1004がゼロになつたとき、ロー
ド信号1024がHighになり、その次のマシンサイクルで4
bitデータMSKTMS1014が、4bitダウンカウンタ1
04にロードされる。HR102および遅延回路101
は、ロード信号1024がHighとなつた次のマシンサイクル
で読出し可能信号1006がHighとなるように、ロード信号
1024を半マシンサイクル遅らせた読出し制御信号1005を
生成する。
出力選択制御部19は、3bitアツプカウンタ103
およびデコーダ1015からなり、出力選択信号1015を、1
マシンサイクル毎に切り換える。3bitアツプカウン
タは、クロツク毎にカウントアツプするカウンタであ
る。リセツト信号1000がHighになるか、カウンタ出力10
03が3bitデータTWSと一致したときリセツト信号
1023がHighとなり、その次のマシンサイクルで3bit
アツプカウンタ103がリセツトされる。3bitアツ
プカウンタ103の出力1003は、デコーダ105により
デコードされ、出力選択信号1015となる。尚、シフトレ
ジスタの段数はTMS信号により可変とすることがで
き、TMSを所定値に設定すると段数は(TMS+1)
となる。
およびデコーダ1015からなり、出力選択信号1015を、1
マシンサイクル毎に切り換える。3bitアツプカウン
タは、クロツク毎にカウントアツプするカウンタであ
る。リセツト信号1000がHighになるか、カウンタ出力10
03が3bitデータTWSと一致したときリセツト信号
1023がHighとなり、その次のマシンサイクルで3bit
アツプカウンタ103がリセツトされる。3bitアツ
プカウンタ103の出力1003は、デコーダ105により
デコードされ、出力選択信号1015となる。尚、シフトレ
ジスタの段数はTMS信号により可変とすることがで
き、TMSを所定値に設定すると段数は(TMS+1)
となる。
第5図は、1bit1段のvsr100の詳細を示す、
vsr100は、1マシンサイクルの前半にvsr10
0内のデータを出力線1011に読出し、後半に入力線1010
からのデータをvsr100内に書込むことにより、デー
タのシフトを実行する。入力線1010は、初段のvsr1
00では入力データ線1007と接続され、初段以外のvs
r100では前段のvsr100の出力線1011と接続され
る。vsr100内のデータは、出力選択信号1015がHi
ghとなつたとき、出力データ線1008に出力される。
vsr100は、1マシンサイクルの前半にvsr10
0内のデータを出力線1011に読出し、後半に入力線1010
からのデータをvsr100内に書込むことにより、デー
タのシフトを実行する。入力線1010は、初段のvsr1
00では入力データ線1007と接続され、初段以外のvs
r100では前段のvsr100の出力線1011と接続され
る。vsr100内のデータは、出力選択信号1015がHi
ghとなつたとき、出力データ線1008に出力される。
第6図は、MSKTMS=5,TMS=2としたときのVSR
10の動作を、第7図はそのタイミングチヤートを示
す。VSR10は、(MSKTMS+1)マシンサイクルに一
度データを入力、シフトし、(TMS+1)マシンサイ
クルでVSR10内のデータを順次出力する。第6図の
場合、6マシンサイクルに一度データが入力、シフトさ
れ、3マシンサイクルの間にVSR10内のデータが順
次出力される。
10の動作を、第7図はそのタイミングチヤートを示
す。VSR10は、(MSKTMS+1)マシンサイクルに一
度データを入力、シフトし、(TMS+1)マシンサイ
クルでVSR10内のデータを順次出力する。第6図の
場合、6マシンサイクルに一度データが入力、シフトさ
れ、3マシンサイクルの間にVSR10内のデータが順
次出力される。
第6図,第7図の,……は、それぞれ第1,……,
第9のマシンサイクルを示している。第1のマシンサイ
クルは、VSR10にデータA,Bが格納されており、
データCが入力データ線1007に到達している状態を示
す。このとき、リセツト信号1000をHighにすると、第2
のマシンサイクルで4bitダウンカウンタ,3bit
アツプカウンタがそれぞれ初期状態になる。さらに、第
1のマシンサイクルから第2のマシンサイクルにかけ
て、読出し制御信号(RDEN)1005がHighとなるた
め、第2のマシンサイクルにおいて読出し可能信号
φ2′がHighとなる。その結果、第1のマシンサイクル
から第2のマシンサイクルにかけて、データCがVSR
10に入力されるとともに、データA,Bがそれぞれ右
へ1段シフトされることになる。
第9のマシンサイクルを示している。第1のマシンサイ
クルは、VSR10にデータA,Bが格納されており、
データCが入力データ線1007に到達している状態を示
す。このとき、リセツト信号1000をHighにすると、第2
のマシンサイクルで4bitダウンカウンタ,3bit
アツプカウンタがそれぞれ初期状態になる。さらに、第
1のマシンサイクルから第2のマシンサイクルにかけ
て、読出し制御信号(RDEN)1005がHighとなるた
め、第2のマシンサイクルにおいて読出し可能信号
φ2′がHighとなる。その結果、第1のマシンサイクル
から第2のマシンサイクルにかけて、データCがVSR
10に入力されるとともに、データA,Bがそれぞれ右
へ1段シフトされることになる。
一方、第2のマシンサイクルから、第7のマシンサイク
ルの間、3bitアツプカウンタ103が0,1,2,
0,1,2とカウントを続ける。この結果、出力データ
線1008に、VSR10内のデータA,B,Cが、C,
B,A,C,B,Aの順に出力される。
ルの間、3bitアツプカウンタ103が0,1,2,
0,1,2とカウントを続ける。この結果、出力データ
線1008に、VSR10内のデータA,B,Cが、C,
B,A,C,B,Aの順に出力される。
第7のマシンサイクルでは、次の画素データDが、入力
データ線1007に到達する。このとき、4bitダウンカ
ウンタ104が0を出力し、第7のマシンサイクルから
第8のマシンサイクルにかけてRDEN1005がHighとな
り、第1,第2のマシンサイクルと同様に、第7のマシ
ンサイクルから第8のマシンサイクルにかけて、データ
DがVSR10に入力されるとともに、データB,Cが
右へ1段シフトされ、データAが捨てられる。以後、第
8のマシンサイクルから6マシンサイクルの間データ
B,C,Dが保持され、第2から第7のマシンサイクル
と同様に、VSR10内のデータB,C,Dが、D,
C,B,D,C,Bの順に順次読出される。
データ線1007に到達する。このとき、4bitダウンカ
ウンタ104が0を出力し、第7のマシンサイクルから
第8のマシンサイクルにかけてRDEN1005がHighとな
り、第1,第2のマシンサイクルと同様に、第7のマシ
ンサイクルから第8のマシンサイクルにかけて、データ
DがVSR10に入力されるとともに、データB,Cが
右へ1段シフトされ、データAが捨てられる。以後、第
8のマシンサイクルから6マシンサイクルの間データ
B,C,Dが保持され、第2から第7のマシンサイクル
と同様に、VSR10内のデータB,C,Dが、D,
C,B,D,C,Bの順に順次読出される。
本実施例によれば、間欠的に入力される。ラスタ走査さ
れた入力画像1から、局所近傍画像を切り出して可変段
数シフトレジスタに保持することができる。また、保持
された局所近傍画像データを、時分割に順次演算回路に
供給することができる。
れた入力画像1から、局所近傍画像を切り出して可変段
数シフトレジスタに保持することができる。また、保持
された局所近傍画像データを、時分割に順次演算回路に
供給することができる。
第8図に他の実施例を示す。第8図はVSR10の別の
構成を示す。ここでは、VSR10は、シフト操作を行
なう書込み信号制御部28、出力選択制御部19、可変
段数シフトレジスタセル(vsr)100からなる。本
実施例では、vsr100は、書込み信号制御部28か
ら出力される書込み可能信号φ1′1106と、クロックに
同期した読出し可能信号φ21002により、データの書込
み、読出しを実行する。
構成を示す。ここでは、VSR10は、シフト操作を行
なう書込み信号制御部28、出力選択制御部19、可変
段数シフトレジスタセル(vsr)100からなる。本
実施例では、vsr100は、書込み信号制御部28か
ら出力される書込み可能信号φ1′1106と、クロックに
同期した読出し可能信号φ21002により、データの書込
み、読出しを実行する。
書込み信号制御部28は、第1図に示した読出し信号制
御部18に対応しており、シフト操作を行なうものでク
ロックに同期した書込み可能信号1001を入力とし、間欠
的にHighとなる書込み可能信号1106を出力する。第8図
では、書込み信号制御部28は、4bitダウンカウン
タ104からなる。ここでは、4bitダウンカウンタ
104のロード信号1024を、そのまま書込み制御信号と
して用いる。
御部18に対応しており、シフト操作を行なうものでク
ロックに同期した書込み可能信号1001を入力とし、間欠
的にHighとなる書込み可能信号1106を出力する。第8図
では、書込み信号制御部28は、4bitダウンカウン
タ104からなる。ここでは、4bitダウンカウンタ
104のロード信号1024を、そのまま書込み制御信号と
して用いる。
第9図に、本実施例において、MSKTMS=5,TMS=2
としたときの、VSR10のタイミングチヤートを示
す。VSR10の動作は、第6図に示した前記実施例と
同じである。第9図では、第1および第7のマシンサイ
クルにおいて、4bitダウンカウンタ104のロード
信号1024がHighとなり、書込み可能信号φ1′がHighに
なる。この結果、第1のマシンサイクルから第2のマシ
ンサイクルにかけて、データCがVSR10に入力され
るとともに、データA,Bがそれぞれ右へ1段シフトさ
れる。また、第7のマシンサイクルから第8のマシンサ
イクルにかけて、データDがVSR10に入力され、デ
ータB,Cがそれぞれ右へ1段シフトされる。
としたときの、VSR10のタイミングチヤートを示
す。VSR10の動作は、第6図に示した前記実施例と
同じである。第9図では、第1および第7のマシンサイ
クルにおいて、4bitダウンカウンタ104のロード
信号1024がHighとなり、書込み可能信号φ1′がHighに
なる。この結果、第1のマシンサイクルから第2のマシ
ンサイクルにかけて、データCがVSR10に入力され
るとともに、データA,Bがそれぞれ右へ1段シフトさ
れる。また、第7のマシンサイクルから第8のマシンサ
イクルにかけて、データDがVSR10に入力され、デ
ータB,Cがそれぞれ右へ1段シフトされる。
本実施例によれば、前記実施例と同じ効果を、前記実施
例に比べ少ないハードウエア量で実現できる。
例に比べ少ないハードウエア量で実現できる。
第10図に、さらに他の実施例を示す。ここでは、VS
R10は、シフト操作を行なう書込み制御部28、出力
選択制御部29、可変段数シフトレジスタセル(vs
r)100からなる。
R10は、シフト操作を行なう書込み制御部28、出力
選択制御部29、可変段数シフトレジスタセル(vs
r)100からなる。
本実施例における出力選択制御部29は、3bitアツ
プカウンタ103、RAM203、デコーダ105から
なる。3bitアツプカウンタ103のカウンタ出力線
1003は、RAM203のアドレス線となり、カウンタ出
力線1003により指定されたアドレスの内容がRAM出力
線2003から出力され、デコーダ105に入り、出力選択
信号1015に変換され、vsr100に供給される。
プカウンタ103、RAM203、デコーダ105から
なる。3bitアツプカウンタ103のカウンタ出力線
1003は、RAM203のアドレス線となり、カウンタ出
力線1003により指定されたアドレスの内容がRAM出力
線2003から出力され、デコーダ105に入り、出力選択
信号1015に変換され、vsr100に供給される。
RAM203のアドレス0,1,2に、それぞれ0,
2,4をあらかじめ記憶させた場合の、VSR10の動
作を第11図に、タイムチヤートを第12図に示す。第
11図,第12図では、MSKTMS,TMSは、それぞれ
5,2である。
2,4をあらかじめ記憶させた場合の、VSR10の動
作を第11図に、タイムチヤートを第12図に示す。第
11図,第12図では、MSKTMS,TMSは、それぞれ
5,2である。
第1のマシンサイクルから第2のマシンサイクルにかけ
てデータの入力およびシフトが実行された後、第2のマ
シンサイクルから第7のマシンサイクルまで、クロック
毎にRAM出力2003により指定されるvsr100の内
容A,C,Eが、E,C,A,E,C,Aの順に読出さ
れる。第7のマシンサイクルから第8のマシンサイクル
にかけてデータのシフト、入力が実行された後は、第8
のマシンサイクル以降、RAM出力2003により、vsr
100の内容B,D,Fが、F,D,B,F,D,Bの
順に読出されることになる。
てデータの入力およびシフトが実行された後、第2のマ
シンサイクルから第7のマシンサイクルまで、クロック
毎にRAM出力2003により指定されるvsr100の内
容A,C,Eが、E,C,A,E,C,Aの順に読出さ
れる。第7のマシンサイクルから第8のマシンサイクル
にかけてデータのシフト、入力が実行された後は、第8
のマシンサイクル以降、RAM出力2003により、vsr
100の内容B,D,Fが、F,D,B,F,D,Bの
順に読出されることになる。
本実施例によれば、RAMにあらかじめデータを設定し
ておくことにより、可変段数シフトレジスタ内の任意の
データを、任意の順序で読出すことが可能となり、飛び
飛びの局所近傍画像の時分割処理を効率良く実現できる
効果がある。
ておくことにより、可変段数シフトレジスタ内の任意の
データを、任意の順序で読出すことが可能となり、飛び
飛びの局所近傍画像の時分割処理を効率良く実現できる
効果がある。
尚、今まで述べた実施例は画像データを処理する場合に
ついて述べたが、本発明は一般に積和演算を行なうもの
について広く適用可能である。
ついて述べたが、本発明は一般に積和演算を行なうもの
について広く適用可能である。
上記のように、本発明の可変段数シフトレジスタによれ
ば、高速走査可能なラスタ走査により走査された入力画
像から、局所近傍画像データを切り出し、該局所近傍画
像データを時分割に演算回路に供給できるので、局所近
傍画像演算を少ないハードウエア量で高速に実現できる
効果がある。
ば、高速走査可能なラスタ走査により走査された入力画
像から、局所近傍画像データを切り出し、該局所近傍画
像データを時分割に演算回路に供給できるので、局所近
傍画像演算を少ないハードウエア量で高速に実現できる
効果がある。
第1図は本発明の一実胞例にかかる可変段数シフトレジ
スタの構成を示す図、第2図,第3図は局所近傍画像演
算の演算方法を示す図、第4図は画像処理プロセツサの
全体構成図、第5図は可変段数シフトレジスタ(vs
r)を示す図、第6図は一実施例にかかる可変段数のシ
フトレジスタの動作説明図、第7図は第6図のタイミン
グチヤート、第8図は他の実施例にかかる可変段数シフ
トレジスタを示す図、第9図は他の実施例のタイムチヤ
ート、第10図は他の実施例にかかる可変段数シフトレ
ジスタを示す図、第11図は他の実施例にかかる動作説
明図、第12図は第11図のタイミングチヤートであ
る。 1……入力画像、2,3……ラインバツフア、4……出
力画像、5……画像処理プロセツサ、10,20,30
……可変段数シフトレジスタ、18……読出し信号制御
部、19……出力選択制御部、28……書込み信号制御
部、100……可変段数シフトレジスタセル(vs
r)。
スタの構成を示す図、第2図,第3図は局所近傍画像演
算の演算方法を示す図、第4図は画像処理プロセツサの
全体構成図、第5図は可変段数シフトレジスタ(vs
r)を示す図、第6図は一実施例にかかる可変段数のシ
フトレジスタの動作説明図、第7図は第6図のタイミン
グチヤート、第8図は他の実施例にかかる可変段数シフ
トレジスタを示す図、第9図は他の実施例のタイムチヤ
ート、第10図は他の実施例にかかる可変段数シフトレ
ジスタを示す図、第11図は他の実施例にかかる動作説
明図、第12図は第11図のタイミングチヤートであ
る。 1……入力画像、2,3……ラインバツフア、4……出
力画像、5……画像処理プロセツサ、10,20,30
……可変段数シフトレジスタ、18……読出し信号制御
部、19……出力選択制御部、28……書込み信号制御
部、100……可変段数シフトレジスタセル(vs
r)。
フロントページの続き (72)発明者 浅田 和佳 茨城県日立市大みか町5丁目2番1号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭58−124325(JP,A)
Claims (7)
- 【請求項1】入力されたm行×n列(m、nは、2以上
の整数)の外部データを保持するために、n段のデータ
遅延を行なうm個のシフトレジスタと、該シフトレジス
タの各段の出力を選択出力するセレクタを備え、 m×nクロック毎に1回、外部データを入力して1段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、m×nクロック毎に1回、上記
1段のシフト動作をする間に、第1段目のm個のデータ
から第n段目のm個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことを特徴とする可変段数シフトレジ
スタ。 - 【請求項2】特許請求の範囲第1項において、前記シフ
ト操作制御手段を、前記シフトレジスタの各段のデータ
のシフト出力を可能とする読出し可能信号の制御を行
い、かつ該読出し可能信号をクロック信号に対して間欠
的に発生させる読出し信号制御手段としたことを特徴と
する可変段数シフトレジスタ。 - 【請求項3】特許請求の範囲第2項において、前記読出
し信号制御手段を、クロック毎にカウントを実行し、あ
らかじめ設定された間隔で初期状態となるカウンタと、
該カウンタの出力が、一定の条件を満たすとき該読出し
可能信号を発生させる読出し信号発生回路により構成す
ることを特徴とした可変段数シフトレジスタ。 - 【請求項4】特許請求の範囲第1項において、前記シフ
ト操作制御手段を、前記シフトレジスタの各段のデータ
のシフト入力を可能とする書込み可能信号の制御を行
い、該書込み可能信号をクロツク信号に対して間欠的に
発生させる書込み信号制御手段とした可変段数シフトレ
ジスタ。 - 【請求項5】特許請求の範囲第4項において、前記書込
み信号制御手段を、クロック毎にカウントを実行し、あ
らかじめ設定された間隔で初期状態となるカウンタと、
該カウンタの出力が、一定の条件を満たすとき該書込み
可能信号を発生させる書込み信号発生回路により構成す
ることを特徴とした可変段数シフトレジスタ。 - 【請求項6】特許請求の範囲第4項において、前記出力
選択制御手段を、クロック毎にカウントを実行し、あら
かじめ設定された間隔で初期状態となるカウンタと、該
カウンタの出力をデコードし、該セレクタの出力選択制
御信号を発生するデコードにより構成することを特徴と
した可変段数シフトレジスタ。 - 【請求項7】特許請求の範囲第1項において、前記出力
選択制御手段を、クロック毎にカウントを実行し、あら
かじめ設定された間隔で初期状態となるカウンタと、該
カウンタの出力をアドレスとする情報記憶手段と、該情
報記憶手段からの出力をデコードし、該セレクタの出力
選択制御信号を発生するデコードにより構成することを
特徴とする可変段数シフトレジスタ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60285576A JPH0638319B2 (ja) | 1985-12-20 | 1985-12-20 | 可変段数シフトレジスタ |
CA000500718A CA1249376A (en) | 1985-02-01 | 1986-01-30 | Parallel image processor |
DE19863686822 DE3686822T2 (de) | 1985-02-01 | 1986-01-31 | Parallel- bildverarbeitungsgeraet. |
EP19860101338 EP0189943B1 (en) | 1985-02-01 | 1986-01-31 | Parallel image processor |
US07/963,675 US5274717A (en) | 1985-02-01 | 1992-10-20 | Parallel image processor for performing local neighboring image processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60285576A JPH0638319B2 (ja) | 1985-12-20 | 1985-12-20 | 可変段数シフトレジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62145599A JPS62145599A (ja) | 1987-06-29 |
JPH0638319B2 true JPH0638319B2 (ja) | 1994-05-18 |
Family
ID=17693342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60285576A Expired - Lifetime JPH0638319B2 (ja) | 1985-02-01 | 1985-12-20 | 可変段数シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0638319B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112992248A (zh) * | 2021-03-12 | 2021-06-18 | 西安交通大学深圳研究院 | 一种基于fifo的可变长循环移位寄存器的pe计算单元结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
-
1985
- 1985-12-20 JP JP60285576A patent/JPH0638319B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62145599A (ja) | 1987-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4937774A (en) | East image processing accelerator for real time image processing applications | |
US4646257A (en) | Digital multiplication circuit for use in a microprocessor | |
US4791677A (en) | Image signal processor | |
JPS6231472A (ja) | ビツト処理回路 | |
US4845767A (en) | Image signal processor | |
US5206834A (en) | Semiconductor memory device performing last in-first out operation and the method for controlling the same | |
CA1249376A (en) | Parallel image processor | |
JPH0638319B2 (ja) | 可変段数シフトレジスタ | |
US4829585A (en) | Electronic image processing circuit | |
US5274717A (en) | Parallel image processor for performing local neighboring image processing | |
JP2501101B2 (ja) | 画像メモリ | |
JP2002269067A (ja) | 行列演算装置 | |
US6195463B1 (en) | Multiresolution image processing and storage on a single chip | |
KR970009453B1 (ko) | 문자윤곽 표시장치 및 그 방법 | |
JPH07107706B2 (ja) | 遅延段数の可変なラインバツフア | |
JPH05150949A (ja) | デイジタル乗算実行方法および装置 | |
JP2664420B2 (ja) | 画像処理装置および画像処理装置用バッファリング装置 | |
JPH0523013Y2 (ja) | ||
JPH06333043A (ja) | ヒストグラムデータ作成方式及び回路 | |
JPH0624008B2 (ja) | 並列画像処理プロセツサ | |
JPH06324935A (ja) | アドレス発生器およびアドレス発生システム | |
US5887137A (en) | Data processing apparatus having a sorting unit to provide sorted data to a processor | |
US5812829A (en) | Image display control system and memory control capable of freely forming display images in various desired display modes | |
SU1481896A1 (ru) | Преобразователь двоичного кода в унитарный код | |
JPH08305819A (ja) | 2次元直交変換演算装置 |