JPH0637736A - Synchronization following device - Google Patents
Synchronization following deviceInfo
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- JPH0637736A JPH0637736A JP4188510A JP18851092A JPH0637736A JP H0637736 A JPH0637736 A JP H0637736A JP 4188510 A JP4188510 A JP 4188510A JP 18851092 A JP18851092 A JP 18851092A JP H0637736 A JPH0637736 A JP H0637736A
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- JP
- Japan
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- phase
- noise sequence
- output
- multiplier
- pseudo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スペクトル拡散（Ｓ
Ｓ）方式における同期保持装置に関するものである。BACKGROUND OF THE INVENTION The present invention relates to spread spectrum (S
The present invention relates to a synchronization holding device in the S) method.
【０００２】[0002]
【従来の技術】近年、スペクトル拡散（ＳＳ）方式は、
そのランダム多元接続性、秘話性、耐干渉性のために、
軍用通信だけでなく公共通信やパーソナル通信にも利用
されるようになってきた。その中でも、ＳＳ技術の中心
である同期保持装置の研究開発が活発に行われるように
なってきた。特に、直接拡散（ＤＳ）方式の同期保持方
式の代表例であるＤＬＬ（遅延ロックループ）の研究開
発がとりわけ著しい。2. Description of the Related Art In recent years, spread spectrum (SS) systems have
Because of its random multiple connectivity, confidentiality and anti-interference,
It has come to be used not only for military communication but also for public communication and personal communication. Among them, research and development of a synchronization holding device, which is the center of SS technology, has been actively conducted. In particular, research and development of a DLL (Delay Locked Loop), which is a typical example of the direct diffusion (DS) system synchronization holding system, is particularly remarkable.
【０００３】以下、図面を参照しながら従来の同期保持
装置について説明を行う。図５は従来の同期保持装置の
一般的なブロック図である。図５において、１はベース
バンド信号とPunctual擬似雑音系列とを１／２チップず
つ乗算する第１の乗算器、２はベースバンド信号とPunc
tual擬似雑音系列より１／２チップだけ進んでいる位相
のEarly 擬似雑音系列とを１／２チップずつ乗算する第
２の乗算器、３はベースバンド信号とPunctual擬似雑音
系列より１／２チップだけ遅れている位相のLate擬似雑
音系列とを１／２チップずつ乗算する第３の乗算器、13
はEarly 擬似雑音系列側の進相積分器、14はLate擬似雑
音系列側の遅相積分器、15は進相積分器13出力と遅相積
分器14出力を減算し位相差信号を出力する減算器、７は
前記位相差信号を入力し位相制御信号を出力する位相制
御信号器、８は前記位相制御器７により位相制御され
て、乗算器２、３に供給するEarly およびLate擬似雑音
系列を発生する擬似雑音系列発生器、９は乗算器２に供
給されるEarly 擬似雑音系列を１／２チップ遅延し、乗
算器１でベースバンド信号に乗算するPunctual擬似雑音
系列を作成するＴC ／２（１／２チップ）遅延器、10は
乗算器１で乗算された信号を積分し、かつ同期保持状態
でベースバンド信号を逆拡散した情報信号を出力するス
ライディング相関部積分器である。11は一般に同期捕捉
方式として良く用いられるスライディング相関器の一部
を示すスライディング相関部であり、12は一般に同期保
持方式として良く用いられるＤＬＬ（遅延ロックルー
プ）部である。ここでチップとは情報信号の単位である
ビットに対する擬似雑音系列の単位である。A conventional synchronization holding device will be described below with reference to the drawings. FIG. 5 is a general block diagram of a conventional synchronization holding device. In FIG. 5, 1 is a first multiplier that multiplies the baseband signal and the Punctual pseudo noise sequence by 1/2 chip, and 2 is the baseband signal and Punc.
The second multiplier 3 that multiplies the Early pseudo noise sequence having a phase that is advanced by 1/2 chip from the tual pseudo noise sequence by 1/2 chip, and 3 is only 1/2 chip from the baseband signal and the Punctual pseudo noise sequence. A third multiplier for multiplying the Late pseudo noise sequence having the delayed phase by 1/2 chip, 13
Is an early integrator on the side of the early pseudo noise series, 14 is a late integrator on the side of the Late pseudo noise series, 15 is a subtractor that subtracts the output of the advanced phase integrator 13 and the output of the delayed phase integrator 14 and outputs the phase difference signal. 7 is a phase control signal device that receives the phase difference signal and outputs a phase control signal. 8 is a phase control signal that is phase-controlled by the phase controller 7 and that supplies Early and Late pseudo-noise sequences to the multipliers 2 and 3. A pseudo-noise sequence generator 9 that generates a Punctual pseudo-noise sequence that delays the Early pseudo-noise sequence supplied to the multiplier 2 by 1/2 chip and multiplies the baseband signal by the multiplier 1 T C / 2 A (1/2 chip) delay device, 10 is a sliding correlator integrator that integrates the signal multiplied by the multiplier 1 and outputs an information signal obtained by despreading the baseband signal in the synchronous holding state. Reference numeral 11 is a sliding correlator that generally shows a part of a sliding correlator that is often used as a synchronization acquisition method, and 12 is a DLL (delay lock loop) section that is commonly used as a synchronization holding method. Here, a chip is a unit of a pseudo noise sequence for a bit which is a unit of an information signal.
【０００４】このように構成された従来の同期保持装置
において、以下その動作を説明する。従来の同期保持装
置では、ＤＬＬ部12において、乗算器２でベースバンド
信号と受信機側のPunctual擬似雑音系列より１／２チッ
プだけ進んでいる位相のEarly 擬似雑音系列との１／２
チップ毎の乗算を行い、進相積分器13でベースバンド信
号とEarly 擬似雑音系列との積分値（進相積分値；擬似
雑音系列１周期分）を出力する。同時に、乗算器３でベ
ースバンド信号と受信機側のPunctual擬似雑音系列より
１／２チップだけ遅れている位相のLate擬似雑音系列と
の１／２チップ毎の乗算を行い、遅相積分器14でベース
バンド信号とLate擬似雑音系列との積分値（遅相積分
値；擬似雑音系列１周期分）を出力する。そして、減算
器15で進相積分値と遅相積分値とを逆相加算することに
より位相比較を行って位相差信号を発生し、この位相差
信号により位相制御器７で位相制御信号を発生させ、擬
似雑音系列発生器８の位相制御を行う。また、スライデ
ィング送関部11において、乗算器１でベースバンド信号
とＴC ／２遅延器９によりEarly 擬似雑音系列の位相を
ＴC ／２（１／２チップ）遅らせた受信機側のPunctual
擬似雑音系列との１／２チップ毎の乗算を行い、スライ
ディング相関部積分器10で同期保持の際にベースバンド
信号を逆拡散した情報信号を出力する。The operation of the conventional synchronization holding device having such a configuration will be described below. In the conventional synchronization holding device, in the DLL unit 12, the multiplier 2 halves the baseband signal and the Pseudo-pseudo-noise sequence of the receiver side by 1/2 chip
The chip-by-chip multiplication is performed, and the phase integrator 13 outputs the integrated value of the baseband signal and the Early pseudo noise sequence (advance integration value; one period of the pseudo noise sequence). At the same time, the multiplier 3 multiplies the baseband signal and the Late pseudo-noise sequence having a phase delayed by 1/2 chip from the Punctual pseudo-noise sequence on the receiver side for each 1/2 chip, and the delay integrator 14 Outputs the integrated value of the baseband signal and the Late pseudo-noise sequence (lag-phase integrated value; one period of pseudo-noise sequence). Then, the subtractor 15 adds the advanced phase integrated value and the delayed phase integrated value in opposite phase to perform phase comparison to generate a phase difference signal, and the phase controller 7 generates a phase control signal by the phase difference signal. Then, the phase control of the pseudo noise sequence generator 8 is performed. Also, in the sliding transmission unit 11, the receiver-side Punctual in which the multiplier 1 delays the phase of the early pseudo noise sequence by T C / 2 delay unit 9 by T C / 2 (1/2 chip)
The pseudo-noise sequence is multiplied by 1/2 chip, and the sliding correlator integrator 10 despreads the baseband signal when the synchronization is held and outputs the information signal.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記し
た従来の同期保持装置のＤＬＬ部12の相関部では、進相
データａｉと進相データｂｉをそれぞれ進相積分器13と
遅相積分器14で積分してΣａｉ，Σｂｉを得、減算器15
で逆相加算してΣａｉ−Σｂｉ＝Σ（ａｉ−ｂｉ）を出
力していた。このとき、減算器15出力は（１）式のよう
になり、ａｉ＝ｂｉの場合の積分が無駄となって効率的
ではなかった。さらに積分器は２つ必要となり、小型
化、ローコスト化に問題があった。However, in the correlation section of the DLL section 12 of the above-mentioned conventional synchronization holding device, the phase advance data ai and the phase advance data bi are respectively supplied to the phase advance integrator 13 and the phase delay integrator 14. Integrate to obtain Σai and Σbi, and subtracter 15
Then, the reverse phase addition is performed and Σai-Σbi = Σ (ai-bi) is output. At this time, the output of the subtracter 15 is as shown in the equation (1), and the integration in the case of ai = bi is wasted, which is not efficient. Further, two integrators are required, which causes problems in downsizing and cost reduction.
【０００６】[0006]
【数１】 [Equation 1]
【０００７】本発明は上記問題を解決するものでａｉ＝
ｂｉの場合を積分せずに効率的に同様の結果を得るよう
に同期保持装置のＤＬＬ部の相関部を構成し、かつ従来
の同期保持装置のＤＬＬ部の相関部では２つの積分器で
構成していたものを、１つのアップ／ダウンカウンタで
構成することにより、効率的でかつ小型化、ローコスト
化が可能な同期保持装置を提供することを目的としてい
る。The present invention solves the above problems by ai =
The correlator of the DLL unit of the synchronous holding device is configured so that the same result can be efficiently obtained without integrating the case of bi, and the correlator of the DLL unit of the conventional synchronous holding device is configured by two integrators. It is an object of the present invention to provide a synchronous holding device that is efficient and can be downsized and made low in cost by configuring what has been done by one up / down counter.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の同期保持装置は従来２つの積分器で構成さ
れていた同期保持装置のＤＬＬ部の相関部を、１つの積
分器であるアップ／ダウンカウンタで構成したものであ
る。すなわち、ベースバンド信号とPunctual擬似雑音系
列より１／２チップだけ進んでいる位相のEarly 擬似雑
音系列とを１／２チップずつ第２の乗算器で乗算して進
相データａｉを出力し、ベースバンド信号とPunctual擬
似雑音系列より１／２チップだけ遅れている位相のLate
擬似雑音系列とを１／２チップずつ第３の乗算器で乗導
して遅相データｂｉを出力し、進相データａｉと遅相デ
ータｂｉを加算器で加算し、この加算器出力を進相デー
タまたは遅相データをアップ／ダウン制御信号としてア
ップ／ダウンカウンタでアップ／ダウンカウントするこ
とにより、進相データａｉと遅相データｂｉを減算器で
逆相加算してａｉ−ｂｉを出力しａｉ≠ｂｉの場合での
みａｉ−ｂｉを積分する積分器のようにこのアップダウ
ンカウンタを動作させ、さらに、アップ／ダウンカウン
タ出力のカウント値と逆拡散された情報信号を乗算した
位相差信号から得た位相制御信号により擬似雑音系列発
生器を位相制御し、それぞれの擬似雑音系列を得るよう
にしたものである。In order to achieve the above object, the synchronization holding device of the present invention uses a single integrator for the correlation part of the DLL part of the synchronization holding device, which is conventionally composed of two integrators. It is composed of a certain up / down counter. That is, the baseband signal and the Early pseudo-noise sequence having a phase that is ahead of the Punctual pseudo-noise sequence by 1/2 chip are multiplied by 1/2 chip in the second multiplier to output the advance data ai, Late of the phase that is delayed by 1/2 chip from the band signal and the Punctual pseudo noise sequence
The pseudo noise sequence is multiplied by 1/2 chip by the third multiplier to output the delayed phase data bi, the advanced phase data ai and the delayed phase data bi are added by the adder, and the output of this adder is advanced. The up / down counter counts up / down the phase data or the lag data as an up / down control signal, so that the phase advance data ai and the phase lag data bi are added in reverse phase by the subtractor to output ai-bi. This up-down counter is operated like an integrator that integrates ai-bi only when ai ≠ bi, and further, from the phase difference signal obtained by multiplying the count value of the up / down counter output by the despread information signal. The pseudo-noise sequence generator is phase-controlled by the obtained phase control signal to obtain each pseudo-noise sequence.
【０００９】[0009]
【作用】本発明は上記した構成により、従来の同期保持
装置のＤＬＬ部の相関部では非効率的な積分がなされて
いたのに対し、本発明の同期保持装置のＤＬＬ部の相関
部では効率的な積分が実現できる。さらに、従来の同期
保持装置のＤＬＬ部の相関部では２つの積分器が必要で
あったのに対し、本発明の同期保持装置のＤＬＬ部の相
関部では１つのアップ／ダウンカウンタで構成できる。
その結果、同期保持装置を小型化、ローコスト化するこ
とができる。According to the present invention, due to the above-described structure, inefficient integration is performed in the correlation unit of the DLL unit of the conventional synchronization holding device, whereas efficiency is increased in the correlation unit of the DLL unit of the synchronization holding device of the present invention. Integration can be realized. Further, while the correlator of the DLL unit of the conventional sync holding device requires two integrators, the correlator of the DLL unit of the sync holding device of the present invention can be configured by one up / down counter.
As a result, it is possible to reduce the size and cost of the synchronization holding device.
【００１０】[0010]
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例の同期保
持装置を示すブロック図である。図１において、１は２
値化されたベースバンド信号とPunctual擬似雑音系列と
を１／２チップずつ乗算する第１の乗算器、２は２値化
されたベースバンド信号とPunctual擬似雑音系列より１
／２チップだけ進んでいる位相のEarly 擬似雑音系列と
を１／２チップずつ乗算する第２の乗算器、３は２値化
されたベースバンド信号とPunctual擬似雑音系列より１
／２チップだけ遅れている位相のLate擬似雑音系列とを
１／２チップずつ乗算する第３の乗算器である。５は乗
算器２出力の進相データａｉと乗算器３出力の遅相デー
タｂｉを加算する加算器、６は乗算器３の進相データｂ
ｉをアップ／ダウン制御信号として加算器５出力をアッ
プ／ダウンカウントするアップ／ダウンカウンタであ
る。４はスライディング相関部積分器10の出力とアップ
ダウンカウンタ６の出力とから位相差信号を出力する第
４の乗算器であり、スライディング相関部積分器10は従
来のものと同様に乗算器１出力を積分しかつ同期保持状
態でベースバンド信号を逆拡散した情報信号を出力す
る。７は乗算器４出力の位相差信号が入力される位相制
御器、８は位相制御器７出力の位相制御信号が入力され
てEarly およびLate擬似雑音系列を発生する擬似雑音系
列発生器、９はEarly 擬似雑音系列を１／２チップ遅延
させてPunctual擬似雑音系列を作成するＴC ／２（１／
２チップ）遅延器である。11は一般に同期捕捉方式とし
て良く用いられるスライディング相関器の一部を構成す
るスライディング相関部を示し、12は一般に同期保持方
式として良く用いられるＤＬＬ部を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a synchronization holding device according to an embodiment of the present invention. In FIG. 1, 1 is 2
A first multiplier for multiplying the binarized baseband signal and the Punctual pseudo noise sequence by 1/2 chip, 2 is 1 from the binarized baseband signal and the Punctual pseudo noise sequence
The second multiplier that multiplies an Early pseudo-noise sequence with a phase that is advanced by / 2 chips by 1/2 chip, and 3 is 1 from the binarized baseband signal and the Punctual pseudo-noise sequence.
It is a third multiplier that multiplies the Late pseudo noise sequence having a phase delayed by / 2 chips by 1/2 chip at a time. Reference numeral 5 is an adder for adding the advanced phase data ai output from the multiplier 2 and the delayed phase data bi output from the multiplier 3, and 6 is the advanced phase data b output from the multiplier 3.
It is an up / down counter that counts up / down the output of the adder 5 using i as an up / down control signal. Reference numeral 4 denotes a fourth multiplier that outputs a phase difference signal from the output of the sliding correlator integrator 10 and the output of the up / down counter 6, and the sliding correlator integrator 10 outputs the multiplier 1 as in the conventional one. Is integrated, and an information signal obtained by despreading the baseband signal in a synchronous holding state is output. 7 is a phase controller to which the phase difference signal of the output of the multiplier 4 is input, 8 is a pseudo noise sequence generator that receives the phase control signal of the output of the phase controller 7 and generates Early and Late pseudo noise sequences, and 9 is Early Pseudo-noise sequence delayed by 1/2 chip to create Punctual Pseudo-noise sequence T C / 2 (1 /
(2 chips) delay device. Reference numeral 11 denotes a sliding correlator which constitutes a part of a sliding correlator generally used as a synchronization acquisition method, and 12 denotes a DLL section which is generally used as a synchronization holding method.
【００１１】このように構成された同期保持装置につい
て、以下その動作を説明する。ここでは、例として７チ
ップ長の擬似雑音系列を考える。スライディング相関部
11において、乗算器１で２値化されたベースバンド信号
と受信機側のPunctual擬似雑音系列との１／２チップ毎
の乗算を行い、スライディング相関部積分器10で同期保
持の際に２値化されたベースバンド信号を逆拡散した情
報信号を出力する。ここで、スライディング相関部積分
器10をアップカウンタにより構成すると、そのカウント
値の最大値は１／２チップ単位で考えると、（７チッ
プ）＊２＝14となる。そこで、カウント値が８以上のと
き逆拡散された情報信号は１、７以下のとき逆拡散され
た情報信号は０と判断することにする。The operation of the synchronization holding device configured as described above will be described below. Here, consider a pseudo-noise sequence having a length of 7 chips as an example. Sliding correlation part
In 11, the multiplication of the baseband signal binarized by the multiplier 1 and the receiver-side Punctual pseudo noise sequence is performed for each 1/2 chip, and the sliding correlation part integrator 10 binarizes when the synchronization is maintained. An information signal obtained by despreading the converted baseband signal is output. Here, when the sliding correlator integrator 10 is composed of an up counter, the maximum value of the count value is (7 chips) * 2 = 14 in the unit of 1/2 chip. Therefore, when the count value is 8 or more, the despread information signal is determined to be 1, and when the count value is 7 or less, the despread information signal is determined to be 0.
【００１２】ＤＬＬ部12において、乗算器２で２値化さ
れたベースバンド信号と受信機側のPunctual擬似雑音系
列より１／２チップだけ進んでいる位相のEarly 擬似雑
音系列との１／２チップ毎の乗算を行って進相データを
出力し、同時に乗算器３で２値化されたベースバンド信
号と受信機側のPunctual擬似雑音系列より１／２チップ
だけ遅れている位相のLate擬似雑音系列との１／２チッ
プ毎の乗算を行って遅相データを出力する。[0012] In the DLL unit 12, 1/2 chips of the baseband signal binarized by the multiplier 2 and the Early pseudo noise sequence having a phase that is ahead of the Punctual pseudo noise sequence on the receiver side by 1/2 chip. It outputs the phase advance data after each multiplication, and at the same time, the Late pseudo noise sequence of the phase which is delayed by 1/2 chip from the baseband signal binarized by the multiplier 3 and the Punctual pseudo noise sequence on the receiver side. And ½ chips are multiplied and the delayed data is output.
【００１３】ここで、ＤＬＬ部12の相関部（図１の２、
３、５、６）を考える。従来の同期保持装置のＤＬＬ部
の相関部（図２の２、３、13、14、15）は、進相データ
ａｉと遅相データｂｉをそれぞれ進相積分器13と遅相積
分器14で積分し、この積分値Σａｉ，Σｂｉを減算器15
で逆相加算してΣａｉ−Σｂｉ＝Σ（ａｉ−ｂｉ）を出
力していたが、（１）式のようになり、進相積分器13と
遅相積分器14はａｉ＝ｂｉの場合も積分しているため、
効率的でなかった。Here, the correlation section of the DLL section 12 (2 in FIG. 1,
Consider 3, 5, 6). The correlation unit (2, 3, 13, 14, 15 in FIG. 2) of the DLL unit of the conventional synchronization holding device outputs the advanced phase data ai and the delayed phase data bi by the advanced phase integrator 13 and the delayed phase integrator 14, respectively. The integration is performed, and the integrated values Σai and Σbi are subtracted by the subtractor 15
However, Σai-Σbi = Σ (ai-bi) was output by performing the reverse phase addition, but the equation (1) is obtained, and the advance integrator 13 and the lag integrator 14 also operate in the case of ai = bi. Since we are integrating
It wasn't efficient.
【００１４】しかし、本実施例ではａｉ＝ｂｉの場合を
積分せずに効率的に同様の結果を得るように同期保持装
置のＤＬＬ部の相関部を構成している。すなわち、加算
器５で遅相データと進相データを加算し、その出力をア
ップ／ダウンカウンタ６のクロックとして用いる。さら
に、遅相データをアップ／ダウンカウンタ６のアップ／
ダウン制御信号として用いる。その結果、アップダウン
カウンタ６の出力と、スライディング相関部積分器10出
力の逆拡散された情報信号を乗算器４で乗算することに
より、位相差信号が得られる。この位相差信号により位
相制御器７で位相制御信号を発生させ、擬似雑音系列発
生器８の位相制御を行う。また、ＴC ／２遅延器９はEa
rly 擬似雑音系列の位相をＴC ／２（１／２チップ）遅
らせる。ここで、アップダウン制御信号として、遅相デ
ータの代りに進相データを使用することも可能である。However, in this embodiment, the correlation part of the DLL part of the synchronization holding device is constructed so as to efficiently obtain the same result without integrating the case of ai = bi. That is, the adder 5 adds the delayed phase data and the advanced phase data, and uses the output as the clock of the up / down counter 6. In addition, the lag data is up / down counter 6 up / down
Used as a down control signal. As a result, the phase difference signal is obtained by multiplying the output of the up / down counter 6 and the despread information signal of the output of the sliding correlation unit integrator 10 by the multiplier 4. The phase control signal is generated by the phase controller 7 by this phase difference signal, and the phase control of the pseudo noise sequence generator 8 is performed. Also, T C / 2 delay device 9 is Ea
rly Delay the phase of the pseudo noise sequence by T C / 2 (1/2 chip). Here, as the up / down control signal, it is also possible to use the advanced phase data instead of the delayed phase data.
【００１５】図２は同期保持状態におけるＤＬＬ部12の
動作説明図である。以下の説明では図２に沿って説明す
る。まず、（ａ，２値化されたベースバンド信号）と
（ｂ，Punctual擬似雑音系列）を乗算器１で１／２チッ
プ毎に乗算すると、（ｃ，乗算器１出力）となる。した
がって、スライディング相関部積分器10のアップカウン
タ出力のカウント値は、受信した情報信号が１のとき1
4、受信した情報信号が０のとき０となり、逆拡散され
た情報信号は（ｄ，スライディング相関部積分器10出力
の逆拡散された情報信号）となる。（ａ，２値化された
ベースバンド信号）と（ｅ，Early 擬似雑音系列）を乗
算器２で１／２チップ毎２乗算すると、（ｆ，乗算器２
出力の進相データ）となる。（ａ，２値化されたベース
バンド信号）と（ｇ，Late擬似雑音系列）を乗算器３で
１／２チップ毎に乗算すると、（ｈ，乗算器３出力の遅
相データ）となる。（ｆ，乗算器２出力の進相データ）
と（ｈ，乗算器３出力の遅相データ）を加算器５で１／
２チップ毎に加算すると、（ｉ，加算器５出力）とな
る。（ｈ，乗算器３出力の遅相データ）をアップ／ダウ
ン制御信号（ｉ，加算器５出力）をクロックとしてアッ
プ／ダウンカウンタ６に入力すると、アップ／ダウンカ
ウンタ６は（ｊ，アップ／ダウンカウンタ６のカウン
ト）のように動作する。擬似雑音系列１周期毎にアップ
／ダウンカウンタ６をクリアすると、クリア直前のアッ
プ／ダウンカウンタ６のカウント値は０となり、その値
は（ｋ，アップ／ダウンカウンタ６の出力）となる。こ
の場合、位相差信号は０となり、擬似雑音系列発生器８
の位相制御を行う必要はない。FIG. 2 is a diagram for explaining the operation of the DLL section 12 in the synchronous holding state. The following description will be given with reference to FIG. First, (a, binarized baseband signal) and (b, Punctual pseudo noise sequence) are multiplied by ½ chip in the multiplier 1 to obtain (c, output of multiplier 1). Therefore, the count value of the up counter output of the sliding correlation part integrator 10 is 1 when the received information signal is 1.
4. When the received information signal is 0, it becomes 0, and the despread information signal becomes (d, the despread information signal output from the sliding correlator integrator 10). When (a, binarized baseband signal) and (e, Early pseudo-noise sequence) are multiplied by ½ chip by 2 in the multiplier 2, (f, multiplier 2
Output phase advance data). Multiplying (a, the binarized baseband signal) and (g, Late pseudo noise sequence) by the multiplier 3 for each 1/2 chip results in (h, delayed phase data output from the multiplier 3). (F, leading data of multiplier 2 output)
And (h, delayed phase data of the output of multiplier 3) are added to 1 /
Adding every two chips gives (i, adder 5 output). When (h, delayed phase data output from the multiplier 3) is input to the up / down counter 6 using the up / down control signal (i, output from the adder 5) as a clock, the up / down counter 6 outputs (j, up / down). It operates like the (counter 6 count). When the up / down counter 6 is cleared every one cycle of the pseudo noise series, the count value of the up / down counter 6 immediately before clearing becomes 0, and the value becomes (k, output of the up / down counter 6). In this case, the phase difference signal becomes 0, and the pseudo noise sequence generator 8
It is not necessary to control the phase of.
【００１６】図３は（ａ，２値化されたベースバンド信
号）が（ｂ，Punctual擬似雑音系列）より１／２チップ
だけ進んでいる状態のＤＬＬ部12の動作説明図である。
以下の説明では図３に沿って説明する。まず、（ａ，２
値化されたベースバンド信号）と（ｂ，Punctual擬似雑
音系列）を乗算器１で１／２チップ毎に乗算すると、
（ｃ，乗算器１出力）となる。したがって、スライディ
ング相関部積分器10のアップカウンタ出力のカウント値
は、受信した情報信号が１のとき９、受信した情報信号
が０のとき５となり、逆拡散された情報信号は（ｄ，ス
ライディング相関部積分器10出力の逆拡散された情報信
号）となる。（ａ，２値化されたベースバンド信号）と
（ｅ，Early 擬似雑音系列）を乗算器２で１／２チップ
毎に乗算すると（ｆ，乗算器２出力の進相データ）とな
る。（ａ，２値化されたベースバンド信号）と（ｇ，La
te擬似雑音系列）を乗算器３で１／２チップ毎に乗算す
ると、（ｈ，乗算器３出力の遅相データ）となる。
（ｆ，乗算器２出力の進相データ）と（ｈ，乗算器３出
力の遅相データ）を加算器５で１／２チップ毎に加算す
ると、（ｉ，加算器５出力）となる。（ｈ，乗算器３出
力の遅相データ）をアップ／ダウン制御信号、（ｉ，加
算器５出力）をクロックとしてアップ／ダウンカウンタ
６に入力すると、アップ／ダウンカウンタ６は（ｊ，ア
ップ／ダウンカウンタ６のカウント）のように動作す
る。擬似雑音系列１周期毎にアップ／ダウンカウンタ６
をクリアすると、クリア直前のアップ／ダウンカウンタ
６のカウント値は、逆拡散された情報信号が１のとき８
アップカウント、逆拡散された情報信号が０のとき８ダ
ウンカウントとなり、その値は（ｋ，アップ／ダウンカ
ウンタ６の出力）となる。そして、（ｋ，アップ／ダウ
ンカウンタ６の出力）と逆拡散された情報信号を乗算器
４で乗算すると、乗算器４出力は逆拡散された情報信号
によらず８アップカウントの位相差信号となる。位相制
御器７で、入力がアップカウントの場合位相を遅らす方
向の位相制御信号、ダウンカウントの場合位相を進める
方向の位相制御信号を出力するとすると、擬似雑音系列
発生器８出力の擬似雑音系列の位相は次第に遅れ、図２
のような同期保持状態に収束する。FIG. 3 is a diagram for explaining the operation of the DLL section 12 in the state where (a, the binarized baseband signal) is ahead of (b, the Punctual pseudo noise sequence) by 1/2 chip.
The following description will be given with reference to FIG. First, (a, 2
When the binarized baseband signal) and (b, Punctual pseudo-noise sequence) are multiplied by 1/2 in the multiplier 1,
(C, output of multiplier 1). Therefore, the count value of the up-counter output of the sliding correlator integrator 10 is 9 when the received information signal is 1 and 5 when the received information signal is 0, and the despread information signal is (d, sliding correlation The despread information signal output from the partial integrator 10). Multiplying (a, binarized baseband signal) and (e, Early pseudo noise sequence) by the multiplier 2 for each 1/2 chip results in (f, phase-advancing data output from the multiplier 2). (A, binarized baseband signal) and (g, La
te pseudo noise sequence) is multiplied by the multiplier 3 for each 1/2 chip, resulting in (h, delayed phase data output from the multiplier 3).
When (f, the advanced phase data output from the multiplier 2) and (h, the delayed phase data output from the multiplier 3) are added by the adder 5 for each 1/2 chip, (i, output from the adder 5) is obtained. When (h, delayed phase data of multiplier 3 output) is input to the up / down counter 6 using the up / down control signal and (i, output of adder 5) as a clock, the up / down counter 6 receives (j, up / down). It operates like a down counter 6). Up / down counter 6 for each cycle of pseudo noise sequence
When is cleared, the count value of the up / down counter 6 immediately before clearing is 8 when the despread information signal is 1.
When the up-counted and despread information signal is 0, the count-down is 8 and the value is (k, output of the up / down counter 6). Then, when (k, output of the up / down counter 6) and the despread information signal are multiplied by the multiplier 4, the output of the multiplier 4 becomes a phase difference signal of 8 upcount regardless of the despread information signal. Become. When the phase controller 7 outputs a phase control signal in the direction of delaying the phase when the input is up-counting and a phase control signal in the direction of advancing the phase when the input is down-counting, the pseudo-noise sequence of the output of the pseudo-noise sequence generator 8 is output. The phase is gradually delayed, as shown in Figure 2.
It converges to a synchronous holding state like.
【００１７】図４は（ａ，２値化されたベースバンド信
号）が（ｂ，Punctual擬似雑音系列）より１／２チップ
だけ遅れている状態のＤＬＬ部12の動作説明図である。
以下の説明では図４に沿って説明する。ます、（ａ，２
値化されたベースバンド信号）と（ｂ，Punctual擬似雑
音系列）を乗算器１で１／２チップ毎に乗算すると、
（ｃ，乗算器１出力）となる。したがって、スライディ
ング相関部積分器10のアップダウンカウンタ出力のカウ
ント値は、受信した情報信号が１のとき９、受信した情
報信号が０のとき５となり、逆拡散された情報信号は
（ｄ，スライディング相関部積分器10出力の逆拡散され
た情報信号）となる。（ａ，２値化されたベースバンド
信号）と（ｅ，Early 擬似雑音系列）を乗算器２で１／
２チップ毎に乗算すると、（ｆ，乗算器２出力の進相デ
ータ）となる。（ａ，２値化されたベースバンド信号）
と（ｇ，Late擬似雑音系列）を乗算器３で１／２チップ
毎に乗算すると、（ｈ，乗算器３出力の遅相データ）と
なる。（ｆ，乗算器２出力の進相データ）と（ｈ，乗算
器３出力の遅相データ）を加算器５で１／２チップ毎に
加算すると、（ｉ，加算器５出力）となる。（ｈ，乗算
器３出力の遅相データ）をアップ／ダウン制御信号、
（ｉ，加算器５出力）をクロックとしてアップ／ダウン
カウンタ６に入力すると、アップ／ダウンカウンタ６は
（ｊ，アップ／ダウンカウンタ６のカウント）のように
動作する。擬似雑音系列１周期毎にアップ／ダウンカウ
ンタ６をクリアすると、クリア直前のアップ／ダウンカ
ウンタ６のカウンタ値は、逆拡散された情報信号が１の
とき８ダウンカウンタ、逆拡散された情報信号が０のと
き８アップカウントとなり、その値は（ｋ，アップ／ダ
ウンカウンタ６の出力）となる。そして、（ｋ，アップ
／ダウンカウンタ６の出力）と逆拡散された情報信号を
乗算器４で乗算すると、乗算器４出力は逆拡散された情
報信号によらず８ダウンカウントの位相差信号となる。
位相制御器７で、入力がアップカウントの場合位相を遅
らす方向の位相制御信号、ダウンカウントの場合位相を
進める方向の位相制御信号を出力するとすると、擬似雑
音系列発生器８出力の擬似雑音系列の位相は次第に進
み、図２のような同期保持状態に収束する。FIG. 4 is an operation explanatory diagram of the DLL unit 12 in the state where (a, the binarized baseband signal) is delayed by (1/2) chip from (b, Punctual pseudo noise sequence).
The following description will be given with reference to FIG. Masu, (a, 2
When the binarized baseband signal) and (b, Punctual pseudo-noise sequence) are multiplied by 1/2 in the multiplier 1,
(C, output of multiplier 1). Therefore, the count value of the up / down counter output of the sliding correlator integrator 10 is 9 when the received information signal is 1, and 5 when the received information signal is 0, and the despread information signal is (d, sliding The despread information signal output from the correlator integrator 10). (A, binarized baseband signal) and (e, Early pseudo noise sequence) are multiplied by 1 in the multiplier 2.
Multiplication every two chips yields (f, phase-advancing data output from the multiplier 2). (A, binarized baseband signal)
When (g, Late pseudo noise sequence) is multiplied by the multiplier 3 for each 1/2 chip, (h, delayed phase data of the output of the multiplier 3) is obtained. When (f, the advanced phase data output from the multiplier 2) and (h, the delayed phase data output from the multiplier 3) are added by the adder 5 for each 1/2 chip, (i, output from the adder 5) is obtained. (H, delayed phase data of multiplier 3 output) is an up / down control signal,
When (i, output of adder 5) is input to the up / down counter 6 as a clock, the up / down counter 6 operates as (j, count of up / down counter 6). When the up / down counter 6 is cleared every one cycle of the pseudo noise sequence, the counter value of the up / down counter 6 immediately before clearing is 8 down counter when the despread information signal is 1, and the despread information signal is When it is 0, the count is 8 up, and the value is (k, the output of the up / down counter 6). Then, when (k, output of the up / down counter 6) and the despread information signal are multiplied by the multiplier 4, the output of the multiplier 4 becomes an 8 downcount phase difference signal regardless of the despread information signal. Become.
When the phase controller 7 outputs a phase control signal in the direction of delaying the phase when the input is up-counting and a phase control signal in the direction of advancing the phase when the input is down-counting, the pseudo-noise sequence of the output of the pseudo-noise sequence generator 8 is output. The phase gradually advances and converges to the synchronization holding state as shown in FIG.
【００１８】[0018]
【発明の効果】以上のように本発明によれば、従来のＤ
ＬＬ部では２つの積分器で構成されていたものを、１つ
のアップダウンカウンタで効率的に構成することができ
る。その結果、同期保持装置を小型化、ローコスト化す
ることが可能な同期保持装置を提供することができる。As described above, according to the present invention, the conventional D
The LL unit can be efficiently configured by one up / down counter, which is configured by two integrators. As a result, it is possible to provide a synchronization holding device capable of reducing the size and cost of the synchronization holding device.
【図１】本発明の一実施例における同期保持装置の回路
構成を示すブロック図FIG. 1 is a block diagram showing a circuit configuration of a synchronization holding device according to an embodiment of the present invention.
【図２】本発明の一実施例の同期保持装置の動作を説明
する図FIG. 2 is a diagram for explaining the operation of the synchronization holding device according to the embodiment of the present invention.
【図３】本発明の一実施例の同期保持装置において２値
化されたベースバンド信号がPunctual擬似雑音系列より
１／２チップだけ進んでいる状態の動作を説明する図FIG. 3 is a diagram for explaining an operation in a state where the binarized baseband signal leads the Punctual pseudo noise sequence by 1/2 chip in the synchronization holding device according to the embodiment of the present invention.
【図４】本発明の一実施例の同期保持装置において２値
化されたベースバンド信号がPunctual擬似雑音系列より
１／２チップだけ遅れている状態の動作を説明する図FIG. 4 is a diagram illustrating an operation in a state where the binarized baseband signal is delayed by 1/2 chip from the Punctual pseudo noise sequence in the synchronization holding device according to the exemplary embodiment of the present invention.
【図５】従来の同期保持装置の回路構成を示すブロック
図FIG. 5 is a block diagram showing a circuit configuration of a conventional synchronization holding device.
１〜４ 第１〜第４の乗算器 ５ 加算器 ６ アップ／ダウンカウンタ ７ 位相制御器 ８ 擬似雑音系列発生器 ９ ＴC ／２遅延器 10 スライディング相関部積分器 11 スライディング相関部 12 ＤＬＬ部1-4 first to fourth multipliers 5 adder 6 up / down counter 7 phase controller 8 pseudonoise sequence generator 9 T C / 2 delay unit 10 sliding correlator integrator 11 sliding correlator 12 DLL unit
Claims (1)
装置であって、スライディング相関部に、ベースバンド
信号とPunctual擬似雑音系列とを乗算する第１の乗算器
と、この第１の乗算器で乗算された信号を積分し、かつ
同期保持状態で出力としてベースバンド信号を逆拡散し
た情報信号をもつスライディング相関部積分器とを設
け、ＤＬＬ（遅延ロックループ）部に、ベースバンド信
号とPunctual擬似雑音系列より１／２チップだけ進んで
いる位相のEarly 擬似雑音系列とを乗算し進相データを
出力する第２の乗算器と、ベースバンド信号と擬似雑音
系列より１／２チップだけ遅れている位相のLate擬似雑
音系列とを乗算し遅相データを出力する第３の乗算器
と、進相データと遅相データを加算しその加算された値
を出力する加算器と、加算器出力を進相データまたは遅
相データをアップ／ダウン制御信号としてアップ／ダウ
ンカウントしそのカウント値を出力するアップ／ダウン
カウンタと、アップダウンカウンタ出力のカウント値と
逆拡散された情報信号を乗算し位相差信号を出力する第
４の乗算器と、位相差信号を入力し位相制御信号を出力
する位相制御器と、位相制御信号により位相制御が可能
でEarlyおよびLate擬似雑音系列を発生する擬似雑音系
列発生器と、擬似雑音系列発生器出力からFunctual擬似
雑音系列を作成するＴC ／２遅延器とを設けた同期保持
装置。1. A spread spectrum (SS) system synchronization holding device, comprising: a first multiplier for multiplying a sliding correlation unit by a baseband signal and a Punctual pseudo-noise sequence; and the first multiplier. A sliding correlator integrator having an information signal obtained by integrating the multiplied signal and despreading the baseband signal as an output in a synchronous holding state is provided, and the DLL (delay lock loop) unit is provided with a baseband signal and a Punctual pseudo A second multiplier that outputs an advanced data by multiplying an Early pseudo-noise sequence having a phase that is ahead of the noise sequence by 1/2 chip, and is delayed by 1/2 chip from the baseband signal and the pseudo-noise sequence. A third multiplier that multiplies the Late pseudo noise sequence of the phase and outputs the delayed data, an adder that adds the advanced data and the delayed data and outputs the added value, and an adder output An up / down counter that counts up / down the advanced or delayed data as an up / down control signal and outputs the count value, and a phase difference obtained by multiplying the count value of the up / down counter output by the despread information signal. A fourth multiplier that outputs a signal, a phase controller that inputs a phase difference signal and outputs a phase control signal, and a pseudo noise sequence generation that can control the phase by the phase control signal and generate an Early and Late pseudo noise sequence And a T C / 2 delay device that creates a Functual pseudo noise sequence from the output of the pseudo noise sequence generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188510A JPH0637736A (en) | 1992-07-16 | 1992-07-16 | Synchronization following device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188510A JPH0637736A (en) | 1992-07-16 | 1992-07-16 | Synchronization following device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637736A true JPH0637736A (en) | 1994-02-10 |
Family
ID=16224987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4188510A Pending JPH0637736A (en) | 1992-07-16 | 1992-07-16 | Synchronization following device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637736A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000812A1 (en) * | 1988-07-08 | 1990-01-25 | Engelsberg Audrey C | Removal of surface contaminants by irradiation from a high-energy source |
| US6222834B1 (en) | 1997-05-07 | 2001-04-24 | Nec Corporation | Spread spectrum communication receiver |
-
1992
- 1992-07-16 JP JP4188510A patent/JPH0637736A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000812A1 (en) * | 1988-07-08 | 1990-01-25 | Engelsberg Audrey C | Removal of surface contaminants by irradiation from a high-energy source |
| US6222834B1 (en) | 1997-05-07 | 2001-04-24 | Nec Corporation | Spread spectrum communication receiver |
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