JPH0637315A - Manufacture of active matrix substrate - Google Patents
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- JPH0637315A JPH0637315A JP19250092A JP19250092A JPH0637315A JP H0637315 A JPH0637315 A JP H0637315A JP 19250092 A JP19250092 A JP 19250092A JP 19250092 A JP19250092 A JP 19250092A JP H0637315 A JPH0637315 A JP H0637315A
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- Thin Film Transistor (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、絵素電極がマトリクス
上に配設され、各絵素電極のそれぞれにスイッチング素
子が接続されている、液晶表示装置などを構成するアク
ティブマトリクス基板の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an active matrix substrate which constitutes a liquid crystal display device or the like in which picture element electrodes are arranged in a matrix and a switching element is connected to each picture element electrode. Regarding
【0002】[0002]
【従来の技術】アクティブマトリクス基板は、複数のソ
ースバスラインと、各ソースバスラインのそれぞれに直
交する複数のゲートバスラインと、両バスラインが交差
して形成される各領域内のそれぞれに設けられた絵素電
極とを有し、各絵素電極にはスイッチング素子としての
薄膜トランジスタ(Thin-Film-Transistor,以下TF
Tと略称する)が接続されている。図7は従来のTFT
の断面図である。2. Description of the Related Art An active matrix substrate is provided in each of a plurality of source bus lines, a plurality of gate bus lines orthogonal to each source bus line, and each region formed by intersecting both bus lines. And a thin film transistor (Thin-Film-Transistor, hereinafter TF) as a switching element.
(Abbreviated as T) is connected. Figure 7 shows a conventional TFT
FIG.
【0003】このTFTはガラスや石英などの透明絶縁
性基板81の上に形成されたシリコン薄膜82と、これ
を覆って基板の上全面にわたって形成されているゲート
絶縁膜83と、このゲート絶縁膜83の上に接して形成
されているゲートバスラインから分岐したゲート電極8
4とを有している。This TFT has a silicon thin film 82 formed on a transparent insulating substrate 81 such as glass or quartz, a gate insulating film 83 formed over the entire surface of the substrate to cover the silicon thin film 82, and this gate insulating film. A gate electrode 8 branched from a gate bus line formed in contact with 83
4 and.
【0004】ゲートバスラインおよびゲート電極84の
上には層間絶縁膜86が積層されており、この層間絶縁
膜86上にソースバスライン88’がゲートバスライン
とは直交して設けられている。An interlayer insulating film 86 is laminated on the gate bus line and the gate electrode 84, and a source bus line 88 'is provided on the interlayer insulating film 86 orthogonal to the gate bus line.
【0005】シリコン薄膜82の中央部における半導体
層85cは、ゲート絶縁膜83を挟んでゲート電極84
と対向している。The semiconductor layer 85c in the central portion of the silicon thin film 82 has a gate electrode 84 sandwiching the gate insulating film 83.
Is facing.
【0006】シリコン薄膜82の半導体層85cを除い
た両側の一方には層間絶縁膜86とゲート絶縁膜83を
貫通してソースバスライン88’から分岐したソース電
極88が接続され、他方には層間絶縁膜86とゲート絶
縁膜83を貫通してドレイン電極89が接続されてい
る。A source electrode 88 branched from a source bus line 88 'penetrating the interlayer insulating film 86 and the gate insulating film 83 is connected to one of both sides of the silicon thin film 82 excluding the semiconductor layer 85c, and the other is provided with an interlayer. A drain electrode 89 is connected through the insulating film 86 and the gate insulating film 83.
【0007】このドレイン電極89の、シリコン薄膜8
2と接続されている側とは反対側の端部には層間絶縁膜
86の上に接して形成されている絵素電極90が接続さ
れている。The silicon thin film 8 of the drain electrode 89
A pixel electrode 90 formed on and in contact with the interlayer insulating film 86 is connected to the end opposite to the side connected to 2.
【0008】[0008]
【発明が解決しようとする課題】TFTのゲート絶縁膜
および、ゲートバスラインとソースバスラインの間の層
間絶縁膜は熱酸化法、またはシラン系ガスを用いた熱C
VD法あるいはプラズマCVD法により形成されたSi
O2膜が使用される。熱酸化法ではSiを1000℃以上
の高温で熱酸化してSiO2の絶縁膜を形成する。このよ
うにして形成される絶縁膜は、膜質がち密であって、膜
中の欠陥密度が小さく、しかも膜中に不純物が殆ど存在
しないという特性を有する。これに対し、シラン系の材
料ガスを使用した熱CVD法では、絶縁膜の形成に際し
て膜質の向上を図るには、成膜温度を1000℃以上に
することにより、熱酸化法によって形成される絶縁膜の
品質と同様の品質を有する絶縁膜が得られる。しかし、
このような高温で成膜する場合には、耐熱性に劣る安価
な基板を用いると高熱によって基板が軟化する。このた
め、絶縁膜は基板の軟化点である600℃以下の低温に
て形成される。しかし、このような低温で形成される絶
縁膜は、熱酸化法によって形成される絶縁膜と比較し
て、膜のち密さに劣り、膜中の欠陥密度が大きく、さら
には不純物が存在するといった膜質の低いものが生成
し、結果として、絶縁耐圧の低下、リーク電流の増大、
半導体薄膜と絶縁膜との境界の界面準位密度の増加によ
るキャリアの散乱などを起こし、TFTの電気特性や信
頼性の低下をもたらす。The gate insulating film of the TFT and the interlayer insulating film between the gate bus line and the source bus line are formed by a thermal oxidation method or a thermal C using a silane-based gas.
Si formed by VD method or plasma CVD method
An O 2 film is used. In the thermal oxidation method, Si is thermally oxidized at a high temperature of 1000 ° C. or higher to form an SiO 2 insulating film. The insulating film thus formed has characteristics that the film quality is dense, the defect density in the film is small, and that impurities are hardly present in the film. On the other hand, in the thermal CVD method using a silane-based material gas, in order to improve the film quality in forming the insulating film, the film formation temperature is set to 1000 ° C. or higher, and the insulating film formed by the thermal oxidation method is used. An insulating film having a quality similar to that of the film is obtained. But,
When forming a film at such a high temperature, if an inexpensive substrate having poor heat resistance is used, the substrate is softened by high heat. Therefore, the insulating film is formed at a low temperature of 600 ° C. or lower which is the softening point of the substrate. However, the insulating film formed at such a low temperature is inferior to the insulating film formed by the thermal oxidation method in the denseness of the film, the defect density in the film is large, and further the impurities are present. A film with low film quality is generated, and as a result, the withstand voltage decreases, the leak current increases,
The increase in the interface state density at the boundary between the semiconductor thin film and the insulating film causes carrier scattering and the like, resulting in deterioration of the electrical characteristics and reliability of the TFT.
【0009】また、成膜温度が基板材料の軟化点以下の
温度であっても、その温度が600℃に近い場合には、
絶縁膜と基板との熱膨張率の差による残留応力のため
に、基板の反り、変形、絶縁膜のひび割れ等が生じ、こ
のような基板の欠陥がTFTの大きな欠陥となって現れ
る。このような基板の欠陥は、基板が大型化した場合
に、より顕著となるため、熱CVD法による絶縁膜の形
成方法では基板が大型化すると実施できなくなる。Even if the film forming temperature is lower than the softening point of the substrate material, if the temperature is close to 600 ° C.,
Residual stress due to the difference in the coefficient of thermal expansion between the insulating film and the substrate causes warping, deformation, cracking of the insulating film, and the like in the substrate, and such defects in the substrate appear as large defects in the TFT. Such a defect of the substrate becomes more remarkable when the size of the substrate is increased. Therefore, the method of forming the insulating film by the thermal CVD method cannot be performed when the size of the substrate is increased.
【0010】また、プラズマCVD法では、プラズマが
絶縁膜材料の分解および生成反応を促進し、600℃以
下の低温でも絶縁膜を形成できるため、熱CVD法によ
って形成される絶縁膜での欠陥はおおいに改善されるも
のの、減圧下で成膜するため、形成される絶縁膜は断差
被覆性に劣り、断差側壁部に形成される部分は薄く脆弱
な膜となる。Further, in the plasma CVD method, plasma accelerates the decomposition and generation reaction of the insulating film material, and the insulating film can be formed even at a low temperature of 600 ° C. or lower. Therefore, defects in the insulating film formed by the thermal CVD method are Although it is largely improved, since the film is formed under reduced pressure, the insulating film formed is inferior in the differential coverage and the portion formed on the differential sidewall becomes a thin and fragile film.
【0011】このように、いずれのCVD法によって
も、ゲート電極とTFTのソース部、あるいはゲート電
極とTFTのドレイン部の間の耐圧低下や電気的リーク
の増大といったTFTの不良をもたらす。As described above, any of the CVD methods causes a TFT defect such as a decrease in breakdown voltage or an increase in electrical leakage between the gate electrode and the source portion of the TFT or between the gate electrode and the drain portion of the TFT.
【0012】更に、CVD法では気相反応が支配的であ
るため、パーティクルが発生し易く、ピンホールが容易
に形成されるため、電気的リークが増大し、これもTF
Tの大きな欠陥につながっている。Further, since the vapor phase reaction is dominant in the CVD method, particles are likely to be generated and pinholes are easily formed, so that electrical leakage increases, which is also caused by TF.
It leads to a big defect of T.
【0013】ソースとゲートの間の層間絶縁膜をCVD
法によって形成する場合も、形成される絶縁膜は、同様
の理由により、断差被覆性、耐圧に劣るという問題があ
る。本発明はこのような従来技術の課題を解決するもの
であり、比較的低温下においても、大面積にわたって欠
陥の少ないゲート絶縁膜または層間絶縁膜の形成し得る
アクティブマトリクス基板の製造方法を提供することを
目的とする。CVD of an interlayer insulating film between a source and a gate
Also when formed by the method, there is a problem that the formed insulating film is inferior in differential coverage and breakdown voltage for the same reason. The present invention solves such a problem of the conventional technique, and provides a method for manufacturing an active matrix substrate capable of forming a gate insulating film or an interlayer insulating film with few defects over a large area even at a relatively low temperature. The purpose is to
【0014】[0014]
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、透明な絶縁性基板の上に、複
数の信号配線と複数の走査配線が、両者の間に層間絶縁
膜を挟んで互いに直交して配設され、隣接する各信号配
線と各走査配線が囲むそれぞれの領域に、液晶を駆動す
る絵素電極と、該絵素電極を駆動するスイッチング素子
が設けられており、該スイッチング素子が、絶縁膜を挟
んで設けられた半導体層とゲート電極とを有する薄膜ト
ランジスタであるアクティブマトリクス基板の製造方法
であって、該絶縁膜が、アルコキシル基を有する有機シ
ラン化合物を供給してCVD法で形成されるア該絶縁膜
を、アルコキシル基を有する有機シラン化合物を供給し
てCVD法で形成することにより、上記目的が達成され
る。According to the method of manufacturing an active matrix substrate of the present invention, a plurality of signal wirings and a plurality of scanning wirings sandwich an interlayer insulating film between them on a transparent insulating substrate. The pixel electrodes that drive the liquid crystal and the switching elements that drive the pixel electrodes are provided in the respective regions that are arranged orthogonal to each other and are surrounded by the adjacent signal lines and scanning lines. A method for manufacturing an active matrix substrate, wherein the element is a thin film transistor having a semiconductor layer and a gate electrode provided with an insulating film sandwiched therebetween, the insulating film supplying an organosilane compound having an alkoxyl group, and a CVD method. By supplying the organosilane compound having an alkoxyl group and forming the insulating film formed by the CVD method, the above object can be achieved.
【0015】本発明のアクティブマトリクス基板の製造
方法は、透明な絶縁性基板の上に、複数の信号配線と複
数の走査配線が、両者の間に層間絶縁膜を挟んで互いに
直交して配設され、隣接する各信号配線と各走査配線が
囲むそれぞれの領域に、液晶を駆動する絵素電極と、該
絵素電極を駆動するスイッチング素子を有するアクティ
ブマトリクス基板の製造方法であって、該層間絶縁膜
が、アルコキシル基を有する有機シラン化合物を供給し
てCVD法で形成することにより、上記目的が達成され
る。In the method of manufacturing an active matrix substrate of the present invention, a plurality of signal wirings and a plurality of scanning wirings are arranged on a transparent insulating substrate so as to be orthogonal to each other with an interlayer insulating film interposed therebetween. A method for manufacturing an active matrix substrate having a picture element electrode for driving a liquid crystal and a switching element for driving the picture element electrode in each region surrounded by each adjacent signal wiring and each scanning wiring. The above object is achieved by forming the insulating film by a CVD method by supplying an organosilane compound having an alkoxyl group.
【0016】[0016]
【作用】本発明の製造方法によれば、膜の材料ガスの分
解や、反応生成物の分解や離脱が十分に行われ、600
℃以下の低温においても、膜質がち密で、段差被覆性に
も優れ、電気特性にも優れた絶縁膜が形成される。According to the manufacturing method of the present invention, the decomposition of the material gas of the film and the decomposition and removal of the reaction product are sufficiently performed.
An insulating film having a dense film quality, excellent step coverage, and excellent electrical characteristics is formed even at a low temperature of ℃ or below.
【0017】[0017]
【実施例】以下、本発明の実施例を説明する。EXAMPLES Examples of the present invention will be described below.
【0018】[第1の実施例]図1は本発明のアクティ
ブマトリクス基板の単位画素の構成を示す平面図、図2
は図1のAーA’線における断面図である。[First Embodiment] FIG. 1 is a plan view showing the structure of a unit pixel of an active matrix substrate of the present invention, FIG.
2 is a sectional view taken along the line AA ′ of FIG.
【0019】ガラスや石英などの透明絶縁性基板1の上
には複数のソースバスライン8’が平行に配設されてお
り、各ソースバスライン8’に直交してゲートバスライ
ン4’が配設されている。両バスライン4’、8’が囲
む領域内のほぼ全域に絵素電極10が配設されており、
この絵素電極10の一つの隅部の近傍にはこの絵素電極
10を駆動するTFT(薄膜トランジスタ)が設けられ
ている。A plurality of source bus lines 8'are arranged in parallel on the transparent insulating substrate 1 such as glass or quartz, and a gate bus line 4'is arranged orthogonal to each source bus line 8 '. It is set up. The pixel electrodes 10 are arranged in almost the entire area surrounded by the bus lines 4'and 8 ',
A TFT (thin film transistor) for driving the picture element electrode 10 is provided near one corner of the picture element electrode 10.
【0020】このTFTは透明絶縁性基板1の上に形成
されたシリコン薄膜2を有している。シリコン薄膜2
は、ソースバスライン8’の下方域から、ゲートバスラ
イン4’と平行に、絵素電極10の下方域にまで伸びて
いる。シリコン薄膜2は、透明絶縁性基板1上に全体に
わたって積層されたゲート絶縁膜3により覆われてい
る。ゲート絶縁膜3におけるシリコン薄膜2の中央部に
対する位置には、ゲートバスライン4’から分岐したゲ
ート電極4が積層されている。This TFT has a silicon thin film 2 formed on a transparent insulating substrate 1. Silicon thin film 2
Extends from the lower region of the source bus line 8 ′ to the lower region of the pixel electrode 10 in parallel with the gate bus line 4 ′. The silicon thin film 2 is covered with a gate insulating film 3 which is laminated on the entire transparent insulating substrate 1. A gate electrode 4 branched from a gate bus line 4 ′ is laminated at a position of the gate insulating film 3 with respect to the central portion of the silicon thin film 2.
【0021】このゲート電極4および、ゲート絶縁膜3
上には基板全面にわたって設けられた層間絶縁膜6が積
層されている。The gate electrode 4 and the gate insulating film 3
An interlayer insulating film 6 is laminated on the entire surface of the substrate.
【0022】シリコン薄膜2はゲート電極4と対向する
中央部を除いた各側部は、不純物がイオン注入されたコ
ンタクト層5aおよびコンタクト層5bとなっており、中
央部が半導体層5cになっている。The silicon thin film 2 has a contact layer 5a and a contact layer 5b in which impurities are ion-implanted, and a semiconductor layer 5c in the center, on each side except the center facing the gate electrode 4. There is.
【0023】シリコン薄膜2のコンタクト層5aとコン
タクト層5bそれぞれの上には、ゲート絶縁膜3および
層間絶縁膜6を貫通するコンタクトホール11と12が
それぞれ設けられており、各コンタクトホール11内に
はソース電極8が設けられ、該ソース電極8は層間絶縁
膜6上に設けられたソースバスライン8’に接続されて
いる。Contact holes 11 and 12 penetrating the gate insulating film 3 and the interlayer insulating film 6 are provided on the contact layer 5a and the contact layer 5b of the silicon thin film 2, respectively. Is provided with a source electrode 8, and the source electrode 8 is connected to a source bus line 8 ′ provided on the interlayer insulating film 6.
【0024】ソースバスライン8’とゲートバスライン
4’との交差部にも図3に示すように層間絶縁膜6が積
層されている。At the intersection of the source bus line 8'and the gate bus line 4 ', an interlayer insulating film 6 is laminated as shown in FIG.
【0025】他方のコンタクト層5b上のコンタクトホ
ール12にはドレイン電極9が設けられており、このド
レイン電極9の一部が層間絶縁膜6上に積層された状態
になっている。A drain electrode 9 is provided in the contact hole 12 on the other contact layer 5b, and a part of the drain electrode 9 is laminated on the interlayer insulating film 6.
【0026】そして層間絶縁膜6上にはドレイン電極9
に一部が積層されるように絵素電極10が積層されてい
る。層間絶縁膜6上には絵素電極10以外の部分を覆う
絶縁膜6’が積層されている。絶縁膜6’は層間絶縁膜
6と同様の材料で構成されている。A drain electrode 9 is formed on the interlayer insulating film 6.
The picture element electrode 10 is laminated so that a part thereof is laminated. An insulating film 6 ′ that covers portions other than the pixel electrodes 10 is laminated on the interlayer insulating film 6. The insulating film 6'is made of the same material as the interlayer insulating film 6.
【0027】このようなアクティブマトリクス基板は以
下のようにして製造される。Such an active matrix substrate is manufactured as follows.
【0028】透明絶縁性基板1上に非晶質シリコンある
いは多結晶シリコンを減圧CVD法、プラズマCVD法
などで積層し、パターニングすることによりシリコン薄
膜2を形成する。この時、多結晶シリコンを使用する場
合には、アニール処理を施すことにより高品質な膜が得
られる。次に、透明絶縁性基板1全体にわたってゲート
絶縁膜3を形成する。ゲート絶縁膜3はアルコキシル基
を有する有機シラン化合物、あるいはアルコキシル基を
有する有機シラン化合物に酸化性をガス供給してプラズ
マCVD法、あるいは光CVD法のいずれかで堆積した
SiO2により形成されている。Amorphous silicon or polycrystalline silicon is laminated on the transparent insulating substrate 1 by a low pressure CVD method, a plasma CVD method or the like, and patterned to form a silicon thin film 2. At this time, when using polycrystalline silicon, a high quality film can be obtained by performing an annealing treatment. Next, the gate insulating film 3 is formed over the entire transparent insulating substrate 1. The gate insulating film 3 is formed of an organic silane compound having an alkoxyl group or SiO 2 deposited by a plasma CVD method or an optical CVD method by supplying an oxidizing gas to an organic silane compound having an alkoxyl group. .
【0029】本実施例ではアルコキシル基を有する有機
シラン化合物の一種である、化学式Si(C2H5O)4の
TEOSを用いた。In this example, TEOS of the chemical formula Si (C 2 H 5 O) 4 , which is a kind of organosilane compound having an alkoxyl group, was used.
【0030】TEOSを用いた場合、成膜時には基板表
面における反応が支配的であると考えられており、一般
にシラン系の材料ガスを用いたCVD法に比べて、段差
部分を良好に被覆し得る。また、気相中のパーティクル
の発生も比較的抑制されるため、絶縁膜中における欠陥
の発生が少なくなる。When TEOS is used, it is considered that the reaction on the substrate surface is predominant during film formation, and in general, the step portion can be covered better as compared with the CVD method using a silane-based material gas. . Further, since the generation of particles in the vapor phase is relatively suppressed, the number of defects in the insulating film is reduced.
【0031】また、TEOSを用いた熱CVD法では、
TEOSと酸素の混合ガスの熱分解には750℃以上の
温度が必要となるが、酸化性ガスとしてオゾンを用いた
プラズマCVD法では、プラズマがTEOSの分解およ
び生成反応を促進し、さらにはオゾンの分解により生じ
た活性酸素もTEOSの分解効率を向上させるので、6
00℃以下の低温下においても所定の絶縁膜を形成する
ことが可能となる。Further, in the thermal CVD method using TEOS,
Although the temperature of 750 ° C. or higher is required for the thermal decomposition of the mixed gas of TEOS and oxygen, in the plasma CVD method using ozone as the oxidizing gas, plasma promotes the decomposition and generation reaction of TEOS, and further ozone Since the active oxygen generated by the decomposition of TEOS also improves the decomposition efficiency of TEOS, 6
It is possible to form a predetermined insulating film even at a low temperature of 00 ° C. or lower.
【0032】この場合の成膜温度は、望ましくは400
℃以下、さらに望ましくは315℃以下とするのがよ
い。The film forming temperature in this case is preferably 400.
C. or lower, more preferably 315.degree. C. or lower.
【0033】また、このゲート絶縁膜3の厚さは200
0オングストローム以下、望ましくは100〜1000
オングストロームとされる。The gate insulating film 3 has a thickness of 200.
0 angstrom or less, preferably 100 to 1000
It is said to be Angstrom.
【0034】次に、ゲート絶縁膜3上に、ドナーあるい
はアクセプターとなる不純物を添加した非晶質シリコ
ン、多結晶シリコンもしくはCr、Wなどの高融点金属
を用い、CVD法、蒸着法、あるいはスパッタリング法
により成膜し、パターニングによりゲートバスライン
4’およびゲート電極4を形成する。Next, a CVD method, a vapor deposition method, or a sputtering method is performed on the gate insulating film 3 using amorphous silicon doped with impurities serving as donors or acceptors, polycrystalline silicon, or refractory metals such as Cr and W. Then, the gate bus line 4'and the gate electrode 4 are formed by patterning.
【0035】この時のゲートバスライン4’およびゲー
ト電極4の膜厚は1000〜4000オングストローム
が望ましい。At this time, the film thickness of the gate bus line 4'and the gate electrode 4 is preferably 1000 to 4000 angstrom.
【0036】次に、V族元素またはその化合物の不純
物、あるいはIII族元素またはその化合物の不純物をシ
リコン薄膜2が形成されている領域にわたって、ゲート
電極4およびゲート絶縁膜3の上から加速電圧1kV〜
100kVでイオン注入する。Next, impurities of Group V element or its compound, or impurities of Group III element or its compound are accelerating voltage of 1 kV from above the gate electrode 4 and the gate insulating film 3 over the region where the silicon thin film 2 is formed. ~
Ion implantation is performed at 100 kV.
【0037】この結果、シリコン薄膜2のゲート電極4
と対向する領域、すなわち中央部の半導体層5cはゲー
ト電極4に遮られてイオン注入が行われず、シリコン薄
膜2形成時の膜成分のまま半導体層5cとなり、この半
導体層5cを除いた各側部の領域にはそれぞれ高濃度で
不純物が打ち込まれてコンタクト層5aおよびコンタク
ト層5bが形成される。As a result, the gate electrode 4 of the silicon thin film 2
The semiconductor layer 5c in the region opposite to that, that is, the central portion of the semiconductor layer 5c is shielded by the gate electrode 4 and ion implantation is not performed, and the semiconductor layer 5c remains as a film component when the silicon thin film 2 is formed. Impurities are implanted in the respective regions at a high concentration to form contact layers 5a and 5b.
【0038】次に、層間絶縁膜6を透明絶縁性基板1全
体にわたって積層する。この層間絶縁膜6は、成膜温度
は600℃以下、望ましくは400℃以下、さらに望ま
しくは315℃以下である。本実施例では、アルコキシ
ル基を有する有機シラン化合物の一種である化学式Si
(C2H5O)4のTEOSを用いた。なお、熱CVD法
により層間絶縁膜6を形成する場合には、酸化性ガスと
してオゾンを用いればよい。この層間絶縁膜6の厚さは
2000〜6000オングストローム以上の厚みとされ
る。Next, the interlayer insulating film 6 is laminated over the entire transparent insulating substrate 1. The interlayer insulating film 6 has a film forming temperature of 600 ° C. or lower, preferably 400 ° C. or lower, and more preferably 315 ° C. or lower. In this example, a chemical formula Si, which is a kind of organosilane compound having an alkoxyl group, is used.
(C 2 H 5 O) 4 TEOS was used. When the interlayer insulating film 6 is formed by the thermal CVD method, ozone may be used as the oxidizing gas. The thickness of the interlayer insulating film 6 is set to 2000 to 6000 angstroms or more.
【0039】次に、上記層間絶縁膜6およびゲート絶縁
膜3を貫通してTFTの一方のコンタクト層5aに達す
るコンタクトホール11、および層間絶縁膜6とゲート
絶縁膜3を貫通してTFTの他方のコンタクト層5bに
達するコンタクトホール12をそれぞれ形成する。Next, the contact hole 11 that penetrates the interlayer insulating film 6 and the gate insulating film 3 to reach one contact layer 5a of the TFT, and the other of the TFT that penetrates the interlayer insulating film 6 and the gate insulating film 3 The contact holes 12 reaching the contact layers 5b are formed respectively.
【0040】そして各コンタクトホール11およびコン
タクトホール12が埋め込まれるように、Al、Mo、C
rなどの金属を層間絶縁膜6の上に積層してソース電極
8およびドレイン電極9を形成し該金属をパターニング
することにより、ソースバスライン8’を形成する。Al, Mo, C are formed so that the contact holes 11 and 12 are filled.
A source bus line 8'is formed by laminating a metal such as r on the interlayer insulating film 6 to form the source electrode 8 and the drain electrode 9 and patterning the metal.
【0041】次に500〜1000オングストロームの
厚みのITO膜を層間絶縁膜6の上に成膜し、ソースバ
スライン8’とゲートバスライン4’で囲まれる各単位
区画の所定の領域にドレイン電極9と一部が接続される
ように絵素電極10をパターニングして形成する。TF
Tの他方のコンタクト層5bはこのドレイン電極9を介
して絵素電極10と電気的に接続される。Next, an ITO film having a thickness of 500 to 1000 angstrom is formed on the interlayer insulating film 6, and a drain electrode is formed in a predetermined region of each unit section surrounded by the source bus line 8'and the gate bus line 4 '. The pixel electrode 10 is formed by patterning so as to be partially connected to the pixel electrode 9. TF
The other contact layer 5b of T is electrically connected to the pixel electrode 10 via the drain electrode 9.
【0042】最後に層間絶縁膜6と同様の材料および方
法によりSiO2を基板全面にわたって積層し、各絵素電
極10上のSiO2を除去するようにパターニングして絶
縁膜6’を形成する。Finally, SiO 2 is laminated on the entire surface of the substrate by the same material and method as the interlayer insulating film 6, and is patterned so as to remove the SiO 2 on each pixel electrode 10 to form an insulating film 6 '.
【0043】これによりアクティブマトリクス基板が製
造される。As a result, an active matrix substrate is manufactured.
【0044】本実施例の製造方法によれば、膜質がち密
で、膜中の欠陥も少なく、電気特性に優れた、信頼性の
高いゲート絶縁膜3と層間絶縁膜6を得ることができ
る。According to the manufacturing method of this embodiment, it is possible to obtain the gate insulating film 3 and the interlayer insulating film 6 which are dense and have few defects in the film and have excellent electric characteristics and high reliability.
【0045】[第2の実施例]図4は本発明の第2の実
施例のアクティブマトリクス基板に設けられたTFTの
断面図である。[Second Embodiment] FIG. 4 is a sectional view of a TFT provided on an active matrix substrate according to a second embodiment of the present invention.
【0046】このTFTはガラスや石英などの透明絶縁
性基板21の上にコンタクト層25aおよびコンタクト
層25bが適当な間隔をあけて設けられている。各コン
タクト層25aおよびコンタクト層25bはドナーあるい
はアクセプターとなる不純物が添加されたシリコン薄膜
22により構成されている。In this TFT, a contact layer 25a and a contact layer 25b are provided at appropriate intervals on a transparent insulating substrate 21 such as glass or quartz. Each contact layer 25a and contact layer 25b is composed of a silicon thin film 22 to which impurities serving as donors or acceptors are added.
【0047】コンタクト層25aとコンタクト層25bの
間隙には、シリコン薄膜22から成る半導体層25c
が、コンタクト層25aとコンタクト層25bのそれぞれ
の間隙の側の端部を覆うようにして透明絶縁性基板1に
積層されている。In the gap between the contact layers 25a and 25b, the semiconductor layer 25c made of the silicon thin film 22 is formed.
Is laminated on the transparent insulating substrate 1 so as to cover the ends of the contact layers 25a and 25b on the side of the gaps.
【0048】コンタクト層25aとコンタクト層25bは
それぞれ500〜2000オングストローム程度の厚み
を有する。The contact layer 25a and the contact layer 25b each have a thickness of about 500 to 2000 angstroms.
【0049】また、コンタクト層25aの半導体層25c
の一部が積層された側部とは反対側の側部には、この部
分を覆うようにソースバスラインの一部であるソース電
極28が設けられており、また、コンタクト層25bの
半導体層25cが積層された側部とは反対側の側部に
は、この部分を覆うようにドレイン電極29が形成され
ている。Further, the semiconductor layer 25c of the contact layer 25a
A source electrode 28 which is a part of the source bus line is provided on the side opposite to the side where a part of the contact layer is laminated, and the semiconductor layer of the contact layer 25b is provided. A drain electrode 29 is formed on the side opposite to the side where 25c is laminated so as to cover this side.
【0050】透明絶縁性基板21上にはコンタクト層2
5aと、半導体層25cと、コンタクト層25bと、ソー
ス電極28と、ドレイン電極29とを覆うようにゲート
絶縁膜23が全体にわたって積層されている。半導体層
25cの上方域に対応するゲート絶縁膜23上には、ゲ
ートバスラインから分岐したゲート電極24が積層され
ている。The contact layer 2 is formed on the transparent insulating substrate 21.
A gate insulating film 23 is entirely laminated so as to cover 5a, the semiconductor layer 25c, the contact layer 25b, the source electrode 28, and the drain electrode 29. A gate electrode 24 branched from the gate bus line is laminated on the gate insulating film 23 corresponding to the upper region of the semiconductor layer 25c.
【0051】ゲートバスラインとゲート電極24を除い
たゲート絶縁膜23上には基板全面にわたって層間絶縁
膜26が積層されており、ゲートバスラインとゲート電
極24は層間絶縁膜26によって覆われている。An interlayer insulating film 26 is laminated over the entire surface of the substrate on the gate insulating film 23 excluding the gate bus line and the gate electrode 24, and the gate bus line and the gate electrode 24 are covered with the interlayer insulating film 26. .
【0052】ドレイン電極29の上のゲート絶縁膜23
にはコンタクトホール32が形成されており、このコン
タクトホール32にはゲート絶縁膜23上の所定の位置
に積層された絵素電極30の一部が進入してドレイン電
極29と接続されている。Gate insulating film 23 on drain electrode 29
A contact hole 32 is formed in the contact hole 32, and a part of the pixel electrode 30 laminated at a predetermined position on the gate insulating film 23 enters the contact hole 32 and is connected to the drain electrode 29.
【0053】このようなTFTの製造方法は以下のよう
である。The method of manufacturing such a TFT is as follows.
【0054】透明絶縁性基板21上に所定の間隔をおい
て、ドナーあるいはアクセプターとなる不純物を含んだ
非晶質シリコンあるいは多結晶シリコンを減圧CVD
法、プラズマCVD法などで積層し、パターニングによ
りコンタクト層25a、コンタクト層25bを形成する。Amorphous silicon or polycrystalline silicon containing impurities serving as donors or acceptors is deposited on the transparent insulating substrate 21 at a predetermined interval under reduced pressure CVD.
Method, plasma CVD method, or the like, and contact layers 25a and 25b are formed by patterning.
【0055】半導体層25cは、コンタクト層25a、コ
ンタクト層25bが間隔をおいて積層されているその間
隙の部分に、これらコンタクト層25a、コンタクト層
25bの間を埋めるように、コンタクト層25a、コンタ
クト層25bそれぞれの間隙側の側部を覆うように、非
晶質シリコンあるいは多結晶シリコンを減圧CVD法、
プラズマCVD法などで堆積する。半導体層25cの膜
厚は2000オングストローム以下が望ましい。In the semiconductor layer 25c, the contact layer 25a and the contact layer 25b are contacted so that the contact layer 25a and the contact layer 25b are laminated at intervals so as to fill the space between the contact layer 25a and the contact layer 25b. Amorphous silicon or polycrystalline silicon is formed by the low pressure CVD method so as to cover the gap side portions of the layers 25b.
It is deposited by a plasma CVD method or the like. The thickness of the semiconductor layer 25c is preferably 2000 angstroms or less.
【0056】多結晶シリコンに対してはアニール処理を
施すことにより高品質な膜が得られる。Annealing treatment is applied to polycrystalline silicon to obtain a high quality film.
【0057】次に、ソース電極28とドレイン電極29
がソースバスラインとともにTi、Al、Mo、Cr等を用
いて透明絶縁性基板21の上にパターン形成される。Next, the source electrode 28 and the drain electrode 29
Are patterned on the transparent insulating substrate 21 by using Ti, Al, Mo, Cr and the like together with the source bus line.
【0058】ソース電極28はコンタクト層25aの半
導体層25cと接している側とは反対側の側部に、この
側部を覆うようにして形成される。また、ドレイン電極
29はコンタクト層25bの半導体層25cと接している
側とは反対側の側部に、この側部を覆うようにして形成
される。ソースバスラインと、ソース電極28と、ドレ
イン電極29のいずれも2000〜6000オングスト
ロームの厚みで形成される。The source electrode 28 is formed on the side of the contact layer 25a opposite to the side in contact with the semiconductor layer 25c so as to cover this side. The drain electrode 29 is formed on the side of the contact layer 25b opposite to the side in contact with the semiconductor layer 25c so as to cover this side. Each of the source bus line, the source electrode 28, and the drain electrode 29 is formed with a thickness of 2000 to 6000 angstrom.
【0059】次に、上記の半導体層25cと、コンタク
ト層25aと、コンタクト層25bと、ソース電極28
と、ドレイン電極29と、ソースバスラインとを覆う形
でゲート絶縁膜23を成膜するが、方法、材料とも実施
例1の場合と同様であり、本実施例においても、ち密で
欠陥の少ない膜質の良好なものが得られる。Next, the semiconductor layer 25c, the contact layer 25a, the contact layer 25b, and the source electrode 28 described above.
The gate insulating film 23 is formed so as to cover the drain electrode 29 and the source bus line, but the method and material are the same as in the case of the first embodiment. Also in this embodiment, the density and the number of defects are small. A film with good film quality can be obtained.
【0060】ゲート絶縁膜23上には、基板全面にわた
ってゲートバスラインとゲート電極24をパターン形成
する。方法、材料とも実施例1の場合と同様であり、ち
密で欠陥の少ない膜質の良好なものが得られる。On the gate insulating film 23, gate bus lines and gate electrodes 24 are formed by patterning over the entire surface of the substrate. The method and material are the same as in the case of Example 1, and a dense film with few defects and good film quality can be obtained.
【0061】この時のゲートバスラインおよびゲート電
極24の膜厚は1000〜4000オングストロームと
される。At this time, the film thickness of the gate bus line and the gate electrode 24 is set to 1000 to 4000 angstrom.
【0062】ゲートバスラインおよびゲート電極24の
上には、基板全面にわたって層間絶縁膜26を積層す
る。方法、材料とも実施例1の場合と同様であり、ち密
で欠陥の少ない膜質の良好なものが得られる。An interlayer insulating film 26 is laminated on the gate bus line and the gate electrode 24 over the entire surface of the substrate. The method and material are the same as in the case of Example 1, and a dense film with few defects and good film quality can be obtained.
【0063】層間絶縁膜26の膜厚は2000〜600
0オングストローム以上とされる。The thickness of the interlayer insulating film 26 is 2000 to 600.
It is considered to be 0 angstrom or more.
【0064】次に、コンタクト層25bが半導体層25c
と接するのとは反対側のコンタクト層5bの端部で、ド
レイン電極29がこのコンタクト層25bの端部を覆う
位置に、上記層間絶縁膜26とゲート絶縁膜23を貫通
してドレイン電極29に達するコンタクトホール32を
形成する。Next, the contact layer 25b becomes the semiconductor layer 25c.
The drain electrode 29 penetrates the interlayer insulating film 26 and the gate insulating film 23 at the position where the drain electrode 29 covers the end of the contact layer 25b at the end of the contact layer 5b opposite to the contact with the drain electrode 29. A contact hole 32 that reaches is formed.
【0065】その後、500〜1000オングストロー
ムの厚みのITO膜を層間絶縁膜26の上に成膜し、ソ
ースバスラインとゲートバスラインで囲まれる各単位区
画の所定の領域に絵素電極30をパターン形成し、同時
にコンタクトホール32を通じてドレイン電極29と接
続する。Then, an ITO film having a thickness of 500 to 1000 angstrom is formed on the interlayer insulating film 26, and the pixel electrode 30 is patterned in a predetermined region of each unit section surrounded by the source bus line and the gate bus line. At the same time, it is formed and connected to the drain electrode 29 through the contact hole 32.
【0066】これによりアクティブマトリクス基板が製
造される。As a result, an active matrix substrate is manufactured.
【0067】本実施例の製造方法によっても、膜質がち
密で、膜中の欠陥も少なく、電気特性に優れた、信頼性
の高いゲート絶縁膜23と層間絶縁膜26を得ることが
できる。Also according to the manufacturing method of this embodiment, it is possible to obtain the gate insulating film 23 and the interlayer insulating film 26 which are dense and have few defects in the film and have excellent electric characteristics and high reliability.
【0068】さらに、本実施例では第1の実施例のよう
に層間絶縁膜26の上に絶縁膜を設ける必要がなく第1
の実施例と比較して生産性が向上する。Further, in the present embodiment, it is not necessary to provide an insulating film on the interlayer insulating film 26 as in the first embodiment, and the first
The productivity is improved as compared with the embodiment of.
【0069】[第3の実施例]図5は本発明の第3の実
施例のアクティブマトリクス基板に設けられたTFTの
断面図である。[Third Embodiment] FIG. 5 is a sectional view of a TFT provided on an active matrix substrate according to a third embodiment of the present invention.
【0070】このTFTはガラスや石英などの透明絶縁
性基板41の上に配設されているゲートバスラインから
分岐したゲート電極44と、このゲート電極44を覆っ
て基板上に全面にわたって形成されているゲート絶縁膜
43と、このゲート絶縁膜43に接してゲート電極44
に対向する位置に形成されているシリコン薄膜42と、
このシリコン薄膜42の上の中央部に積層されているチ
ャネル保護膜47とを有している。This TFT is formed by forming a gate electrode 44 branched from a gate bus line provided on a transparent insulating substrate 41 such as glass or quartz, and covering the gate electrode 44 over the entire surface of the substrate. Of the gate insulating film 43, and a gate electrode 44 in contact with the gate insulating film 43.
A silicon thin film 42 formed at a position facing
It has a channel protective film 47 laminated on the central portion on the silicon thin film 42.
【0071】そして、シリコン薄膜42およびチャネル
保護膜47を覆い、ゲート絶縁膜43に接して、基板全
面にわたって層間絶縁膜46が形成されている。Then, an interlayer insulating film 46 is formed over the entire surface of the substrate so as to cover the silicon thin film 42 and the channel protective film 47 and contact the gate insulating film 43.
【0072】シリコン薄膜42のチャネル保護膜47直
下の中央の領域は半導体層45cであり、この半導体層
45cを除いた両側部のそれぞれがコンタクト層45aと
コンタクト層45bである。A central region of the silicon thin film 42 immediately below the channel protective film 47 is a semiconductor layer 45c, and both side portions except the semiconductor layer 45c are a contact layer 45a and a contact layer 45b.
【0073】このコンタクト層45aおよびコンタクト
層45bのそれぞれには層間絶縁膜46を貫通して形成
されているコンタクトホール51とコンタクトホール5
2が通じている。Contact holes 51 and 5 are formed in the contact layers 45a and 45b so as to penetrate the interlayer insulating film 46.
2 is connected.
【0074】ソースバスライン48’から分岐したソー
ス電極48がコンタクトホール51を介してコンタクト
層45aと接続されており、コンタクトホール52を介
してドレイン電極49とコンタクト層45bが接続され
ている。絵素電極50はソースバスライン48’とゲー
トバスラインで囲まれる各単位区画の所定の領域内にお
いて層間絶縁膜46の上に積層されており、ドレイン電
極49がコンタクト層45bと接続されている端部とは
反対側の端部でドレイン電極49に接続されている。The source electrode 48 branched from the source bus line 48 'is connected to the contact layer 45a via the contact hole 51, and the drain electrode 49 is connected to the contact layer 45b via the contact hole 52. The pixel electrode 50 is stacked on the interlayer insulating film 46 in a predetermined region of each unit section surrounded by the source bus line 48 'and the gate bus line, and the drain electrode 49 is connected to the contact layer 45b. The end opposite to the end is connected to the drain electrode 49.
【0075】コンタクト層45bはドレイン電極49を
介して絵素電極50と電気的に接続されている。The contact layer 45b is electrically connected to the pixel electrode 50 via the drain electrode 49.
【0076】層間絶縁膜46上には絵素電極50以外の
部分を覆う絶縁膜46’が積層されている。絶縁膜4
6’は層間絶縁膜46と同様の材料で構成されている。On the inter-layer insulation film 46, an insulation film 46 ′ covering a portion other than the pixel electrode 50 is laminated. Insulation film 4
6'is made of the same material as the interlayer insulating film 46.
【0077】このようなTFTの製造は以下のようであ
る。The manufacture of such a TFT is as follows.
【0078】ゲートバスラインおよびゲート電極44は
透明絶縁性基板41の上に本発明の第1の実施例と同様
の方法および材料で形成され、この場合も優れて良好な
低欠陥の絶縁膜が得られる。The gate bus line and the gate electrode 44 are formed on the transparent insulating substrate 41 by the same method and material as in the first embodiment of the present invention. In this case as well, an excellent and good low defect insulating film is formed. can get.
【0079】この時のゲートバスラインおよびゲート電
極44の膜厚は1000〜4000オングストロームが
望ましい。The film thickness of the gate bus line and the gate electrode 44 at this time is preferably 1000 to 4000 angstroms.
【0080】シリコン薄膜42は非晶質シリコンあるい
は多結晶シリコンを用い、ゲート絶縁膜43の上にゲー
ト電極44に対向する領域において、減圧CVD法、プ
ラズマCVD法などで形成される。この時、多結晶シリ
コンに対してはアニール処理を施すことにより高品質な
膜が得られる。シリコン薄膜42の膜厚は2000オン
グストローム以下が望ましい。The silicon thin film 42 is made of amorphous silicon or polycrystalline silicon, and is formed on the gate insulating film 43 in a region facing the gate electrode 44 by a low pressure CVD method, a plasma CVD method or the like. At this time, a high-quality film can be obtained by annealing the polycrystalline silicon. The film thickness of the silicon thin film 42 is preferably 2000 angstroms or less.
【0081】次にコンタクト層45aとコンタクト層4
5bを形成する。Next, the contact layer 45a and the contact layer 4
5b is formed.
【0082】まず、シリコン薄膜42の中央部にSiNx
等からなるチャネル保護膜47を1000〜3000オ
ングストロームの厚みで形成する。First, SiN x is formed on the central portion of the silicon thin film 42.
A channel protective film 47 made of, for example, is formed with a thickness of 1000 to 3000 angstroms.
【0083】その後、このチャネル保護膜47の上か
ら、例えば、V族元素またはその化合物の不純物、ある
いはIII族元素またはその化合物の不純物をシリコン薄
膜42全面にわたって、加速電圧1kV〜100kVでイ
オン注入する。Thereafter, from above the channel protection film 47, for example, an impurity of a group V element or its compound or an impurity of a group III element or its compound is ion-implanted over the entire surface of the silicon thin film 42 at an acceleration voltage of 1 kV to 100 kV. .
【0084】この結果、シリコン薄膜42のチャネル保
護膜47が形成されている領域、すなわち中央部の半導
体層45cはチャネル保護膜47に遮られてイオン注入
が行われず、シリコン薄膜42形成時の膜成分のまま半
導体層45cとなり、この半導体層5cを除いた両側部の
領域のそれぞれには高濃度で不純物が打ち込まれ、コン
タクト層45aおよびコンタクト層45bが形成される。As a result, the region of the silicon thin film 42 in which the channel protective film 47 is formed, that is, the semiconductor layer 45c at the center is blocked by the channel protective film 47 and ion implantation is not performed, and the film when the silicon thin film 42 is formed is formed. The components remain as the semiconductor layer 45c, and impurities are implanted at a high concentration in each of the regions on both sides except the semiconductor layer 5c to form the contact layer 45a and the contact layer 45b.
【0085】上記のチャネル保護膜47と、コンタクト
層45aと、コンタクト層45bとを覆って、絶縁膜43
の上に基板全面にわたって層間絶縁膜46を積層する。The insulating film 43 is covered with the channel protective film 47, the contact layer 45a and the contact layer 45b.
An interlayer insulating film 46 is laminated on the entire surface of the substrate.
【0086】層間絶縁膜46の厚さは2000〜600
0オングストローム以上の厚みとする。方法、材料とも
本発明の第1の実施例の場合と同様であり、この場合
も、ち密で欠陥の少ない膜質の良好な層間絶縁膜6が得
られる。The thickness of the interlayer insulating film 46 is 2000 to 600.
The thickness should be 0 angstrom or more. The method and material are the same as in the case of the first embodiment of the present invention, and in this case as well, the interlayer insulating film 6 which is dense and has few defects and good film quality can be obtained.
【0087】この層間絶縁膜46を貫通してコンタクト
層45aに達するコンタクトホール51および層間絶縁
膜46を貫通してコンタクト層45bに達するコンタク
トホール52を形成する。A contact hole 51 penetrating the interlayer insulating film 46 to reach the contact layer 45a and a contact hole 52 penetrating the interlayer insulating film 46 to reach the contact layer 45b are formed.
【0088】このコンタクトホール51にはソース電極
48を、コンタクトホール52にはドレイン電極49
を、ソースバスライン48’のパターン形成と同時に、
Al、Mo、Crなどを用いて形成する。The source electrode 48 is provided in the contact hole 51, and the drain electrode 49 is provided in the contact hole 52.
Simultaneously with the pattern formation of the source bus line 48 ',
It is formed using Al, Mo, Cr or the like.
【0089】次に500〜1000オングストロームの
厚みのITO膜を層間絶縁膜46の上に成膜し、ソース
バスライン48’とゲートバスラインで囲まれる各単位
区画の所定の領域に絵素電極50をパターン形成し、ド
レイン電極49と接続する。最後に絶縁膜46’を基板
全面にわたってパターン形成する。Next, an ITO film having a thickness of 500 to 1000 angstrom is formed on the interlayer insulating film 46, and the pixel electrode 50 is formed in a predetermined region of each unit section surrounded by the source bus line 48 'and the gate bus line. Is patterned and connected to the drain electrode 49. Finally, the insulating film 46 'is patterned over the entire surface of the substrate.
【0090】方法、材料とも本発明の第1の実施例の場
合と同様であり、ち密で欠陥の少ない膜質の良好な絶縁
膜46’が得られる。The method and material are the same as in the case of the first embodiment of the present invention, and an insulating film 46 'having a dense and good quality with few defects can be obtained.
【0091】これによりアクティブマトリクス基板が製
造される。As a result, an active matrix substrate is manufactured.
【0092】本実施例の製造方法によっても、膜質がち
密で、膜中の欠陥も少なく、電気特性に優れた、信頼性
の高いゲート絶縁膜43と層間絶縁膜46を得ることが
できる。Also according to the manufacturing method of this embodiment, it is possible to obtain the gate insulating film 43 and the interlayer insulating film 46 which are dense and have few defects in the film, excellent electric characteristics and high reliability.
【0093】[第4の実施例]図6は本発明の第4の実
施例のアクティブマトリクス基板に設けられたTFTの
断面図である。[Fourth Embodiment] FIG. 6 is a sectional view of a TFT provided on an active matrix substrate according to a fourth embodiment of the present invention.
【0094】このTFTはガラスや石英などの透明絶縁
性基板61の上に配設されているゲートバスラインから
分岐したゲート電極64と、このゲート電極64を覆っ
て基板上に全面にわたって形成されているゲート絶縁膜
63と、このゲート絶縁膜63に接してゲート電極64
に対向する位置に形成されているシリコン薄膜62と、
このシリコン薄膜62の中央部に接して積層されている
チャネル保護膜67とを有している。The TFT is formed by forming a gate electrode 64 branched from a gate bus line provided on a transparent insulating substrate 61 such as glass or quartz, and covering the gate electrode 64 over the entire surface of the substrate. Of the gate insulating film 63 and the gate electrode 64 in contact with the gate insulating film 63.
A silicon thin film 62 formed at a position facing
It has a channel protective film 67 laminated in contact with the central portion of the silicon thin film 62.
【0095】シリコン薄膜62の、チャネル保護膜67
が積層された中央部を除く両側部のそれぞれには、コン
タクト層65aとコンタクト層65bのそれぞれがチャネ
ル保護膜67の各端部を覆うようにして積層されてい
る。A channel protective film 67 of the silicon thin film 62.
A contact layer 65a and a contact layer 65b are laminated on each of both side portions except the central portion where is laminated so as to cover each end portion of the channel protective film 67.
【0096】このチャネル保護膜67と、コンタクト層
65aと、コンタクト層65bとを覆い、ゲート絶縁膜6
3に接して基板全面にわたって層間絶縁膜66が形成さ
れている。The gate insulating film 6 is formed so as to cover the channel protective film 67, the contact layer 65a and the contact layer 65b.
An interlayer insulating film 66 is formed on the entire surface of the substrate in contact with the substrate 3.
【0097】層間絶縁膜66がコンタクト層65aを覆
う位置には、この層間絶縁膜66を貫通してコンタクト
層65aに達するコンタクトホール71が、層間絶縁膜
66がコンタクト層65bを覆う位置には、この層間絶
縁膜66を貫通してコンタクト層65bに達するコンタ
クトホール72が形成されている。At positions where the interlayer insulating film 66 covers the contact layer 65a, there are provided contact holes 71 which penetrate the interlayer insulating film 66 and reach the contact layer 65a, and at positions where the interlayer insulating film 66 covers the contact layer 65b. A contact hole 72 penetrating the interlayer insulating film 66 and reaching the contact layer 65b is formed.
【0098】そして、ソースバスライン68’から分岐
したソース電極68がコンタクトホール71を埋めるよ
うな形で形成されており、このソース電極68の端部が
コンタクト層65aに接続されている。また、ドレイン
電極69がコンタクトホール72を埋めるような形で形
成されており、このドレイン電極69の端部がコンタク
ト層65bに接続されている。The source electrode 68 branched from the source bus line 68 'is formed so as to fill the contact hole 71, and the end of the source electrode 68 is connected to the contact layer 65a. The drain electrode 69 is formed so as to fill the contact hole 72, and the end portion of the drain electrode 69 is connected to the contact layer 65b.
【0099】ソースバスライン68’とゲートバスライ
ンが囲む各単位区画の所定の領域のそれぞれには、層間
絶縁膜66の上に絵素電極70が積層されている。A pixel electrode 70 is laminated on the interlayer insulating film 66 in each of predetermined regions of each unit section surrounded by the source bus line 68 'and the gate bus line.
【0100】この絵素電極70はドレイン電極69のコ
ンタクト層65bと接続されている側とは反対側の端部
で、ドレイン電極69と接続されている。The pixel electrode 70 is connected to the drain electrode 69 at the end of the drain electrode 69 opposite to the side connected to the contact layer 65b.
【0101】このようなTFTは以下のように製造され
る。Such a TFT is manufactured as follows.
【0102】ゲートバスラインおよびゲート電極64が
透明絶縁性基板61の上に積層され、このゲートバスラ
インおよびゲート電極64を覆って基板全面にわたって
ゲート絶縁膜63が形成され、さらにこのゲート絶縁膜
63の上に、ゲート電極64に対向する領域にシリコン
薄膜62が形成されるまでは、材料、方法とも、本発明
の第3の実施例の場合と同様である。A gate bus line and a gate electrode 64 are laminated on the transparent insulating substrate 61, a gate insulating film 63 is formed over the entire surface of the substrate so as to cover the gate bus line and the gate electrode 64, and the gate insulating film 63 is further formed. The material and method are the same as those in the case of the third embodiment of the present invention until the silicon thin film 62 is formed on the upper surface of the silicon thin film 62 in the region facing the gate electrode 64.
【0103】形成されたシリコン薄膜62の中央の領域
にはSiNx等からなるチャネル保護膜67を1000〜
3000オングストロームの厚みで形成し、シリコン薄
膜62のチャネル保護膜67を除いた領域のそれぞれ
に、コンタクト層65aおよびコンタクト層65bをそれ
ぞれ積層する。このコンタクト層65aとコンタクト層
65bは、ドナーあるいはアクセプターとなる不純物を
添加した非晶質シリコン、あるいは多結晶シリコンを用
い、1000〜3000オングストロームの膜厚で、コ
ンタクト層65aとコンタクト層65bそれぞれの端部が
チャネル保護膜67の端部を覆うようにして積層され
る。In the central region of the formed silicon thin film 62, a channel protection film 67 made of SiN x or the like is formed at a thickness of 1000-1000.
The contact layer 65a and the contact layer 65b are respectively formed on the regions of the silicon thin film 62 excluding the channel protective film 67, which are formed to have a thickness of 3000 angstroms. The contact layer 65a and the contact layer 65b are made of amorphous silicon doped with an impurity serving as a donor or an acceptor, or polycrystalline silicon, and have a film thickness of 1000 to 3000 angstroms. The portion is laminated so as to cover the end portion of the channel protective film 67.
【0104】このコンタクト層65aと、コンタクト層
65bとチャネル保護膜67を覆うようにして、ゲート
絶縁膜63の上に基板全面にわたって層間絶縁膜66が
形成される。An interlayer insulating film 66 is formed on the entire surface of the substrate on the gate insulating film 63 so as to cover the contact layer 65a, the contact layer 65b and the channel protective film 67.
【0105】方法、材料とも本発明の第1の実施例の場
合と同様であり、この場合も、ち密で欠陥の少ない膜質
の良好な層間絶縁膜66が得られる。The method and material are the same as in the case of the first embodiment of the present invention, and in this case as well, the interlayer insulating film 66 which is dense and has few defects and good quality can be obtained.
【0106】この層間絶縁膜66を貫通してコンタクト
層65aに達するコンタクトホール71および層間絶縁
膜66を貫通してコンタクト層65bに達するコンタク
トホール72が形成され、コンタクトホール71にソー
ス電極68が、またコンタクトホール72にドレイン電
極69が、ソースバスライン68’のパターン形成と同
時に、Al、Mo、Crなどを用いて形成される。A contact hole 71 penetrating the interlayer insulating film 66 to reach the contact layer 65a and a contact hole 72 penetrating the interlayer insulating film 66 to reach the contact layer 65b are formed, and the source electrode 68 is formed in the contact hole 71. Further, the drain electrode 69 is formed in the contact hole 72 by using Al, Mo, Cr or the like at the same time as the pattern formation of the source bus line 68 '.
【0107】その後、500〜1000オングストロー
ムの厚みのITO膜を層間絶縁膜66の上に成膜し、ソ
ースバスライン68’とゲートバスラインで囲まれる各
単位区画の所定の領域内に絵素電極70がパターン形成
され、ドレイン電極69と接続される。Then, an ITO film having a thickness of 500 to 1000 angstrom is formed on the interlayer insulating film 66, and a pixel electrode is formed in a predetermined area of each unit section surrounded by the source bus line 68 'and the gate bus line. 70 is patterned and connected to the drain electrode 69.
【0108】これによりアクティブマトリクス基板が製
造される。As a result, an active matrix substrate is manufactured.
【0109】本実施例の製造方法によっても、膜質がち
密で、膜中の欠陥も少なく、電気特性に優れた、信頼性
の高いゲート絶縁膜63と層間絶縁膜66を得ることが
できる。Also according to the manufacturing method of the present embodiment, it is possible to obtain the gate insulating film 63 and the interlayer insulating film 66 which are dense and have few defects in the film and have excellent electric characteristics and high reliability.
【0110】さらに、本実施例では第1の実施例のよう
に層間絶縁膜66の上に絶縁膜を設ける必要がなく第1
の実施例と比較して生産性が向上する。Furthermore, in the present embodiment, there is no need to provide an insulating film on the interlayer insulating film 66 as in the first embodiment, and the first
The productivity is improved as compared with the embodiment of.
【0111】[0111]
【発明の効果】以上詳述したように、本発明によれば、
ゲート絶縁膜や層間絶縁膜を600℃以下の低温下で形
成することができ、ガラスのような安価な基板の上に、
大面積にわたって均一で、膜質の高いゲート絶縁膜や層
間絶縁膜を得ることが出来る。上記の事柄に基づき、薄
膜トランジスタのゲート絶縁膜とシリコン薄膜の界面も
良好なものが得られるため、薄膜トランジスタの電気特
性も向上する。As described in detail above, according to the present invention,
A gate insulating film and an interlayer insulating film can be formed at a low temperature of 600 ° C. or lower, and on an inexpensive substrate such as glass,
It is possible to obtain a gate insulating film and an interlayer insulating film which are uniform over a large area and have high film quality. Based on the above, a good interface between the gate insulating film and the silicon thin film of the thin film transistor can be obtained, so that the electrical characteristics of the thin film transistor are improved.
【0112】以上のことから、信頼性の高い、表示特性
にすぐれたアクティブマトリクス基板を得ることができ
る。From the above, a highly reliable active matrix substrate having excellent display characteristics can be obtained.
【図1】本発明のアクティブマトリクス基板の単位画素
の構成を示す平面図。FIG. 1 is a plan view showing a configuration of a unit pixel of an active matrix substrate of the present invention.
【図2】本発明の第一の実施例におけるアクティブマト
リクス基板のTFTの断面図。FIG. 2 is a sectional view of a TFT of an active matrix substrate according to the first embodiment of the present invention.
【図3】本発明におけるアクティブマトリクス基板のゲ
ートバスラインとソースバスラインの交差部の断面図。FIG. 3 is a sectional view of an intersection of a gate bus line and a source bus line of an active matrix substrate according to the present invention.
【図4】本発明の第二の実施例におけるアクティブマト
リクス基板のTFTの断面図。FIG. 4 is a sectional view of a TFT of an active matrix substrate according to a second embodiment of the present invention.
【図5】本発明の第三の実施例におけるアクティブマト
リクス基板のTFTの断面図。FIG. 5 is a sectional view of a TFT of an active matrix substrate according to a third embodiment of the present invention.
【図6】本発明の第四の実施例におけるアクティブマト
リクス基板のTFTの断面図。FIG. 6 is a sectional view of a TFT of an active matrix substrate according to a fourth embodiment of the present invention.
【図7】従来例におけるアクティブマトリクス基板のT
FTの断面図。FIG. 7 shows T of an active matrix substrate in a conventional example.
Sectional drawing of FT.
1 透明絶縁性基板 2 シリコン薄膜 3 ゲート絶縁膜 4 ゲート電極 4’ ゲートバスライン 5a コンタクト層(TFTのソース) 5b コンタクト層(TFTのドレイ
ン) 5c 半導体層 6 層間絶縁膜 6’ 絶縁膜 7 チャネル保護膜 8 ソース電極 8’ ソースバスライン 9 ドレイン電極 10 絵素電極 11、12 コンタクトホール1 transparent insulating substrate 2 silicon thin film 3 gate insulating film 4 gate electrode 4'gate bus line 5a contact layer (TFT source) 5b contact layer (TFT drain) 5c semiconductor layer 6 interlayer insulating film 6'insulating film 7 channel protection Film 8 Source electrode 8'Source bus line 9 Drain electrode 10 Pixel electrode 11 and 12 Contact hole
Claims (10)
と複数の走査配線が、両者の間に層間絶縁膜を挟んで互
いに直交して配設され、隣接する各信号配線と各走査配
線が囲むそれぞれの領域に、液晶を駆動する絵素電極
と、該絵素電極を駆動するスイッチング素子が設けら
れ、該スイッチング素子が、絶縁膜を挟んで設けられた
半導体層とゲート電極とを有する薄膜トランジスタから
成る、アクティブマトリクス基板の製造方法であって、 該絶縁膜が、アルコキシル基を有する有機シラン化合物
を供給してCVD法で形成されるアクティブマトリクス
基板の製造方法。1. A plurality of signal wirings and a plurality of scanning wirings are arranged on a transparent insulating substrate so as to be orthogonal to each other with an interlayer insulating film interposed therebetween, and each adjacent signal wiring and each wiring. A pixel electrode for driving liquid crystal and a switching element for driving the pixel electrode are provided in respective regions surrounded by the scanning wiring, and the switching element includes a semiconductor layer and a gate electrode provided with an insulating film interposed therebetween. A method of manufacturing an active matrix substrate comprising a thin film transistor having: 1. The method of manufacturing an active matrix substrate, wherein the insulating film is formed by a CVD method by supplying an organosilane compound having an alkoxyl group.
求項1に記載のアクティブマトリクス基板の製造方法。2. The method for manufacturing an active matrix substrate according to claim 1, wherein the CVD method is a plasma CVD method.
機シラン化合物と共にオゾン(O3)ガスを供給する請
求項1に記載のアクティブマトリクス基板の製造方法。3. The method of manufacturing an active matrix substrate according to claim 1, wherein the CVD method is a thermal CVD method, and ozone (O 3 ) gas is supplied together with the organic silane compound.
伴う光CVD法であり、前記有機シラン化合物と共に酸
化性ガスを供給する請求項1に記載のアクティブマトリ
クス基板の製造方法。4. The method for producing an active matrix substrate according to claim 1, wherein the CVD method is a photo-CVD method involving irradiation with an energy beam, and an oxidizing gas is supplied together with the organic silane compound.
ゾン(O3)ガスおよび酸化窒素(NO2)ガスのいずれ
かである請求項4に記載のアクティブマトリクス基板の
製造方法。5. The method for manufacturing an active matrix substrate according to claim 4, wherein the oxidizing gas is any one of oxygen (O 2 ) gas, ozone (O 3 ) gas and nitric oxide (NO 2 ) gas.
と複数の走査配線が、両者の間に層間絶縁膜を挟んで互
いに直交して配設され、隣接する各信号配線と各走査配
線が囲むそれぞれの領域に、液晶を駆動する絵素電極
と、該絵素電極を駆動するスイッチング素子を有するア
クティブマトリクス基板の製造方法であって、該層間絶
縁膜が、アルコキシル基を有する有機シラン化合物を供
給してCVD法で形成されるアクティブマトリクス基板
の製造方法。6. A plurality of signal wirings and a plurality of scanning wirings are arranged on a transparent insulating substrate so as to be orthogonal to each other with an interlayer insulating film interposed therebetween, and each adjacent signal wiring and each wiring. A method for manufacturing an active matrix substrate having a pixel electrode for driving a liquid crystal and a switching element for driving the pixel electrode in each region surrounded by a scanning wiring, wherein the interlayer insulating film has an alkoxyl group. A method for manufacturing an active matrix substrate formed by a CVD method by supplying a silane compound.
求項6に記載のアクティブマトリクス基板の製造方法。7. The method for manufacturing an active matrix substrate according to claim 6, wherein the CVD method is a plasma CVD method.
機シラン化合物と共にオゾン(O3)ガスを供給する請
求項6に記載のアクティブマトリクス基板の製造方法。8. The method of manufacturing an active matrix substrate according to claim 6, wherein the CVD method is a thermal CVD method, and ozone (O 3 ) gas is supplied together with the organic silane compound.
伴う光CVD法であり、前記有機シラン化合物と共に酸
化性ガスを供給することを特徴とする、請求項6に記載
のアクティブマトリクス基板の製造方法。9. The method for manufacturing an active matrix substrate according to claim 6, wherein the CVD method is an optical CVD method involving irradiation with an energy beam, and an oxidizing gas is supplied together with the organic silane compound. .
オゾン(O3)ガスおよび酸化窒素(NO2)ガスのいず
れかである請求項9に記載のアクティブマトリクス基板
の製造方法。10. The oxidizing gas is oxygen (O 2 ) gas,
The method for manufacturing an active matrix substrate according to claim 9, wherein the active matrix substrate is one of ozone (O 3 ) gas and nitric oxide (NO 2 ) gas.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19250092A JPH0637315A (en) | 1992-07-20 | 1992-07-20 | Manufacture of active matrix substrate |
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Application Number | Priority Date | Filing Date | Title |
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JP19250092A JPH0637315A (en) | 1992-07-20 | 1992-07-20 | Manufacture of active matrix substrate |
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JPH0637315A true JPH0637315A (en) | 1994-02-10 |
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Country | Link |
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JP (1) | JPH0637315A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997006565A1 (en) * | 1995-08-04 | 1997-02-20 | Seiko Epson Corporation | Process for preparing thin-film transistor, process for preparing active matrix substrate, and liquid crystal display |
TWI420577B (en) * | 2008-09-10 | 2013-12-21 | Advanced Risc Mach Ltd | An integrated circuit and a method of making an integrated circuit to provide a gate contact over a diffusion region |
-
1992
- 1992-07-20 JP JP19250092A patent/JPH0637315A/en active Pending
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