JPH0636573A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0636573A JPH0636573A JP4195637A JP19563792A JPH0636573A JP H0636573 A JPH0636573 A JP H0636573A JP 4195637 A JP4195637 A JP 4195637A JP 19563792 A JP19563792 A JP 19563792A JP H0636573 A JPH0636573 A JP H0636573A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、大容量負荷を高速に駆動する大容量駆動回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a large capacity drive circuit for driving a large capacity load at high speed.
【０００２】[0002]
【従来の技術】従来の代表的な半導体集積回路の大容量
負荷駆動回路を図６、図８に示す。2. Description of the Related Art A conventional large-capacity load driving circuit of a typical semiconductor integrated circuit is shown in FIGS.
【０００３】図６はＣＭＯＳ回路での大容量負荷駆動回
路であり、図中の数字は各ＭＯＳトランジスタのゲート
幅（μｍ）を示す。FIG. 6 shows a large-capacity load drive circuit in a CMOS circuit, and the numbers in the figure show the gate width (μm) of each MOS transistor.
【０００４】Ｐ型ＭＯＳトランジスタ（以下ＰＭＯＳと
略記する）Ｍ３１は、ソース端子が電圧源端子Ｔ３１に
接続され、ゲート端子は入力端子ＩＮに、ドレイン端子
はＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと略記する）
Ｍ３２のドレイン端子及び次段のインバータのＰＭＯＳ
Ｍ３３のゲート端子とＮＭＯＳ Ｍ３４のゲート端子
に接続され、ＮＭＯＳ Ｍ３２のゲート端子は入力端子
ＩＮに、ソース端子は電圧源端子Ｔ３２にそれぞれ接続
されている。A P-type MOS transistor (hereinafter abbreviated as PMOS) M31 has a source terminal connected to a voltage source terminal T31, a gate terminal as an input terminal IN, and a drain terminal as an N-type MOS transistor (hereinafter abbreviated as NMOS).
The drain terminal of M32 and the PMOS of the next-stage inverter
The gate terminal of the M33 and the gate terminal of the NMOS M34 are connected to each other. The gate terminal of the NMOS M32 is connected to the input terminal IN and the source terminal thereof is connected to the voltage source terminal T32.
【０００５】ＰＭＯＳ Ｍ３３のソース端子は電圧源端
子Ｔ３１に、ドレイン端子はＮＭＯＳ Ｍ３４のドレイ
ン端子及び次段のインバータのＰＭＯＳ Ｍ３５、ＮＭ
ＯＳＭ３６のゲート端子に接続されている。ＮＭＯＳ
Ｍ３４のソース端子は電圧源端子Ｔ３２に接続され、Ｐ
ＭＯＳ Ｍ３５のソース端子は電圧源端子Ｔ３１に、ド
レイン端子は出力端子ＯＵＴ及びＮＭＯＳ Ｍ３６のド
レイン端子に、ＮＭＯＳ Ｍ３６のソース端子は電圧源
端子Ｔ３２にそれぞれ接続されている。The source terminal of the PMOS M33 is the voltage source terminal T31, the drain terminal is the drain terminal of the NMOS M34 and the PMOS M35 and NM of the next-stage inverter.
It is connected to the gate terminal of the OSM 36. NMOS
The source terminal of M34 is connected to the voltage source terminal T32, and P
The source terminal of the MOS M35 is connected to the voltage source terminal T31, the drain terminal is connected to the output terminal OUT and the drain terminal of the NMOS M36, and the source terminal of the NMOS M36 is connected to the voltage source terminal T32.
【０００６】このようにＭＯＳトランジスタで論理回路
を構成した場合には、ＭＯＳトランジスタは、その伝達
コンダクタンス（ゲート幅に比例）が通常の論理回路を
構成のゲート幅では、小さいために、電流駆動能力が小
さく、大容量の負荷を高速に動作することが困難になる
ようにトランジスタサイズを次段になるに従って大きく
したインバータ回路をカスケード接続して構成するよう
にしている。When a logic circuit is formed of MOS transistors in this way, the MOS transistor has a small transfer conductance (proportional to the gate width) at the gate width of a normal logic circuit. In order to make it difficult to operate a large-capacity load at a high speed, it is configured to cascade-connect inverter circuits whose transistor sizes are increased toward the next stage.
【０００７】次にＢｉＣＭＯＳ回路での大容量負荷駆動
回路の例を示す。Next, an example of a large-capacity load drive circuit in a BiCMOS circuit will be shown.
【０００８】図７は、通常の論理回路を構成する中のイ
ンバータ回路である。FIG. 7 shows an inverter circuit in a normal logic circuit.
【０００９】ＰＭＯＳ Ｍ４１はソース端子が電圧源端
子Ｔ４１に、ドレイン端子はＮＭＯＳ Ｍ４２のドレイ
ン端子及びＮＰＮバイポーラトランジスタ（以下ＮＰＮ
Ｔｒと略記する）のベースに、ゲート端子は入力端子
ＩＮ及びＮＭＯＳ Ｍ４２のゲート端子、ＮＭＯＳ Ｍ
４３のゲート端子にそれぞれ接続されている。ＮＭＯＳ
Ｍ４２のソース端子は電圧源端子Ｔ４２に、ＮＭＯＳ
Ｍ４３のドレイン端子は出力端子ＯＵＴ及びＮＰＮ
Ｔｒ Ｑ４１のエミッタ端子、ＮＰＮ ＴｒＱ４２のコ
レクタ端子にそれぞれ接続され、ソース端子は抵抗Ｒ４
１を介して電圧源端子Ｔ４２及びＮＰＮ Ｔｒ Ｑ４２
のベース端子に接続されている。ＮＰＮ Ｔｒ Ｑ４１
のコレクタ端子は電圧源端子Ｔ４１に、ＮＰＮ Ｔｒ
Ｑ４２のエミッタ端子は電圧源端子Ｔ４２にそれぞれ接
続されている。The source terminal of the PMOS M41 is the voltage source terminal T41, and the drain terminal is the drain terminal of the NMOS M42 and the NPN bipolar transistor (hereinafter NPN).
(Abbreviated as Tr), the gate terminal is the input terminal IN and the gate terminal of the NMOS M42,
43 are connected to the respective gate terminals. NMOS
The source terminal of M42 is the voltage source terminal T42, and the NMOS
The drain terminal of M43 is output terminal OUT and NPN
It is connected to the emitter terminal of Tr Q41 and the collector terminal of NPN TrQ42, respectively, and the source terminal is resistor R4.
1 through voltage source terminal T42 and NPN Tr Q42
It is connected to the base terminal of. NPN Tr Q41
The collector terminal of the NPN Tr is connected to the voltage source terminal T41.
The emitter terminals of Q42 are connected to the voltage source terminal T42, respectively.
【００１０】上記図７で説明したＢｉＣＭＯＳインバー
タ回路を、図８で示すように、ＢｉＣＭＯＳインバータ
回路Ｃ５１を１段目１個でその入力端子が大容量負荷駆
動回路の入力端子ＩＮになり、出力端子は次段のＢｉＣ
ＭＯＳインバータ３個の入力端子に、次段の３個の出力
端子は３段目のＢｉＣＭＯＳインバータ７個の入力端子
に、３段目の７個の出力端子は大容量負荷駆動回路の出
力端子ＯＵＴとなる構成にしている。As shown in FIG. 8, the BiCMOS inverter circuit described with reference to FIG. 7 has one BiCMOS inverter circuit C51 in the first stage, and its input terminal becomes the input terminal IN of the large-capacity load drive circuit and the output terminal. Is the next BiC
Three input terminals of the MOS inverter, three output terminals of the next stage are seven input terminals of the BiCMOS inverter of the third stage, and seven output terminals of the third stage are output terminals OUT of the large-capacity load drive circuit. It is configured to be.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、叙上の
従来における半導体集積回路の高負荷駆動回路では、Ｃ
ＭＯＳ回路、ＢｉＣＭＯＳ回路共にインバータ回路を数
段直列に接続するために、入力信号に対する出力信号の
遅延が大きくなる。However, in the conventional high load drive circuit for the semiconductor integrated circuit described above, C
Since several inverter circuits are connected in series in both the MOS circuit and the BiCMOS circuit, the delay of the output signal with respect to the input signal becomes large.
【００１２】またこのような高負荷駆動回路では、出力
が高負荷でかつその駆動する回路までの配線が長いこと
が多く、このために、出力波形の形状がかなりなまって
きて、このなまりによる次段の回路の遅れ、また次段の
回路の入力スレッシュホールド電位のばらつきにより、
次段の回路の遅延時間もばらついてしまうというような
課題があった。Further, in such a high load driving circuit, the output is high load and the wiring to the driving circuit is often long, so that the shape of the output waveform becomes considerably rounded, and the following waveform due to the rounding is generated. Due to the delay of the circuit of the next stage and the variation of the input threshold potential of the circuit of the next stage,
There was a problem that the delay time of the circuit in the next stage was also varied.
【００１３】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and therefore an object of the present invention is to provide a novel semiconductor integrated circuit capable of solving the above problems inherent in the conventional art. Especially.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体集積回路は、コンデンサと一方
向素子とによって構成され電位を押し上げるレベル変換
回路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタにより構成され前記レベル変換回路により電位を押
し上げられた信号の低電位側を接地電位にする振幅変換
回路とを備えて構成される。In order to achieve the above object, a semiconductor integrated circuit according to the present invention comprises a level conversion circuit composed of a capacitor and a unidirectional element for increasing the potential, a P-type MOS transistor and an N-type. And an amplitude conversion circuit configured to make the low potential side of the signal, which is composed of a MOS transistor and whose potential has been boosted by the level conversion circuit, to have the ground potential.
【００１５】[0015]
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be specifically described with reference to the drawings for each of its preferred embodiments.
【００１６】図１は本発明による第１の一実施例を示す
回路構成図である。また図２はその波形図である。FIG. 1 is a circuit configuration diagram showing a first embodiment according to the present invention. Further, FIG. 2 is a waveform diagram thereof.
【００１７】図１を参照するに、参照符号１は本発明の
大容量負荷駆動回路を示し、その回路構成は、入力端子
ＩＮがコンデンサＣ１及びインバータ回路Ｉ１、Ｉ２の
入力に接続され、コンデンサＣ１の入力と反対側の端子
は一方向素子であるダイオードＤ１のカソードとダイオ
ードＤ２のアノードとＰＭＯＳ Ｍ１のウェル電極に接
続され、ダイオードＤ１のアノードは例えば＋５Ｖの電
圧源端子Ｔ１に接続され、ダイオードＤ２のカソードは
ＰＭＯＳ Ｍ１のソース端子に接続され、ＰＭＯＳ Ｍ
１のドレイン端子は出力負荷駆動インバータＩ３及びＮ
ＭＯＳ Ｍ２のドレイン端子に、ＮＭＯＳ Ｍ２のソー
ス端子は例えば０Ｖの電圧源端子Ｔ２に接続され、ウェ
ル電極も０Ｖの電圧源端子Ｔ２に接続され、ＰＭＯＳ
Ｍ１とＮＭＯＳ Ｍ２のゲート端子はそれぞれ大容量負
荷駆動回路１の入力端子ＩＮからインバータＩ１、Ｉ２
を介して接続されており、出力負荷駆動インバータＩ３
の出力は大容量負荷駆動回路１の出力端子ＯＵＴとなっ
ている。大容量負荷駆動回路１の出力負荷として、任意
のブロック（ＢＬＯＣＫ）２とそのブロックまでの配線
３が接続されている。Referring to FIG. 1, reference numeral 1 indicates a large-capacity load driving circuit of the present invention, the circuit configuration of which is such that an input terminal IN is connected to an input of a capacitor C1 and inverter circuits I1 and I2, and a capacitor C1. Is connected to the cathode of the diode D1, which is a one-way element, the anode of the diode D2, and the well electrode of the PMOS M1, and the anode of the diode D1 is connected to the voltage source terminal T1 of, for example, +5 V, and the diode D2. The cathode of is connected to the source terminal of PMOS M1,
The drain terminal of 1 is an output load drive inverter I3 and N
To the drain terminal of the MOS M2, the source terminal of the NMOS M2 is connected to, for example, the 0V voltage source terminal T2, and the well electrode is also connected to the 0V voltage source terminal T2.
The gate terminals of M1 and NMOS M2 are connected to the input terminals IN of the large-capacity load drive circuit 1 and the inverters I1 and I2, respectively.
Output load drive inverter I3
Is the output terminal OUT of the large-capacity load drive circuit 1. As an output load of the large-capacity load drive circuit 1, an arbitrary block (BLOCK) 2 and a wiring 3 to the block are connected.
【００１８】次に回路動作について図２を用いて説明す
る。入力端子ＩＮに０Ｖが与えられている時には、Ｂの
ノードは電圧源端子Ｔ１電位５ＶからダイオードＤ１の
Ｖｆ１段分下がった約４．８Ｖになっており、入力端子
ＩＮが０Ｖから５Ｖに変化すると、ノードＢの電位は最
高で＋５Ｖ押し上げられる。この電位はノードＡにつく
容量値で調整可能であり、図２では入力波形がＩＮ、ノ
ードＢがＢで示されている。Next, the circuit operation will be described with reference to FIG. When 0V is applied to the input terminal IN, the node of B is about 4.8V, which is lower than the voltage source terminal T1 potential of 5V by Vf1 stage of the diode D1, and when the input terminal IN changes from 0V to 5V. , The potential of the node B is pushed up by + 5V at the maximum. This potential can be adjusted by the capacitance value attached to the node A. In FIG. 2, the input waveform is IN and the node B is B.
【００１９】この時、ＰＭＯＳ Ｍ１は入力端子ＩＮが
０Ｖの時“ＯＦＦ”、５Ｖの時“ＯＮ”、ＮＭＯＳ Ｍ
２は入力端子ＩＮが０Ｖの時“ＯＮ”、５Ｖの時“ＯＦ
Ｆ”することにより、ノードＡには入力端子ＩＮが０Ｖ
のとき０Ｖ、入力端子ＩＮが５ＶのときノードＢの電位
からダイオードＤ２のＶｆ１段分だけ下がった電位とな
る。図２ではノードＡの値はＡで示されている。At this time, the PMOS M1 is "OFF" when the input terminal IN is 0V, "ON" when the input terminal IN is 5V, and the NMOS M1.
2 is "ON" when the input terminal IN is 0V and "OF" when it is 5V.
By setting F ", the input terminal IN becomes 0V at the node A.
Is 0 V, and when the input terminal IN is 5 V, the potential is lower than the potential of the node B by Vf1 stages of the diode D2. In FIG. 2, the value of the node A is indicated by A.
【００２０】前述したように、ノードＡには０Ｖから
７．０Ｖ程度の振幅で信号が出るために、インバータＩ
３の駆動能力が上がり、遅延時間を高速にすることが可
能である。As described above, since the signal is output to the node A with an amplitude of about 0V to 7.0V, the inverter I
It is possible to increase the driving ability of No. 3 and shorten the delay time.
【００２１】次に本発明による第２の実施例について図
面を参照して説明する。Next, a second embodiment according to the present invention will be described with reference to the drawings.
【００２２】図３は本発明による第２の実施例を示す回
路構成図である。FIG. 3 is a circuit configuration diagram showing a second embodiment according to the present invention.
【００２３】図３を参照するに、この第２の実施例の回
路構成は、第１の実施例からＩ３のインバータ回路を抜
いたものである。回路動作は第１の実施例で説明してい
るので省略する。Referring to FIG. 3, the circuit configuration of the second embodiment is obtained by removing the I3 inverter circuit from the first embodiment. Since the circuit operation has been described in the first embodiment, it will be omitted.
【００２４】図４は、本第２の実施例のチップレイアウ
ト図である。図５は本第２の実施例の波形図である。FIG. 4 is a chip layout diagram of the second embodiment. FIG. 5 is a waveform diagram of the second embodiment.
【００２５】図４において、参照符号４１は入出力バッ
ファ部、４２はＲＡＭ等の内部セルの大部分をしめるマ
クロ、４３は本発明の第２の実施例である入力バッフ
ァ、４４はマクロ上配線、４５は入力バッファ４３の信
号を直接受ける内部ロジックをそれぞれ示す。In FIG. 4, reference numeral 41 is an input / output buffer section, 42 is a macro that occupies most of internal cells such as RAM, 43 is an input buffer according to the second embodiment of the present invention, and 44 is a macro upper wiring. , 45 are internal logics that directly receive the signal of the input buffer 43.
【００２６】近年半導体集積回路では、図４に示すよう
にＲＡＭのような大きなマクロを置くことが多くなって
きているが、入力バッファ４３の信号を内部ロジック４
５に伝える為には、マクロ４２上を通らなければならな
いので、かなりの配線長を必要とするために、内部ロジ
ック４５の手前のノードＣではかなり波形がなまってし
まう。In recent years, in semiconductor integrated circuits, a large macro such as a RAM is often placed as shown in FIG. 4, but the signal of the input buffer 43 is changed to the internal logic 4.
In order to transmit the signal to the signal No. 5, it has to pass through the macro 42, so that a considerable wiring length is required, so that the waveform is considerably blunted at the node C before the internal logic 45.
【００２７】図５の波形図において、ｐで示されている
のは入力波形、ｂは通常の入力バッファ時の図４のノー
ドＣの波形、ｃは本発明による入力バッファ４３のノー
ドＣの波形である。In the waveform diagram of FIG. 5, reference numeral p designates an input waveform, b designates the waveform of the node C in FIG. 4 in a normal input buffer, and c designates the waveform of the node C of the input buffer 43 according to the present invention. Is.
【００２８】図５で示されるように、ノードＣの電位は
かなりなまってしまうために、たとえば内部ロジック４
５の入力スレッショールドが３．０Ｖであるとすると通
常の入力バッファでは、出力波形が０Ｖと５Ｖの間で動
くので、波形のなまりが大きいとこのなまりの影響で内
部ロジック４５までの信号伝播に、ｔ1 の時間がかかっ
てしまう。As shown in FIG. 5, since the potential of the node C is considerably weakened, for example, the internal logic 4
Assuming that the input threshold of 5 is 3.0V, the output waveform moves between 0V and 5V in a normal input buffer. Therefore, if the rounding of the waveform is large, the signal propagation to the internal logic 45 is affected by this rounding. In addition, it takes t1 time.
【００２９】しかしながら本発明をもちいれば、出力波
形が０Ｖと７．０Ｖで動くために、伝播時間ｔ2 はなま
りの影響をうけにくく、高速に内部ロジックに信号を伝
播することができる。However, according to the present invention, since the output waveform moves at 0 V and 7.0 V, the propagation time t2 is not easily affected by the rounding, and the signal can be propagated to the internal logic at high speed.
【００３０】[0030]
【発明の効果】以上説明したように、本発明によれば、
高負荷駆動回路の出力振幅を電源電圧より大きくなるよ
うにしたので、次段の回路の駆動能力を高め、また出力
波形のなまりによる次段回路への信号伝播時間の遅れを
抑えるという効果が得られる。As described above, according to the present invention,
Since the output amplitude of the high-load drive circuit is set to be larger than the power supply voltage, it has the effect of increasing the drive capability of the circuit in the next stage and suppressing the delay in the signal propagation time to the next stage circuit due to the rounding of the output waveform. To be
【図１】本発明による第１の実施例を示す回路構成図で
ある。FIG. 1 is a circuit configuration diagram showing a first embodiment according to the present invention.
【図２】第１の実施例の波形図である。FIG. 2 is a waveform diagram of the first embodiment.
【図３】本発明による第２の実施例を示す回路構成図で
ある。FIG. 3 is a circuit configuration diagram showing a second embodiment according to the present invention.
【図４】第２の実施例のチップレイアウト図である。FIG. 4 is a chip layout diagram of a second embodiment.
【図５】第２の実施例の波形図である。FIG. 5 is a waveform diagram of the second embodiment.
【図６】従来のＣＭＯＳ回路図である。FIG. 6 is a conventional CMOS circuit diagram.
【図７】ＢｉＣＭＯＳインバータ回路図である。FIG. 7 is a BiCMOS inverter circuit diagram.
【図８】従来のＢｉＣＭＯＳ回路図である。FIG. 8 is a conventional BiCMOS circuit diagram.
Ｄ１、Ｄ２…ダイオード Ｃ１…容量 Ｉ１、Ｉ２、Ｉ３…インバータ Ｍ１、Ｍ３１、Ｍ３３、Ｍ３５、Ｍ４１…Ｐ型ＭＯＳト
ランジスタ Ｍ２、Ｍ３２、Ｍ３４、Ｍ３６、Ｍ４２、Ｍ４３…Ｎ型
ＭＯＳトランジスタ Ｒ４１…抵抗 Ｑ４１、Ｑ４２…ＮＰＮバイポーラトランジスタ Ｃ５１…ＢｉＣＭＯＳインバータ ４１…入出力バッファ部 ４２…ＲＡＭマクロ等の大きいマクロ ４３…入力バッファ ４４…マクロ上配線 ４５…内部ロジックD1, D2 ... Diode C1 ... Capacitance I1, I2, I3 ... Inverter M1, M31, M33, M35, M41 ... P-type MOS transistor M2, M32, M34, M36, M42, M43 ... N-type MOS transistor R41 ... Resistor Q41, Q42 ... NPN bipolar transistor C51 ... BiCMOS inverter 41 ... Input / output buffer section 42 ... Large macro such as RAM macro 43 ... Input buffer 44 ... Macro upper wiring 45 ... Internal logic
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/06 Ｃ 9184−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H03K 17/06 C 9184-5J
Claims (1)
され電位を押し上げるレベル変換回路と、Ｐ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタにより構成され、
前記レベル変換回路により電位を押し上げられた信号の
低電位側を接地電位にする振幅変換回路とを備えること
を特徴とする半導体集積回路。1. A level conversion circuit configured by a capacitor and a one-way element to raise a potential, and a level conversion circuit configured by a P-type MOS transistor and an N-type MOS transistor,
A semiconductor integrated circuit, comprising: an amplitude conversion circuit that sets a low potential side of a signal whose potential is boosted by the level conversion circuit to a ground potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195637A JPH0636573A (en) | 1992-07-22 | 1992-07-22 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195637A JPH0636573A (en) | 1992-07-22 | 1992-07-22 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636573A true JPH0636573A (en) | 1994-02-10 |
Family
ID=16344483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195637A Pending JPH0636573A (en) | 1992-07-22 | 1992-07-22 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636573A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816594A (en) * | 1985-04-12 | 1989-03-28 | Fujian Teachers University | Coupling agent system of aluminium |
-
1992
- 1992-07-22 JP JP4195637A patent/JPH0636573A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816594A (en) * | 1985-04-12 | 1989-03-28 | Fujian Teachers University | Coupling agent system of aluminium |
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