JPH0635870A - Distributed loading system - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、幾つかのコンピュータ
がネットワークで結ばれた分散コンピュータシステム
や、複数のＣＰＵ（中央演算処理装置：プロセッサ）か
らなるマルチＣＰＵコンピュータ、あるいは極めて多数
のＣＰＵからなる超並列コンピュータのごとき、少なく
とも複数のプロセッサを含む負荷分散システムに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention comprises a distributed computer system in which several computers are connected by a network, a multi-CPU computer including a plurality of CPUs (central processing units), or an extremely large number of CPUs. The present invention relates to a load balancing system including at least a plurality of processors such as a massively parallel computer.
【０００２】[0002]
【従来の技術】コンピュータの利用形態としては、一つ
の場所に比較的大きなコンピュータが設置され、これが
多数のユーザや機器からの計算要求を処理する集中処理
方式が長い間用いられてきた。2. Description of the Related Art As a mode of use of a computer, a relatively large computer is installed in one place, and a centralized processing system for processing calculation requests from a large number of users and devices has been used for a long time.
【０００３】これに対して、近年、コンピュータの価格
低下と小型化に伴い、幾つかのコンピュータを通信網で
結合し、これらのコンピュータが共同で計算要求を処理
する、分散処理方式が用いられるようになってきた。こ
のような分散処理方式は、一つのコンピュータに負荷が
集中することなく、又、一台のコンピュータが故障した
場合に他のコンピュータが仕事を肩代りできるために、
信頼性が優れている。On the other hand, in recent years, along with the price reduction and miniaturization of computers, a distributed processing system is proposed in which several computers are connected by a communication network and these computers jointly process calculation requests. Has become. In such a distributed processing system, the load is not concentrated on one computer, and when one computer fails, another computer can take over the work.
Excellent reliability.
【０００４】このような分散処理方式の考え方は、一台
のコンピュータについても取入れられている。すなわ
ち、従来からの単一のプロセッサ（ＣＰＵ）のみのコン
ピュータだけでなく、母線（バス）でつながれた幾つか
のプロセッサからなるマルチＣＰＵのコンピュータが使
われるようになっている。これは、大規模な科学技術計
算の場合に、複数のプロセッサに計算を分担させること
によって処理を並列化し、計算を高速化しようというも
のであるが、これは与えられた負荷を複数のプロセッサ
に分散する負荷分散となっている。The concept of such a distributed processing system is also taken into account for a single computer. That is, not only a conventional computer having only a single processor (CPU) but also a multi-CPU computer including several processors connected by a bus (bus) has come to be used. In the case of large-scale scientific and technological calculation, this is to speed up the calculation by dividing the calculation into multiple processors to parallelize the processing. The load is distributed.
【０００５】又、このようなマルチＣＰＵの考え方を更
に発展させたものと考えられる超並列コンピュータが近
年脚光を浴びている。これは、極めて多数のプロセッサ
を用いて、並列処理を行い、それによって大規模な科学
技術計算やデータ検索などを高速に行うことを目的とし
たものである。例えばＭＩＴ（マサチューセッツ工科大
学）で開発されたコネクション・マシンはこのような超
並列コンピュータの代表的なものであり、現在市販され
ている。さらに、同じくＭＩＴでは、現在Ｊマシンと呼
ばれる超並列コンピュータが開発されており、この超並
列コンピュータは高い並列性のため、細粒度コンピュー
タとも呼ばれている。Further, a massively parallel computer, which is considered to be a further development of the concept of such a multi-CPU, has been in the spotlight in recent years. This is intended to perform parallel processing by using an extremely large number of processors, and thereby to perform large-scale scientific and technological calculations and data retrieval at high speed. For example, a connection machine developed at MIT (Massachusetts Institute of Technology) is a typical example of such a massively parallel computer and is currently on the market. Further, also in MIT, a massively parallel computer called J machine is currently being developed, and this massively parallel computer is also called a fine grain computer because of its high parallelism.
【０００６】このように、現在、形態に多少の差はあ
れ、多数のプロセッサが通信網や母線で結合された分散
プロセッサシステムが実際に利用され、又、研究開発の
対象となっているが、このような分散プロセッサシステ
ムを実現する場合の問題点の一つは、プロセッサの協調
方法であり、これに関する多くの研究がなされている。As described above, at present, although there are some differences in form, a distributed processor system in which a large number of processors are connected by a communication network or a bus is actually used and is a subject of research and development. One of the problems in realizing such a distributed processor system is a method of coordinating processors, and many studies have been made on this.
【０００７】図７は従来の負荷分散システムの一例を示
すものであり、幾つかのプロセッサ１１，１２，１３，
…１ｎが通信線２を介して連結されている。このシステ
ムにおいて、例えばプロセッサ１１に多くの負荷が集中
して流入すると、プロセッサ１１は他のプロセッサ１
２，１３，…にその負荷の一部を引き受けてくれるよう
に要求を出すことが考えられる。FIG. 7 shows an example of a conventional load balancing system, which includes several processors 11, 12, 13,
1n are connected via the communication line 2. In this system, for example, when a large amount of load is concentrated and flows into the processor 11, the processor 11 is replaced by another processor 1.
It is conceivable to request 2, 13, ... to accept a part of the load.
【０００８】[0008]
【発明が解決しようとする課題】この時、プロセッサ１
１は、無条件に他のプロセッサ１２，１３，…１ｎに負
荷を転送することはできない。他のプロセッサもその能
力の限界近くまで負荷の処理をしていたり、あるいは故
障している可能性もあり、そのようなプロセッサへ負荷
を転送することは不適切である。又、処理能力の高いプ
ロセッサにより多くの負荷を引き受けてもらうなど、負
荷の配分の仕方にも適切な協調方法が必要である。At this time, the processor 1
1 cannot unconditionally transfer the load to the other processors 12, 13, ... 1n. It is improper to transfer the load to other processors, because the other processors may be processing the loads close to their capacity limits or may have failed. In addition, it is necessary to have an appropriate coordination method in the way of load distribution, such as having a processor with high processing capacity accept more load.
【０００９】しかしながら、従来の通信方式でこのよう
な協調を行おうとすると、何回も交信を繰り返す必要が
あり、協調のために多くの時間と手間が費やされること
になる。例えば、この場合、プロセッサ１１は他のプロ
セッサにそれぞれ負荷引き受けを依頼するメッセージを
通信路２を介して他のプロセッサに送り、これに対し
て、他のプロセッサは、その状態をプロセッサ１１に教
えるメッセージを返す等の交信の繰り返しが必要であ
り、即応性は低くなる。However, in order to perform such cooperation by the conventional communication method, it is necessary to repeat communication many times, and a lot of time and effort are spent for cooperation. For example, in this case, the processor 11 sends a message requesting the load acceptance of each of the other processors to the other processor via the communication path 2, while the other processor informs the processor 11 of its state. It is necessary to repeat communication such as returning, and the responsiveness becomes low.
【００１０】分散プロセッサシステムのプロセッサ群が
協同して負荷を処理して行く過程を、分散プロセッサシ
ステムが外部環境の変化に対して適応して行く過程とし
て見ると、上述のような負荷分散は、各プロセッサが論
理的に互いに交渉しながら適応してゆくことに対応す
る。これは人間社会になぞらえれば、お互いの状況を確
認しながら、話合いで一歩一歩仕事を進めることに対応
する。Looking at the process in which the processor groups of the distributed processor system cooperate to process the load as a process in which the distributed processor system adapts to changes in the external environment, the load distribution as described above is It corresponds to each processor adapting logically while negotiating with each other. If this is compared to human society, this corresponds to step by step discussions while confirming each other's situation.
【００１１】しかしながら、このような形の適応は、外
部環境の変化が急激な場合とか、極めて複雑な相互交渉
を必要とする場合には、外部に対する適応が著しく遅く
なる可能性がある。[0011] However, such a form of adaptation may significantly slow down the adaptation to the outside when the external environment changes rapidly or when extremely complicated mutual negotiation is required.
【００１２】本発明は、外部環境変化に対して各コンピ
ュータ等がより能動的かつ自律的に反応する反射的適応
を実現可能な負荷分散システムを提供することを目的と
する。It is an object of the present invention to provide a load balancing system capable of realizing reflexive adaptation in which each computer or the like reacts more actively and autonomously to changes in the external environment.
【００１３】[0013]
【課題を解決するための手段】本発明は前記目的を達成
するため、請求項１に対応する発明は、少なくとも複数
のプロセッサが、共通の通信網又は共通の通信母線によ
って結合された負荷分散プロセッサシステムにおいて、
各プロセッサのいそがしさの状態をそのプロセッサのポ
テンシャル信号としてポテンシャル信号母線を付加し、
前記各プロセッサが前記ポテンシャル信号母線から他の
プロセッサの状態を知り、それに基づいてプロセッサ群
が協同動作することを可能にした負荷分散システムであ
る。In order to achieve the above object, the present invention provides a load balancing processor in which at least a plurality of processors are connected by a common communication network or a common communication bus. In the system,
A potential signal busbar is added by using the busyness state of each processor as the potential signal of that processor,
This is a load balancing system in which each of the processors knows the states of other processors from the potential signal bus, and based on that, the processor groups can cooperate with each other.
【００１４】[0014]
【作用】請求項１に対応する発明によれば、プロセッサ
間の論理的な通信線に加えて、各プロセッサのいそがし
さの状態を、ポテンシャル信号母線に導入するようにし
たので、全プロセッサの状態を同時に把握でき、これに
基づいて自らの行うべき動作を自律的に決めて動作し、
これらの自律的な動作の総合的な結果としてプロセッサ
群の協調的な集合的動作が実現可能となる。According to the invention corresponding to claim 1, the state of busyness of each processor is introduced into the potential signal bus in addition to the logical communication line between the processors. Can be grasped at the same time, and based on this, it autonomously decides its own actions and operates
As a result of these autonomous operations, cooperative collective operation of the processor group can be realized.
【００１５】[0015]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明による負荷分散システムの概
略構成を示すブロック図である。従来の分散プロセッサ
システム１では、プロセッサ１１，１２，１３，…１ｎ
間は、通信路２によって通信可能に構成されているだけ
であるが、分散プロセッサシステムでは、これに加え
て、各プロセッサ１１〜１ｎ間に各プロセッサ１１〜１
ｎのいそがしさの状態をアナログ信号であるポテンシャ
ル信号として表示するポテンシャル信号母線３1〜３nが
付加されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a schematic configuration of a load balancing system according to the present invention. In the conventional distributed processor system 1, the processors 11, 12, 13, ... 1n
However, in the distributed processor system, in addition to this, each of the processors 11 to 1n is connected between the processors 11 to 1n.
Potential signal buses 3 1 to 3 n are added to display the busy state of n as a potential signal which is an analog signal.
【００１６】この場合、通信路２は外部環境の変化に対
して、各プロセッサ１１〜１ｎが論理的にメッセージを
交換し合って適応して行く論理的適応を行うのに対し
て、ポテンシャル信号母線３1は、外部環境変化に対し
て各コンピュータがより能動的且つ自律的に反応する反
射的適応を実現することが可能となっている。以下、こ
のことについて、具体的な実施例によって説明する。In this case, the communication path 2 performs logical adaptation in which the processors 11 to 1n logically exchange messages to adapt to changes in the external environment, while the potential signal busbar is adapted. 3 1 can realize reflexive adaptation in which each computer responds more actively and autonomously to changes in the external environment. Hereinafter, this will be described with reference to specific examples.
【００１７】図２は本発明の第１の実施例を示すブロッ
ク図である。プロセッサ１１は、入力部１１ａ、バッフ
ァ記憶部１１ｂ、演算部１１ｃ、通信制御部１１ｄ、通
信部１１ｅからなっており、またプロセッサ１２も同様
に入力部１２ａ、バッファ記憶部１２ｂ、演算部１２
ｃ、通信制御部１２ｄ、通信部１２ｅからなり、他のプ
ロセッサ…１ｎもプロセッサ１１，１２と同様な構成と
なっており、これらはいずれも以下に述べる負荷分散機
能を有している。FIG. 2 is a block diagram showing the first embodiment of the present invention. The processor 11 includes an input unit 11a, a buffer storage unit 11b, a calculation unit 11c, a communication control unit 11d, and a communication unit 11e, and the processor 12 similarly has an input unit 12a, a buffer storage unit 12b, and a calculation unit 12.
c, a communication control unit 12d, and a communication unit 12e, the other processors ... 1n have the same configuration as the processors 11 and 12, and each of them has a load balancing function described below.
【００１８】今、例えば、プロセッサ１１の入力部１１
ａよりジョブが流入するが、このショブは一旦バッファ
記憶部１１ｂに蓄積される。演算部１１ｃはバッファ記
憶部１１ｂ内のショブを次々に処理するが、ショブの流
入が演算部１１ｃの能力を上回る場合にはバッファ記憶
部１１ｂの残留ショブ量は増加を続ける。この動作は、
他のプロセッサ１２，…１ｎも同様になる。Now, for example, the input unit 11 of the processor 11
Although a job flows in from a, this shovel is temporarily stored in the buffer storage unit 11b. The arithmetic unit 11c processes the shovels in the buffer storage unit 11b one after another, but when the inflow of shovel exceeds the capacity of the arithmetic unit 11c, the residual shovel amount in the buffer storage unit 11b continues to increase. This behavior is
The same applies to the other processors 12, ... 1n.
【００１９】ここで、Ｖi をプロセッサ１ｉのポテンシ
ャルとし、Ｃi を正の定数とし、ｕi をバッファ記憶部
１ｉｂ内の残留ジョブ量としたとき、ポテンシャルＶi
は、（１）式に示すように残留ジョブ量ｕi に比例する
ものとして定義されている。 Ｖi ＝ｕi ／Ｃi …（１）Here, when V i is the potential of the processor 1 i , C i is a positive constant, and u i is the residual job amount in the buffer storage unit 1 ib, the potential V i
Is defined as being proportional to the residual job amount u i as shown in equation (1). V i = u i / C i (1)
【００２０】このように定義されたポテンシャルＶ
i は、ポテンシャル信号母線３iに常に表示されてい
る。他のプロセッサ１ｊも同様にポテンシャルＶj をポ
テンシャル信号母線３jに常に表示されるので、プロセ
ッサ１ｉは他のプロセッサ、例えばプロセッサ１ｊのポ
テンシャルＶj やプロセッサ１ｋのポテンシャルＶk 等
を通信制御部１ｉｄについても取り込むことができる。
通信制御部１ｉｄは、自分のポテンシャルと他のプロセ
ッサのポテンシャルを参照し、プロセッサ１ｉからプロ
セッサ１ｋへのジョブ転送指示量ｆkiを決める。プロセ
ッサ１ｉの通信制御部１ｉｄの実現手段としては、例え
ば ｆki＝Ａki（Ｖk −Ｖi ） …（２） （Ａkiは比例定数） 等のアルゴリズムに基づいてジョブ転送指示量を決める
演算装置で実現することもできる。The potential V defined in this way
i is always displayed on the potential signal bus 3 i . Similarly, the potential V j of the other processor 1 j is always displayed on the potential signal bus 3 j , so that the processor 1 i indicates the potential V j of the other processor, for example, the processor 1 j or the potential V k of the processor 1 k, to the communication control unit 1 id. Can also be captured.
The communication control unit 1id refers to its own potential and the potentials of other processors to determine the job transfer instruction amount f ki from the processor 1i to the processor 1k. As a means for realizing the communication control unit 1id of the processor 1i, for example, a calculation for determining the job transfer instruction amount based on an algorithm such as f ki = A ki (V k −V i ) ... (2) (A ki is a proportional constant) It can also be realized by a device.
【００２１】図３は、これとは異なる手段例えば、ニュ
ーラルネットによるパターン処理装置を説明するための
図である。この場合には、｛Ｖi ｝を入力パターンとす
ると、経験的な知識に従って、適切なジョブ転送指示量
｛ｆki｝を出力する。例えば、ニューラルネットを用い
た場合には、図３のように、入力層のニューロンに｛Ｖ
i ｝を入力すると、出力層から｛ｆki｝が得られるよう
なニューラルネットを構成することができる。ニューラ
ルネットはディジタル演算装置や、アナログ演算装置に
よって実現される。FIG. 3 is a diagram for explaining a pattern processing device using a means different from this, for example, a neural network. In this case, when {V i } is used as an input pattern, an appropriate job transfer instruction amount {f ki } is output according to empirical knowledge. For example, when a neural network is used, as shown in FIG.
By inputting i }, it is possible to construct a neural network in which {f ki } is obtained from the output layer. The neural network is realized by a digital arithmetic unit or an analog arithmetic unit.
【００２２】プロセッサ１ｉの通信部１ｉｅの通信制御
部１ｉｄによって決められた転送指示量に基づいて他の
プロセッサにジョブを転送する。これは、通常のダイレ
クト・メモリ・アクセスで実現される。すなわち、図４
に示すように、プロセッサ１ｉから他のプロセッサ１ｋ
へのジョブ転送では、先ず、通信部１ｉｅがアドレス線
に通信部１ｋｅのアドレスを送出し、同時にコントロー
ル線に送信要求（通信部ｋがジョブを受信するように要
求）を出す。通信部ｋはこれらの信号から自分が選択さ
れ、送信要求があることを知ると、アクノリッジ信号
（認識信号）を出し、受信準備ができていることを通信
部１ｉｅに知らせる。通信部１ｉｅはｆkiによって示さ
れる指示量に比例したバイト数のジョブをプロセッサ１
ｋのバッファ記憶部１ｋｂに転送する。通信部１ｋｅ
は、これらジョブを受信終了すると、受信終了通知を通
信部１ｉｅに送出する。これをプロセッサ１ｉからジョ
ブを転送すべき全てのプロセッサに対して繰り返す。The job is transferred to another processor based on the transfer instruction amount determined by the communication control unit 1id of the communication unit 1ie of the processor 1i. This is achieved with normal direct memory access. That is, FIG.
, The processor 1i to another processor 1k
In the job transfer to, the communication unit 1ie first sends the address of the communication unit 1ke to the address line, and at the same time issues a transmission request (request for the communication unit k to receive the job) to the control line. When the communication unit k knows that it has been selected from these signals and there is a transmission request, it issues an acknowledge signal (recognition signal) to inform the communication unit 1ie that it is ready to receive. The communication unit 1ie uses the processor 1 to execute a job whose number of bytes is proportional to the instruction amount indicated by f ki .
It is transferred to the buffer storage unit 1 kb of k. Communication unit 1ke
When receiving these jobs, sends a reception completion notification to the communication unit 1ie. This is repeated for all the processors to which the job is transferred from the processor 1i.
【００２３】図５（ｂ）は３台のプロセッサ１，２，３
の場合の負荷分散機能を示している。このシステムで
は、プロセッサの処理能力に比べて小さい極めて多数の
ジョブが連続的に流入するため、流入ジョブ量と残留シ
ョブ量共に平均化して連続量として示してある。ここで
は、時間とショブ量はある基準値からの比として、〔pu
(per unit)〕値で表してある。又、外部環境の急変とし
ては、プロセッサ１に時間０から２〔pu〕の間に４．０
〔pu〕のジョブが流入した場合を示している。図５
（ａ）はプロセッサ間の負荷分散を行わなかった場合で
あり、プロセッサ１に急激に注入されたジョブはプロセ
ッサ１の残留ジョブとして残り、なかなか処理されない
のに対して、図５（ｂ）に示すように、本発明に基づい
て３つのプロセッサがポテンシャルＶ1 ，Ｖ2 ，Ｖ3 を
出力し、これらに基づく適切な通信制御が行われた場合
には、プロセッサ１のバッファ記憶部のジョブ残留をプ
ロセッサ２と３とがポテンシャルＶ1 の増加として能動
的に感知し、自律的に遅れることなくジョブの引き受け
をすることによって、迅速な処理が可能となっている。FIG. 5B shows three processors 1, 2, 3
The load balancing function in the case of is shown. In this system, an extremely large number of jobs, which are smaller than the processing capacity of the processor, continuously flow in, so both the inflowing job amount and the residual shovel amount are averaged and shown as a continuous amount. Here, the time and the amount of shovel are defined as the ratio from a certain reference value, [pu
(per unit)] value. In addition, as a sudden change in the external environment, the processor 1 has a time interval of 4.0 [4.0] from time 0 to 2 [pu].
It shows the case where the job of [pu] has flowed in. Figure 5
FIG. 5A shows a case where the load is not distributed between the processors, and a job that is abruptly injected into the processor 1 remains as a residual job of the processor 1 and is not easily processed, while FIG. As described above, when the three processors output the potentials V 1 , V 2 and V 3 according to the present invention and appropriate communication control based on these is performed, the remaining jobs in the buffer storage unit of the processor 1 are retained. The processors 2 and 3 actively detect the increase of the potential V 1 and autonomously take over the job without delay, thereby enabling the rapid processing.
【００２４】本発明は、前述した実施例に限定されず、
例えば以下のように変形して実施できる。前述の第１の
実施例では、通信制御部１ｉｄは他のすべてのプロセッ
サのポテンシャルを用いているが、ポテンシャル群の一
部のみでも良く、実際に利用されるポテンシャルの数を
限定するものではない。又、これに伴い、ポテンシャル
信号母線は全プロセッサにつながる単一の母線である必
要はなく幾つかに分割されていてもよいし、ポテンシャ
ル信号母線とつながりがなく、従来の通信路のみでつな
がれている幾つかのプロセッサが含まれていてもよい。
図２のブロック図に示すプロセッサ内部の構成が異なる
場合であっても同様に実施できる。The present invention is not limited to the embodiments described above,
For example, it can be modified as follows. In the above-described first embodiment, the communication control unit 1id uses the potentials of all other processors, but only a part of the potential group may be used, and the number of potentials actually used is not limited. . Also, along with this, the potential signal bus does not have to be a single bus that is connected to all processors, and may be divided into several bus lines. Some processors may be included.
Even if the internal configuration of the processor shown in the block diagram of FIG. 2 is different, it can be similarly implemented.
【００２５】又、いそがしさの状態を示すポテンシャル
の定義としても種々の定義の仕方を許すものであり、本
実施例の定義に限定されない。このようなポテンシャル
の定義としては他の形式の定義も考えられる。又、一つ
のプロセッサに対して２つ以上のポテンシャルを定義す
ることも考えられ、この例に示した定義に限定されな
い。Further, the definition of the potential showing the state of busyness allows various definition methods, and is not limited to the definition of this embodiment. Other types of definitions can be considered as the definition of such potential. It is also possible to define two or more potentials for one processor, and the definition is not limited to that shown in this example.
【００２６】更に図６に示すように、ポテンシャル信号
母線３１，３２…３ｎは幾つかに分割されていてもよ
く、又、一部のプロセッサがポテンシャル信号母線とつ
ながらない場合も本発明によって包含される。Further, as shown in FIG. 6, the potential signal bus lines 31, 32, ... 3n may be divided into several parts, and the case where some processors are not connected to the potential signal bus line is also covered by the present invention. .
【００２７】さらに、前述の実施例は、プロセッサ１１
〜１ｎに応じた数のポテンシャル信号母線３1〜３nを用
いた例であるが、これをポテンシャル信号母線を共通と
し、各プロセッサ１１〜１ｎのこみ具合を時分割処理で
表示させるようにしてもよい。また、ポテンシャル信号
母線の実現方法も前述した実施例ではアナログ信号を直
接信号線に送出する方法を用いているが、本発明に示し
たポテンシャル信号母線の機能の範囲内で、それと同等
のものをディジタル方式で実現してもよい。その他、本
発明はその要旨を変更しない範囲内で種々変形して実施
できる。Further, in the above-described embodiment, the processor 11
This is an example in which the number of potential signal buses 3 1 to 3 n corresponding to ˜1 n is used, but this is made to be common to the potential signal buses, and the depths of the processors 11 to 1 n are displayed by time division processing. Good. Further, the method of realizing the potential signal bus bar also uses the method of directly sending the analog signal to the signal line in the above-mentioned embodiment, but within the range of the function of the potential signal bus bar shown in the present invention, an equivalent method thereof should be used. It may be realized by a digital method. Besides, the present invention can be variously modified and implemented within the scope of the invention.
【００２８】[0028]
【発明の効果】以上述べた本発明によれば、プロセッサ
間の論理的な通信に加えて、各プロセッサの状態を集約
して表示する量であるポテンシャルを導入し、これを常
時表示する母線を付加し、各プロセッサがこの母線上の
ポテンシャルを観測することによって全プロセッサの状
態を同時に把握し、これに基づいて自らの行うべき動作
を自律的に決めて動作し、これらの自律的な動作の総合
的な結果としてプロセッサ群の協調的な集合的動作を実
現する負荷分散システムが提供される。According to the present invention described above, in addition to logical communication between processors, a potential which is an amount for collectively displaying the states of each processor is introduced, and a bus bar that constantly displays this is introduced. In addition, each processor simultaneously grasps the state of all processors by observing the potential on this bus, and based on this, it autonomously decides its own actions and operates, and The overall result is to provide a load balancing system that realizes cooperative collective operation of processors.
【図１】本発明の負荷分散システムの概略構成を示すブ
ロック図。FIG. 1 is a block diagram showing a schematic configuration of a load balancing system of the present invention.
【図２】本発明の一実施例を示すブロック図。FIG. 2 is a block diagram showing an embodiment of the present invention.
【図３】図２の動作を説明するための図。FIG. 3 is a diagram for explaining the operation of FIG.
【図４】図２の動作を説明するためのタイムチャート。FIG. 4 is a time chart for explaining the operation of FIG.
【図５】本発明の作用時を説明するための図。FIG. 5 is a diagram for explaining the operation of the present invention.
【図６】本発明の他の実施例を示すブロック図。FIG. 6 is a block diagram showing another embodiment of the present invention.
【図７】従来の分散プロセッサシステムの一例を示すブ
ロック図。FIG. 7 is a block diagram showing an example of a conventional distributed processor system.
１…従来の分散プロセッサシステム、１１，１２，１
３，…プロセッサ、１１ａ，１２ａ，…入力部、１１
ｂ，１２ｂ，…バッファ記憶部、１１ｃ，１２ｃ，…演
算部、１１ｄ，１２ｄ，…通信制御部、１１ｅ，１２
ｅ，…通信部、２…従来の通信部、３…ポテンシャル信
号母線、３１，３２，…分割されたポテンシャル信号母
線。1 ... Conventional distributed processor system, 11, 12, 1
3, ... Processor, 11a, 12a, ... Input unit, 11
b, 12b, ... Buffer storage unit, 11c, 12c, ... Arithmetic unit, 11d, 12d, ... Communication control unit, 11e, 12
e, ... Communication unit, 2 ... Conventional communication unit, 3 ... Potential signal bus bar, 31, 32, ... Divided potential signal bus bar.
Claims (1)
通信網又は共通の通信母線によって結合された負荷分散
プロセッサシステムにおいて、各プロセッサのいそがし
さの状態をそのプロセッサのポテンシャル信号としてポ
テンシャル信号母線を付加し、前記各プロセッサが前記
ポテンシャル信号母線から他のプロセッサの状態を知
り、それに基づいてプロセッサ群が協同動作することを
可能にした負荷分散システム。1. In a load balancing processor system in which at least a plurality of processors are connected by a common communication network or a common communication bus, a potential signal bus is added with the busy state of each processor as a potential signal of the processor. A load balancing system in which each of the processors knows the states of other processors from the potential signal bus, and the processors can operate cooperatively based on the states.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673092A JPH0635870A (en) | 1992-07-14 | 1992-07-14 | Distributed loading system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673092A JPH0635870A (en) | 1992-07-14 | 1992-07-14 | Distributed loading system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635870A true JPH0635870A (en) | 1994-02-10 |
Family
ID=16193639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18673092A Pending JPH0635870A (en) | 1992-07-14 | 1992-07-14 | Distributed loading system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635870A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084343A1 (en) | 2000-04-28 | 2001-11-08 | Taisho Pharmaceutical Co., Ltd. | Method for assigning job in parallel processing method and parallel processing method |
-
1992
- 1992-07-14 JP JP18673092A patent/JPH0635870A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084343A1 (en) | 2000-04-28 | 2001-11-08 | Taisho Pharmaceutical Co., Ltd. | Method for assigning job in parallel processing method and parallel processing method |
| US7370328B2 (en) | 2000-04-28 | 2008-05-06 | Honda Motor Co., Ltd. | Method for assigning job in parallel processing method and parallel processing method |
| CN100394416C (en) * | 2000-04-28 | 2008-06-11 | 大正制药株式会社 | Method for assigning job in parallel processing method and parallel processing method |
| EP2202640A1 (en) | 2000-04-28 | 2010-06-30 | Taisho Pharmaceutical Co. Ltd. | Job assignment method in parallel processing method and parallel processing method |
| EP2204735A1 (en) | 2000-04-28 | 2010-07-07 | Taisho Pharmaceutical Co. Ltd. | Job assignment method in parallel processing method and parallel processing method |
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