JPH0635846A - Semiconductor integrated circuit device containing dma function - Google Patents

Abstract

PURPOSE:To provide a semiconductor integrated circuit device which contains a DMA function to secure a high speed operation even in a DMA function operating state. CONSTITUTION:A CPU address bus 1 and a CPU data bus 2 are provided together with the switch means 6 and 7 which are provided at the connection part between a peripheral address bus 11 and a peripheral data bus 12 to which the peripheral elements capable of the DMA operations is connected and then connect and disconnect these address and data buses of the CPU and peripheral sides, respectively, and a DMA control means 8 which is connected to both buses 11 and 12 and transmits the controls signal to control the DMA operation or to instructs both means 6 and 7 to perform the breaking actions in a DMA operating state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マイクロコンピュータ
等のＤＭＡ機能を有する集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device having a DMA function such as a microcomputer.

【０００２】[0002]

【従来の技術とその課題】ダイレクト メモリ アクセス
(以下、ＤＭＡと記す)機能を有し、ワンチップにてなる
マイクロコンピュータ等においては、従来ＤＭＡ機能動
作中には、ＤＭＡ動作を行うため当該マイクロコンピュ
ータに備わる中央演算処理装置(以下、ＣＰＵと記す)は
メモリやＩ/Ｏ機器のためにバスを解放しなければなら
ない。よって、ＤＭＡ機能動作中においてはＣＰＵは動
作を停止せざるを得ず、マイクロコンピュータの高速動
作の妨げとなるという問題点がある。本発明はこのよう
な問題点を解決するためになされたもので、ＤＭＡ機能
動作中にあっても高速動作可能なＤＭＡ機能を有する半
導体集積回路装置を提供することを目的とする。[Prior art and its problems] Direct memory access
In a one-chip microcomputer or the like having a function (hereinafter, referred to as DMA), a central processing unit (hereinafter, referred to as a CPU) included in the microcomputer for performing the DMA operation is conventionally performed during the DMA function operation. Note) must free the bus for memory and I / O devices. Therefore, there is a problem that the CPU must stop the operation during the DMA function operation, which hinders the high speed operation of the microcomputer. The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor integrated circuit device having a DMA function that can operate at high speed even while the DMA function is operating.

【０００３】[0003]

【課題を解決するための手段】本発明は、ＣＰＵと該Ｃ
ＰＵの動作に直接関係するデータを扱うＣＰＵ側素子と
を接続するＣＰＵ側アドレスバス及びＣＰＵ側データバ
スと、上記ＣＰＵに対してペリフェラル側の関係であり
ＤＭＡ動作が可能なペリフェラル側素子が接続されるペ
リフェラル側アドレスバス及びペリフェラル側データバ
スとの接続部に備わり、上記ＣＰＵ側アドレスバスと上
記ペリフェラル側アドレスバスとの接続及び遮断、並び
に上記ＣＰＵ側データバスと上記ペリフェラル側データ
バスとの接続及び遮断の動作を行うスイッチ手段と、上
記ペリフェラル側アドレスバス及び上記ペリフェラル側
データバスに接続され、上記ＤＭＡ動作を制御し又、上
記ＤＭＡ動作中は上記スイッチ手段に上記遮断動作を行
わしめる制御信号を送出するＤＭＡ制御手段と、を備え
たことを特徴とする。The present invention provides a CPU and a C
A CPU-side address bus and a CPU-side data bus that connect a CPU-side element that handles data directly related to the operation of the PU, and a peripheral-side element that is in a peripheral-side relationship with the CPU and is capable of DMA operation are connected. A connection part between the peripheral side address bus and the peripheral side data bus is provided, and the CPU side address bus and the peripheral side address bus are connected and disconnected, and the CPU side data bus and the peripheral side data bus are connected and A switch signal for performing a shutoff operation is connected to the peripheral side address bus and the peripheral side data bus to control the DMA operation, and a control signal for causing the switch operation to perform the shutoff operation during the DMA operation. And a DMA control means for sending the data. .

【０００４】又、本発明は、上記ＤＭＡ制御手段及び上
記ＣＰＵの出力側が接続され、上記ＤＭＡ制御手段が送
出する上記制御信号及び上記ＣＰＵが上記ペリフェラル
側素子にアクセスするためのアクセス信号の両方が供給
されたとき上記ＣＰＵへのクロック信号の供給を停止す
るクロック信号供給停止手段を備えることもできる。According to the present invention, the output side of the DMA control means and the output side of the CPU are connected, and both the control signal sent by the DMA control means and the access signal for the CPU to access the peripheral side element are provided. It is also possible to provide a clock signal supply stopping means for stopping the supply of the clock signal to the CPU when supplied.

【０００５】[0005]

【作用】このように構成することでスイッチ手段は、Ｄ
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりＣＰＵ側とペリフェラル側とのアドレ
ス、データの各バスを遮断する。よって、ＤＭＡ動作中
にあってもＣＰＵはＣＰＵ側素子にアクセスすることが
できＣＰＵにおける演算処理が停止する必要はない。こ
のようにスイッチ手段及びＤＭＡ制御手段は、システム
が高速動作するように作用する。With this configuration, the switch means is
When the MA operation is started, the control signal sent from the DMA control means shuts off the address and data buses between the CPU side and the peripheral side. Therefore, the CPU can access the elements on the CPU side even during the DMA operation, and it is not necessary to stop the arithmetic processing in the CPU. In this way, the switch means and the DMA control means operate so that the system operates at high speed.

【０００６】又、クロック信号供給停止手段は、ＤＭＡ
動作中にＣＰＵがペリフェラル側素子にアクセスしよう
とした場合には、ＣＰＵへのクロック信号の供給を停止
するので、システムの正常な動作を維持するように作用
する。The clock signal supply stopping means is a DMA.
When the CPU tries to access the peripheral-side element during operation, the supply of the clock signal to the CPU is stopped, so that the system operates normally.

【０００７】[0007]

【実施例】本発明のＤＭＡ機能を有する半導体集積回路
装置の一実施例を図１を参照し以下に説明する。アドレ
スバス及びデータバスには、ＣＰＵ３、ＣＰＵ３にて実
行されるプログラムを記憶しているプログラムＲＯＭ
４、ワーキングメモリ５、並びにペリフェラル素子９,
１０、及びＤＭＡ動作を行う場合に各素子間の動作制御
を行うＤＭＡ制御装置８等がそれぞれ接続される。又、
アドレスバスには、ＣＰＵ３が送出する信号をデコード
しクロック信号供給停止回路１３へ送出するデコーダ１
７が接続される。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor integrated circuit device having a DMA function of the present invention will be described below with reference to FIG. The address bus and the data bus have a CPU 3 and a program ROM storing a program executed by the CPU 3.
4, working memory 5, and peripheral device 9,
10 and a DMA control device 8 for controlling the operation between the respective elements when performing the DMA operation are connected. or,
On the address bus, the decoder 1 that decodes the signal sent by the CPU 3 and sends it to the clock signal supply stop circuit 13
7 is connected.

【０００８】尚、本実施例では、ＣＰＵ３と、ＣＰＵ３
がアクセスする素子であってＤＭＡ動作を行なわない素
子である、プログラムＲＯＭ４、ワーキングメモリ５、
クロック信号供給停止回路１３、及びデコーダ１７をＣ
ＰＵ側素子と呼び、一方、ＤＭＡ動作を行なう素子を含
む上記ＣＰＵ側素子以外のものをペリフェラル側素子と
呼ぶ。ペリフェラル側素子として本実施例では、ペリフ
ェラル素子９,１０及びＤＭＡ制御装置８であり、他の
具体例としては画像メモリ、画像処理回路、シリアルポ
ート、パラレルポート等がある。In this embodiment, the CPU3 and the CPU3
A program ROM 4, a working memory 5, which is an element that is accessed by the user and does not perform the DMA operation.
The clock signal supply stop circuit 13 and the decoder 17 are connected to C
Elements on the PU side are called elements on the other hand, and elements other than the elements on the CPU side, including elements that perform DMA operation, are called elements on the peripheral side. In this embodiment, the peripheral elements are the peripheral elements 9 and 10 and the DMA controller 8, and other specific examples are an image memory, an image processing circuit, a serial port, a parallel port, and the like.

【０００９】又、本実施例では、回路構成上、上記ＣＰ
Ｕ側素子及び上記ペリフェラル側素子は混在するのでは
なくそれぞれある領域に集約されている。さらに、本実
施例では、上記ＣＰＵ側素子が集約されているＣＰＵ側
素子領域３０におけるアドレスバスをＣＰＵ側アドレス
バス１、上記ＣＰＵ側素子領域３０におけるデータバス
をＣＰＵ側データバス２と呼び、上記ペリフェラル側素
子が集約されているペリフェラル側素子領域３１におけ
るアドレスバスをペリフェラル側アドレスバス１１、上
記ペリフェラル側素子領域３１におけるデータバスをペ
リフェラル側データバス１２と呼ぶものとする。Further, in this embodiment, due to the circuit configuration, the CP
The U-side elements and the peripheral-side elements do not coexist but are concentrated in a certain area. Further, in this embodiment, the address bus in the CPU side element region 30 in which the CPU side elements are integrated is called the CPU side address bus 1, and the data bus in the CPU side element region 30 is called the CPU side data bus 2. The address bus in the peripheral-side element region 31 in which the peripheral-side elements are integrated is referred to as the peripheral-side address bus 11, and the data bus in the peripheral-side element region 31 is referred to as the peripheral-side data bus 12.

【００１０】尚、ＣＰＵ側素子として上述した各素子に
限るものではなく、又、ペリフェラル側素子として上述
した各素子に限るものではない。The CPU-side element is not limited to the above-mentioned elements, and the peripheral-side element is not limited to the above-mentioned elements.

【００１１】上記ＣＰＵ側素子領域３０と上記ペリフェ
ラル側素子領域３１の境界部分におけるアドレスバスに
はＣＰＵ側素子領域３０からペリフェラル側素子領域３
１方向へアドレスが供給されるようにして、例えばスリ
ーステートバッファ６がアドレスバスに直列に設けら
れ、又、上記境界部分におけるデータバスにはＣＰＵ側
素子領域３０とペリフェラル側素子領域３１との双方向
にデータが伝達されるようにして、例えばスリーステー
トバッファ７がデータバスに直列に設けられる。From the CPU-side element region 30 to the peripheral-side element region 3 on the address bus at the boundary between the CPU-side element region 30 and the peripheral-side element region 31.
For example, a three-state buffer 6 is provided in series with the address bus so that the address is supplied in one direction, and both the CPU-side element region 30 and the peripheral-side element region 31 are provided in the data bus at the boundary portion. For example, the three-state buffer 7 is provided in series with the data bus so that the data is transmitted in the opposite direction.

【００１２】これらのスリーステートバッファ６及び７
における制御端子はＤＭＡ制御装置８に接続され、これ
らスリーステートバッファ６及び７はＤＭＡ制御装置８
がＤＭＡ動作を行う場合にＤＭＡ制御装置８が送出する
ハイ(Ｈ)レベルの制御信号(図１内ではＤＭＡＢＵＳＹ
と記す)によりハイインピーダンス状態となり、アドレ
スバスにおけるアドレスの伝送、データバスにおけるデ
ータの伝送を遮断する。These three-state buffers 6 and 7
Is connected to the DMA controller 8, and these three-state buffers 6 and 7 are connected to the DMA controller 8.
Control signal of a high (H) level sent out by the DMA control device 8 when performing a DMA operation (in FIG. 1, DMABUSY
Will cause a high-impedance state and interrupt the transmission of addresses on the address bus and the transmission of data on the data bus.

【００１３】又、ＤＭＡ制御装置８の出力側には、ＤＭ
Ａ動作中であり、かつＣＰＵ３がペリフェラル側素子へ
アクセスしようとした場合にＣＰＵ３へクロック信号の
供給を停止するクロック信号供給停止回路１３が接続さ
れクロック信号供給停止回路１３の出力側はＣＰＵ３の
クロック入力端子に接続される。On the output side of the DMA controller 8, DM
A clock signal supply stop circuit 13 is connected to stop the supply of the clock signal to the CPU3 when the CPU3 is operating and the CPU3 tries to access the peripheral side element. The output side of the clock signal supply stop circuit 13 is the clock of the CPU3. Connected to the input terminal.

【００１４】クロック信号供給停止回路１３の具体的な
回路構成を図２を参照し説明する。ＤＭＡ動作への移行
とともにＤＭＡ制御装置８が送出するＨレベルの上記制
御信号と、ＣＰＵ３がペリフェラル側素子にアクセスす
る場合にＣＰＵ３が送出するＨレベルのアクセス信号が
デコーダ１７にてデコードされたＣＳＰＥＲＩ信号とが
供給されるＮＡＮＤ回路１４の出力側は、ＣＰＵ３へ供
給されるクロック信号がインバータにて反転された反転
クロック信号にて動作するフリップフロップ回路１５の
データ入力端子に接続される。フリップフロップ回路１
５のデータ出力端子は、上記クロック信号が一方の入力
端子に供給されるＡＮＤ回路１６の他方の入力端子に接
続され、ＡＮＤ回路１６の出力側はＣＰＵ３のクロック
入力端子に接続される。A specific circuit configuration of the clock signal supply stop circuit 13 will be described with reference to FIG. With the transition to the DMA operation, the control signal of H level sent by the DMA controller 8 and the access signal of H level sent by the CPU 3 when the CPU 3 accesses the peripheral-side element are decoded by the decoder 17 at the CSPERI signal. The output side of the NAND circuit 14 to which is supplied is connected to the data input terminal of the flip-flop circuit 15 which operates by the inverted clock signal obtained by inverting the clock signal supplied to the CPU 3. Flip-flop circuit 1
The data output terminal 5 is connected to the other input terminal of the AND circuit 16 to which the clock signal is supplied to one input terminal, and the output side of the AND circuit 16 is connected to the clock input terminal of the CPU 3.

【００１５】このように構成されるクロック信号供給停
止回路１３は以下のように動作する。即ち、ＤＭＡ制御
装置８が送出するＨレベルの上記制御信号とＣＰＵ３が
送出するＨレベルの上記アクセス信号がともにＮＡＮＤ
回路１４に供給されたときにはフリップフロップ回路１
５はロー(Ｌ)レベルの信号をＡＮＤ回路１６へ送出する
ので、ＡＮＤ回路１６はＣＰＵ３へクロック信号を送出
しない。よってクロック信号供給停止回路１３はＣＰＵ
３の動作を停止させる。The clock signal supply stopping circuit 13 thus constructed operates as follows. That is, the H-level control signal sent by the DMA controller 8 and the H-level access signal sent by the CPU 3 are both NAND.
When supplied to the circuit 14, the flip-flop circuit 1
5 sends a low (L) level signal to the AND circuit 16, so that the AND circuit 16 does not send a clock signal to the CPU 3. Therefore, the clock signal supply stopping circuit 13 is a CPU
The operation of 3 is stopped.

【００１６】以上のように構成されるＤＭＡ機能を有す
る半導体集積回路装置の動作を以下に説明する。上記半
導体集積回路装置がＤＭＡ動作を行っていない場合に
は、ＤＭＡ制御装置８はＬレベルの制御信号を送出して
いるので、スリーステートバッファ６及び７は、ＣＰＵ
側アドレスバス１とペリフェラル側アドレスバス１１と
を接続状態とし、ＣＰＵ側データバス２とペリフェラル
側データバス１２とを接続状態とする。よってＣＰＵ３
が送出するアドレスはＣＰＵ側の素子４,５、あるいは
ペリフェラル側素子９,１０へも供給され、又、データ
バスを介してＣＰＵ側素子、ペリフェラル側素子間でデ
ータの伝達が行なわれる。The operation of the semiconductor integrated circuit device having the DMA function configured as described above will be described below. When the semiconductor integrated circuit device is not performing the DMA operation, the DMA control device 8 sends an L level control signal, so that the three-state buffers 6 and 7 are the CPUs.
The side address bus 1 and the peripheral side address bus 11 are connected, and the CPU side data bus 2 and the peripheral side data bus 12 are connected. Therefore CPU3
Is also supplied to the CPU side elements 4 and 5 or the peripheral side elements 9 and 10, and data is transmitted between the CPU side element and the peripheral side elements via the data bus.

【００１７】一方、上記半導体集積回路装置がＤＭＡ動
作を行う場合には、ＤＭＡ制御装置８はＨレベルの制御
信号を送出するので、スリーステートバッファ６及び７
は、ＣＰＵ側アドレスバス１とペリフェラル側アドレス
バス１１とを遮断状態とし、ＣＰＵ側データバス２とペ
リフェラル側データバス１２とを遮断状態とする。On the other hand, when the semiconductor integrated circuit device performs the DMA operation, the DMA control device 8 sends an H level control signal, so that the three-state buffers 6 and 7 are provided.
Disconnects the CPU-side address bus 1 and the peripheral-side address bus 11 from each other, and disconnects the CPU-side data bus 2 and the peripheral-side data bus 12 from each other.

【００１８】よってＤＭＡ動作が行なわれる場合には、
ＣＰＵ側素子領域３０に含まれる各回路は、ペリフェラ
ル側素子領域に含まれる各回路の動作に関係なく、ＣＰ
Ｕ側アドレスバス１及びＣＰＵ側データバス２を介して
アドレス、データの伝達を行うことができるので、ＤＭ
Ａ動作中であってもＣＰＵ３は独自に演算処理を実行す
ることができる。尚、上述したようにＣＰＵ３がペリフ
ェラル側素子へアクセスするアクセス信号を送出しない
限りクロック信号はＣＰＵ３へ供給されるので、ＤＭＡ
動作中であっても上述のようにＣＰＵ３は独自に演算処
理が可能である。このようにＤＭＡ動作中であってもＣ
ＰＵ３は動作を停止することなく演算動作を行うことが
できるので、システム全体として高速動作を行うことが
できる。Therefore, when the DMA operation is performed,
Each circuit included in the CPU-side element region 30 is independent of the operation of each circuit included in the peripheral-side element region.
Since the address and data can be transmitted via the U-side address bus 1 and the CPU-side data bus 2, DM
Even during the A operation, the CPU 3 can independently execute the arithmetic processing. As described above, the clock signal is supplied to the CPU 3 unless the CPU 3 sends an access signal for accessing the peripheral-side element.
Even during operation, the CPU 3 can independently perform arithmetic processing as described above. In this way, even during the DMA operation, C
Since the PU 3 can perform the arithmetic operation without stopping the operation, the high speed operation can be performed as the entire system.

【００１９】一方、ペリフェラル側素子領域３１に含ま
れる各回路においても、ＣＰＵ側素子領域３０に含まれ
る各回路の動作に関係なく、ペリフェラル側アドレスバ
ス１１及びペリフェラル側データバス１２を介してアド
レス、データの伝達を行うことができるので、ＤＭＡ動
作を行うことができる。On the other hand, even in each circuit included in the peripheral-side element region 31, an address via the peripheral-side address bus 11 and the peripheral-side data bus 12 is irrespective of the operation of each circuit included in the CPU-side element region 30. Since the data can be transmitted, the DMA operation can be performed.

【００２０】次に、ＤＭＡ動作が上述したように行なわ
れている期間にＣＰＵ３がペリフェラル側素子へアクセ
スするためのアクセス信号を送出した場合を図３を参照
し説明する。図３の(d)に示すように、ＤＭＡ制御装置
８がＨレベルの制御信号(図３内ではＤＭＡＢＵＳＹと
記す)を送出しておりＤＭＡ動作中にあるとき、ＣＰＵ
３が上記アクセス信号(図３内ではＣＳＰＥＲＩと記す)
を送出していない期間においては、クロック信号供給停
止回路１３を構成するＡＮＤ回路１６は、図３の(f)に
示すように時刻t１から時刻t２にて、図３の(a)に示す
クロック信号(図３内ではＣＰＵＩＮと記す)をそのまま
ＣＰＵ３へ送出する。Next, a case where the CPU 3 sends an access signal for accessing the peripheral-side element during the period when the DMA operation is performed as described above will be described with reference to FIG. As shown in (d) of FIG. 3, when the DMA control device 8 is sending an H level control signal (denoted as DMABUSY in FIG. 3) and is in the DMA operation, the CPU
3 is the above access signal (indicated as CSPERI in FIG. 3)
In the period in which the clock signal supply stop circuit 13 is not transmitted, the AND circuit 16 included in the clock signal supply stop circuit 13 operates from the time t1 to the time t2 as shown in FIG. The signal (denoted as CPUIN in FIG. 3) is sent to the CPU 3 as it is.

【００２１】しかし、図３の(c)に示すようにＣＰＵ３
が時刻t３にてＨレベルの上記アクセス信号を送出する
ことで、クロック信号供給停止回路１３を構成するＮＡ
ＮＤ回路１４はＬレベルの信号をフリップフロップ回路
１５へ送出する。よってフリップフロップ回路１５は、
図３の(e)に示すように時刻t３にてＬレベルの信号を送
出するので、時刻t３から上記ＡＮＤ回路１６はＣＰＵ
３へクロック信号の送出を停止する。したがって、ＣＰ
Ｕ３の演算動作は停止され、ＣＰＵ３は停止直前の状態
を保持する。However, as shown in FIG. 3C, the CPU 3
Sends the H-level access signal at time t3, and the NA forming the clock signal supply stop circuit 13
The ND circuit 14 sends an L level signal to the flip-flop circuit 15. Therefore, the flip-flop circuit 15
As shown in (e) of FIG. 3, since the L level signal is sent out at time t3, the AND circuit 16 starts the CPU from time t3.
The output of the clock signal to 3 is stopped. Therefore, CP
The arithmetic operation of U3 is stopped, and the CPU 3 holds the state immediately before the stop.

【００２２】時間が経過し、ＤＭＡ制御装置８がＤＭＡ
動作を終了したとき、図３の(d)に示すように時刻t４に
てＤＭＡ制御装置８が送出する制御信号はＬレベルに変
化する。よってクロック信号供給停止回路１３を構成す
るＮＡＮＤ回路１４を介してＣＰＵ３の送出しているＨ
レベルのアクセス信号が上記フリップフロップ回路１５
へ供給され、フリップフロップ回路１５は時刻t５にて
クロック信号に同期してＨレベルの信号をＡＮＤ回路１
６へ送出する。よって次にＡＮＤ回路１６へクロック信
号が供給される時刻t６からＡＮＤ回路１６はＣＰＵ３
へクロック信号を送出するようになる。したがって、Ｃ
ＰＵ３は停止している動作を再開する。As time passes, the DMA controller 8
When the operation is completed, the control signal sent by the DMA controller 8 changes to the L level at time t4 as shown in FIG. 3 (d). Therefore, the H signal sent by the CPU 3 is sent through the NAND circuit 14 which constitutes the clock signal supply stop circuit 13.
The access signal of the level is the flip-flop circuit 15
The flip-flop circuit 15 supplies the H level signal to the AND circuit 1 in synchronization with the clock signal at time t5.
Send to 6. Therefore, from the time t6 when the clock signal is supplied to the AND circuit 16 next,
To send a clock signal to. Therefore, C
PU3 resumes the stopped operation.

【００２３】このように、ＤＭＡ動作中にＣＰＵ３がペ
リフェラル側素子へアクセスしようとした場合には、Ｃ
ＰＵ３の動作を停止させるので、システムの正しい動作
を維持することができる。As described above, when the CPU 3 tries to access the peripheral side device during the DMA operation, C
Since the operation of PU3 is stopped, the correct operation of the system can be maintained.

【００２４】上述した実施例において、ＣＰＵ側素子領
域３０及びペリフェラル側素子領域３１に備わる各回路
は、ワンチップの半導体集積回路にて構成しても良い。In the above-described embodiment, each circuit provided in the CPU side element region 30 and the peripheral side element region 31 may be constituted by a one-chip semiconductor integrated circuit.

【００２５】[0025]

【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡ動作が開始するとともにＤＭＡ制御手段が送出する
制御信号によりスイッチ手段がＣＰＵ側とペリフェラル
側とのアドレス、データの各バスを遮断することより、
ＤＭＡ動作中にあってもＣＰＵはＣＰＵ側素子にアクセ
スすることができＣＰＵにおける演算処理を停止する必
要はなくなる。よってＤＭＡ動作を行ってもシステム全
体として高速動作することができるようになる。As described above in detail, according to the present invention, D
When the MA operation starts and the control signal sent from the DMA control means causes the switch means to shut off each address and data bus between the CPU side and the peripheral side,
Even during the DMA operation, the CPU can access the elements on the CPU side, and it is not necessary to stop the arithmetic processing in the CPU. Therefore, even if the DMA operation is performed, the entire system can operate at high speed.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明のＤＭＡ機能を有する半導体集積回路
装置の一実施例における構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a semiconductor integrated circuit device having a DMA function of the present invention.

【図２】 図１に示すクロック信号供給停止回路の構成
を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a clock signal supply stop circuit shown in FIG.

【図３】 本発明のＤＭＡ機能を有する半導体集積回路
装置の動作を説明するためのタイミングチャートであ
る。FIG. 3 is a timing chart for explaining the operation of the semiconductor integrated circuit device having the DMA function of the present invention.

【符号の説明】[Explanation of symbols]

１…ＣＰＵ側アドレスバス、２…ＣＰＵ側データバス、
３…ＣＰＵ、６,７…スリーステートバッファ、８…Ｄ
ＭＡ制御装置、１１…ペリフェラル側アドレスバス、１
２…ペリフェラル側データバス、３０…ＣＰＵ側素子領
域、３１…ペリフェラル側素子領域。1 ... CPU side address bus, 2 ... CPU side data bus,
3 ... CPU, 6, 7 ... Three-state buffer, 8 ... D
MA controller, 11 ... Address bus on peripheral side, 1
2 ... Peripheral side data bus, 30 ... CPU side element area, 31 ... Peripheral side element area.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 中央演算処理装置と該中央演算処理装置
の動作に直接関係するデータを扱う中央演算処理装置側
素子とを接続する中央演算処理装置側アドレスバス及び
中央演算処理装置側データバスと、上記中央演算処理装
置に対してペリフェラル側の関係でありＤＭＡ動作が可
能なペリフェラル側素子が接続されるペリフェラル側ア
ドレスバス及びペリフェラル側データバスとの接続部に
備わり、上記中央演算処理装置側アドレスバスと上記ペ
リフェラル側アドレスバスとの接続及び遮断、並びに上
記中央演算処理装置側データバスと上記ペリフェラル側
データバスとの接続及び遮断の動作を行うスイッチ手段
と、 上記ペリフェラル側アドレスバス及び上記ペリフェラル
側データバスに接続され、上記ＤＭＡ動作を制御し又、
上記ＤＭＡ動作中は上記スイッチ手段に上記遮断動作を
行わしめる制御信号を送出するＤＭＡ制御手段と、を備
えたことを特徴とするＤＭＡ機能を有する半導体集積回
路装置。1. A central processing unit side address bus and a central processing unit side data bus connecting a central processing unit and a central processing unit side element for handling data directly related to the operation of the central processing unit. The central processing unit side address is provided at the connection part with the peripheral side address bus and the peripheral side data bus to which the peripheral side device that is in the peripheral side relationship with the central processing unit and is capable of DMA operation is connected. Switch means for connecting and disconnecting a bus and the peripheral side address bus, and connecting and disconnecting the central processing unit side data bus and the peripheral side data bus, and the peripheral side address bus and the peripheral side It is connected to a data bus and controls the above DMA operation.
A semiconductor integrated circuit device having a DMA function, comprising: DMA control means for sending a control signal to the switch means during the DMA operation. 【請求項２】 上記ＤＭＡ制御手段及び上記中央演算処
理装置の出力側が接続され、上記ＤＭＡ制御手段が送出
する上記制御信号及び上記中央演算処理装置が上記ペリ
フェラル側素子にアクセスするためのアクセス信号の両
方が供給されたとき上記中央演算処理装置へのクロック
信号の供給を停止するクロック信号供給停止手段を備え
た、請求項１記載のＤＭＡ機能を有する半導体集積回路
装置。2. The DMA control means and the output side of the central processing unit are connected, and the control signal sent by the DMA control means and an access signal for the central processing unit to access the peripheral-side element. 2. The semiconductor integrated circuit device having a DMA function according to claim 1, further comprising clock signal supply stopping means for stopping the supply of the clock signal to the central processing unit when both are supplied.