JPH0635841A - Bus controller - Google Patents

Abstract

PURPOSE:To surely perform the DMA transfer operation of the long word data and to shorten the processing time of the DMA transfer by changing the transfer width of the transfer data shifted from the data storage width of a transferring destination device in response to the data storage width in the DMA transfer operation. CONSTITUTION:A byte position converter circuit 22 detects the boundary of the data storage areas decided by the storing destination addresses of a RAM serving as a transferring destination device and an I/O. Then, the circuit 22 changes the byte position of the long word data transferred between the RAM and the I/O in order to correct the byte position error of the transferred data against the detected boundary. The changed byte position is outputted to the latch circuits 23 and 24. Both latch circuits 23 and 24 latch alternately the long word data which are changed between the precedent and present DMA transfer operations. A selector 25 selects the long word data latched alternately and reconstructs these data for DMA transfer to output them to a data buffer 21 and the I/O.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、バス制御装置に係り、
詳細には、等間隔の所定データ幅に区切ってデータを授
受するＩ／Ｏバスを介してデバイス間でＤＭＡ転送する
データの転送幅を制御するバス制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus controller,
More specifically, the present invention relates to a bus control device that controls a transfer width of data that is DMA-transferred between devices via an I / O bus that transfers data by dividing the data into predetermined data widths at equal intervals.

【０００２】[0002]

【従来の技術】近時、マイクロコンピュータシステムを
構成するには、ＣＰＵ（Central Pro-cessing Unit）の
他に各種の周辺ＬＳＩ（Large Scale Integrated Circu
it）が必要になっており、その周辺ＬＳＩの代表的なデ
バイスの一つにＤＭＡＣ（Dir-ect Memory Access Cont
roller）がある。ＤＭＡＣは、システムの主記憶部と周
辺機器との間の高速データ転送を制御するものであり、
ＣＰＵの処理性能の向上とともに、そのＣＰＵの処理性
能に応じた機能を備えたＤＭＡＣが要求されている。2. Description of the Related Art Recently, in order to configure a microcomputer system, various peripheral LSIs (Large Scale Integrated Circu) in addition to a CPU (Central Procession Unit).
It is required, and one of the typical devices of the peripheral LSI is the DMAC (Dir-ect Memory Access Controller).
roller). The DMAC controls high-speed data transfer between the main memory unit of the system and peripheral devices.
Along with the improvement of the processing performance of the CPU, there is a demand for a DMAC having a function according to the processing performance of the CPU.

【０００３】また、マイクロコンピュータシステムで利
用される主要なＣＰＵのデータ処理性能は、１６ビット
から３２ビットに移行してきており、３２ビットのＣＰ
Ｕの処理性能をフルに活用するためには、その処理性能
に応じた機能を備えた周辺デバイスとしてのＤＭＡＣが
要求されている。Further, the data processing performance of major CPUs used in microcomputer systems is shifting from 16 bits to 32 bits, and a CP of 32 bits is used.
In order to make full use of the processing performance of U, a DMAC as a peripheral device having a function according to the processing performance is required.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、市場で
は、１６ビットと３２ビットのＣＰＵを利用した機器が
混在している状況であり、周辺デバイスも１６ビットと
３２ビットの処理性能に対応したものが混在しているた
め、例えば、３２ビット幅のデータ処理性能を有するＣ
ＰＵに対応するＤＭＡＣとＩ／Ｏバスに対して３２ビッ
ト幅のデータ処理が考慮されていない周辺デバイスが接
続される場合があり、この周辺デバイスとの間ではＤＭ
Ａ転送処理が実行できない状況が発生するという問題点
があった。そのＤＭＡ転送処理が実行できない状況の具
体例を図７に示すメモリとＩ／Ｏ間のＤＭＡ転送動作を
参照して説明する。However, in the market, there are mixed devices using 16-bit and 32-bit CPUs, and peripheral devices that support 16-bit and 32-bit processing performance are also available. Since they are mixed, for example, C having a 32-bit width data processing performance
A peripheral device that does not consider 32-bit data processing may be connected to the DMAC corresponding to the PU and the I / O bus, and DM may be connected to this peripheral device.
There is a problem that the A transfer process cannot be executed. A specific example of the situation in which the DMA transfer process cannot be executed will be described with reference to the DMA transfer operation between the memory and the I / O shown in FIG.

【０００５】図７（ａ）、（ｂ）では、メモリ１とＩ／
Ｏ２との間で３２ビットのロングワードバス幅でＤＭＡ
転送動作が行われる様子を示しており、Ｉ／Ｏ２からメ
モリ１に転送されるデータは、Ｉ／Ｏ２により４バイト
（３２ビット）づつ等間隔のロングワード毎に区切られ
て転送される。In FIGS. 7A and 7B, memory 1 and I /
32-bit longword bus width DMA with O2
The figure shows how the transfer operation is performed, and the data transferred from the I / O2 to the memory 1 is divided by the I / O2 into 4-byte (32-bit) long words at equal intervals.

【０００６】図７（ａ）は、Ｉ／Ｏ２から転送されるデ
ータのバイト位置とメモリ１の転送データを格納するバ
イト位置が一致してＤＭＡ転送が成立する場合を示し、
図７（ｂ）は、Ｉ／Ｏ２から転送されるデータのバイト
位置とメモリ１の転送データを格納するバイト位置が一
致せず、ＤＭＡ転送が成立しない場合を示している。す
なわち、図７（ａ）では、メモリ１の転送データを格納
するスタートアドレスとエンドアドレスがロングワード
バウンダリと一致しているため、ＤＭＡ転送が可能であ
る。しかし、図７（ｂ）では、メモリ１の転送データを
格納するスタートアドレスとエンドアドレスがロングワ
ードバウンダリと一致せずにずれているため、Ｉ／Ｏ２
から転送されるデータがロングワードバウンダリからず
れてＤＭＡ転送ができなかった。この図７（ｂ）のよう
な事態が発生した場合は、ＤＭＡ転送を行わず、ＣＰＵ
により制御される通常のデータ転送動作が行われていた
ため、データ転送時間を長引かせるという問題点があっ
た。FIG. 7A shows a case where the byte position of the data transferred from the I / O 2 and the byte position of the memory 1 for storing the transfer data coincide with each other to establish the DMA transfer.
FIG. 7B shows a case where the byte position of the data transferred from the I / O 2 does not match the byte position of the transfer data of the memory 1 and the DMA transfer is not established. That is, in FIG. 7A, since the start address and end address for storing the transfer data in the memory 1 match the longword boundary, DMA transfer is possible. However, in FIG. 7B, since the start address and the end address for storing the transfer data of the memory 1 do not coincide with the longword boundary and are shifted, the I / O 2
The data transferred from the device was out of the longword boundary, and DMA transfer was not possible. If a situation like that shown in FIG. 7B occurs, the DMA transfer is not performed and the CPU
Since there is a normal data transfer operation controlled by, there is a problem that the data transfer time is prolonged.

【０００７】本発明の課題は、ＤＭＡ転送動作において
転送先デバイスのデータ格納幅からずれる転送データの
転送幅を該データ格納幅に合わせて変更することによ
り、ロングワードデータのＤＭＡ転送動作を確実に実行
可能とするるとともに、ＤＭＡ転送の処理時間を短縮す
るようにすることである。An object of the present invention is to ensure the DMA transfer operation of longword data by changing the transfer width of the transfer data deviated from the data storage width of the transfer destination device in the DMA transfer operation according to the data storage width. This is to be executable and to shorten the processing time of DMA transfer.

【０００８】[0008]

【課題を解決するための手段】本発明の手段は次の通り
である。The means of the present invention are as follows.

【０００９】格納幅検出手段は、データ転送先デバイス
の格納先アドレスにより区切られるデータ格納幅を検出
するバイト位置変換回路等である。The storage width detecting means is a byte position conversion circuit or the like for detecting the data storage width delimited by the storage destination address of the data transfer destination device.

【００１０】転送幅変更手段は、Ｉ／Ｏバスにより区切
られるデータの転送幅を格納幅検出手段により検出され
るデータ格納幅に基づいて変更するバイト位置変換回路
等である。The transfer width changing means is a byte position conversion circuit or the like that changes the transfer width of the data delimited by the I / O bus based on the data storage width detected by the storage width detecting means.

【００１１】第１、第２の変更データ格納手段は、転送
幅変更手段により転送幅が変更されたデータのうち前回
と今回の転送で転送幅を変更したデータを交互に格納す
るをラッチ回路等である。The first and second changed data storing means alternately store the data whose transfer width has been changed by the previous transfer and the current transfer among the data whose transfer width has been changed by the transfer width changing means. Is.

【００１２】再構成手段は、格納幅検出手段により検出
されるデータ格納幅に合わせて該第１、第２の変更デー
タ格納手段に格納された前回と今回の転送幅変更データ
を選択して再構成し、転送先デバイスに転送するセレク
タ等である。The reconstructing means selects and reconstructs the transfer width change data of the previous time and this time stored in the first and second change data storage means in accordance with the data storage width detected by the storage width detecting means. It is a selector or the like configured and transferred to the transfer destination device.

【００１３】[0013]

【作用】本発明の手段の作用は次の通りである。The operation of the means of the present invention is as follows.

【００１４】データ転送先デバイスの格納先アドレスに
より区切られるデータ格納幅が格納幅検出手段により検
出され、該検出されたデータ格納幅に基づいて転送幅変
更手段でＩ／Ｏバスにより区切られるデータ転送幅が変
更され、該変更されたデータのうち前回と今回の転送で
転送幅が変更されたデータが第１、第２の変更データ格
納手段に交互に格納され、再構成手段により検出された
データ格納幅に合わせて第１、第２の変更データ格納手
段に格納された前回と今回の転送幅変更データが選択さ
れて再構成され、転送先デバイスに転送される。The data storage width delimited by the storage destination address of the data transfer destination device is detected by the storage width detecting means, and the data transfer is divided by the transfer width changing means by the I / O bus based on the detected data storage width. The data whose width has been changed, and among the changed data, the data whose transfer width has been changed by the previous transfer and the current transfer are alternately stored in the first and second changed data storage means, and the data detected by the reconstruction means The previous and present transfer width change data stored in the first and second change data storage means are selected and reconfigured according to the storage width and transferred to the transfer destination device.

【００１５】したがって、転送先デバイスのデータ格納
幅に合わせてロングワードデータの転送幅を変更して転
送することができ、ＤＭＡ転送において転送先デバイス
のデータ格納幅からオーバーするデータ転送幅分を再構
成してＤＭＡ転送を確実に実行することができ、ＤＭＡ
転送の処理時間を短縮することができる。Therefore, the transfer width of the longword data can be changed and transferred in accordance with the data storage width of the transfer destination device, and the data transfer width that exceeds the data storage width of the transfer destination device can be re-reproduced in the DMA transfer. DMA transfer can be performed reliably by configuring
The transfer processing time can be shortened.

【００１６】[0016]

【実施例】以下、図１〜図６を参照して実施例を説明す
る。Embodiments Embodiments will be described below with reference to FIGS.

【００１７】図１〜図６は、バス制御装置の一実施例を
示す図であり、ＤＭＡユニット１０に接続した例であ
る。FIGS. 1 to 6 are views showing an embodiment of the bus control device, which is an example connected to the DMA unit 10.

【００１８】まず、構成を説明する。図１は、ＤＭＡユ
ニット１０のブロック構成図である。この図において、
ＤＭＡユニット１０は、ＤＭＡ転送動作を制御するＤＭ
ＡＣ１１と、ＤＭＡＣ１１により制御されるＤＭＡ転送
処理によりＩ／Ｏバス制御回路１３、１５を通してＩ／
Ｏ１４、１６から転送されるデータが書き込まれるとと
もに、Ｉ／Ｏバス制御回路１３、１５を通してＩ／Ｏ１
４、１６に転送するデータが読み出されるＲＡＭ（Rand
om Access Memory）と、ＲＡＭ１２とＩ／Ｏ１４、１６
との間で授受される転送データの転送幅を制御するＩ／
Ｏバス制御回路１３、１５と、ＤＭＡＣ１１により制御
されるＤＭＡ転送処理によりＩ／Ｏバス制御回路１３、
１５を通してＲＡＭ１２との間で転送データを授受する
Ｉ／Ｏ１４、１６とにより構成される。First, the structure will be described. FIG. 1 is a block diagram of the DMA unit 10. In this figure,
The DMA unit 10 is a DM for controlling the DMA transfer operation.
The I / O bus control circuits 13 and 15 perform I / O processing by the AC 11 and the DMA transfer process controlled by the DMAC 11.
The data transferred from the O14 and O16 is written and the I / O1 is passed through the I / O bus control circuits 13 and 15.
RAM (Rand
om Access Memory), RAM 12 and I / O 14, 16
I / that controls the transfer width of the transfer data transferred between
The O bus control circuits 13 and 15 and the I / O bus control circuit 13 by the DMA transfer processing controlled by the DMAC 11.
It is composed of I / Os 14 and 16 which transfer data to and from the RAM 12 through 15.

【００１９】上記ＤＭＡＣ１１は、図外のＣＰＵ等から
入力されるＤＭＡ転送要求に応じてＲＡＭ１２とＩ／Ｏ
１４、１６との間のＤＭＡ転送動作を制御する。The DMAC 11 is connected to the RAM 12 and I / O in response to a DMA transfer request input from a CPU (not shown) or the like.
It controls the DMA transfer operation between 14 and 16.

【００２０】上記ＲＡＭ１２は、アドレスバス１７及び
データバス１８を通してＤＭＡＣ１１とＩ／Ｏバス制御
回路１３、１５に接続され、ＤＭＡＣ１１からアドレス
バス１７を通して指示入力されるアドレス領域にＩ／Ｏ
バス制御回路１３、１５を通してＩ／Ｏ１４、１６から
転送される３２ビット幅のロングワードデータを書き込
むとともに、Ｉ／Ｏバス制御回路１３、１５を通してＩ
／Ｏ１４、１６に転送されるロングワードデータを指示
入力されるアドレス領域から読み出す。The RAM 12 is connected to the DMAC 11 and the I / O bus control circuits 13 and 15 through the address bus 17 and the data bus 18, and the I / O is provided in the address area instructed and input from the DMAC 11 through the address bus 17.
The 32-bit width longword data transferred from the I / Os 14 and 16 is written through the bus control circuits 13 and 15 and the I / O bus control circuits 13 and 15
The longword data transferred to the / O 14, 16 are read out from the address area designated and input.

【００２１】上記Ｉ／Ｏバス制御回路１３、１５は、Ｉ
／Ｏ１４、１６数分設けられており、図２にＩ／Ｏバス
制御回路１３、１５のブロック構成図を示す。図２にお
いて、Ｉ／Ｏバス制御回路１３、１５は、シーケンサ２
６により制御され、データバス１８を通してＲＡＭ１２
に転送するデータ及びＩ／Ｏ１４、１６に転送するデー
タを一時的に格納するデータバッファ２１と、シーケン
サ２６により制御され、転送先デバイスとしてのＲＡＭ
１２あるいはＩ／Ｏ１４、１６の格納先アドレスにより
決定されるデータ格納領域のバウンダリを検出し、この
バウンダリからの転送データのバイト位置ずれを判断
し、このバイト位置ずれを直すようにＲＡＭ１２とＩ／
Ｏ１４、１６との間で転送されるロングワードデータの
バイト位置を変換してラッチ回路２３、２４に出力する
バイト位置変換回路２２と、シーケンサ２６により制御
され、バイト位置変換回路２２でバイト位置が変換され
たロングワードデータのうち前回のＤＭＡ転送に際して
変換されるロングワードデータと今回のＤＭＡ転送に際
して変換されるロングワードデータを交互にラッチする
ラッチ回路２３、２４と、シーケンサ２６により制御さ
れ、ラッチ回路２３、２４に前回と今回のＤＭＡ転送に
際してラッチされるバイト位置変換後のロングワードデ
ータを選択してＤＭＡ転送用のロングワードデータを再
構成し、データバッファ２１あるいはＩ／Ｏ１４、１６
に出力するセレクタ２５と、データバス１８を通してＤ
ＭＡＣ２１と授受するＤＭＡ制御信号により上記Ｉ／Ｏ
バス制御回路１３、１５内の各部を制御してバイト位置
変換処理シーケンスを実行するシーケンサ２６とにより
構成される。The I / O bus control circuits 13 and 15 are
The number of I / O bus control circuits 13 and 15 is shown in FIG. In FIG. 2, the I / O bus control circuits 13 and 15 are the sequencer 2
6 controlled by RAM 6 through data bus 18
Data buffer 21 for temporarily storing the data to be transferred to the I / O 14 and 16 and the RAM as a transfer destination device controlled by the sequencer 26.
12 or I / O 14, 16 detects the boundary of the data storage area determined by the storage destination address, determines the byte position deviation of the transfer data from this boundary, and determines the RAM 12 and I / O to correct the byte position deviation.
The byte position conversion circuit 22 that converts the byte position of the longword data transferred between the O14 and O16 and outputs it to the latch circuits 23 and 24 and the sequencer 26 are controlled by the byte position conversion circuit 22. Of the converted longword data, the latch circuits 23 and 24 alternately latching the longword data converted in the previous DMA transfer and the longword data converted in the current DMA transfer, and controlled by the sequencer 26, are latched. The circuits 23 and 24 select the longword data after byte position conversion that is latched during the previous and current DMA transfers to reconstruct the longword data for DMA transfer, and then the data buffer 21 or I / O 14, 16 are selected.
Output to the selector 25 and the data bus 18 to D
The above-mentioned I / O is executed by the DMA control signal transmitted / received to / from the MAC 21.
The sequencer 26 controls each part in the bus control circuits 13 and 15 to execute a byte position conversion processing sequence.

【００２２】なお、図２において、シーケンサ２６とそ
の他のブロックとは制御バス２７で接続され、データバ
ッファ２１、バイト位置変換回路２２、ラッチ回路２
３、２４及びセレクタ２５は、転送バス２８ａ〜２８ｃ
によって接続されている。In FIG. 2, the sequencer 26 and other blocks are connected by the control bus 27, and the data buffer 21, the byte position conversion circuit 22, and the latch circuit 2 are connected.
3, 24 and the selector 25 are transfer buses 28a to 28c.
Connected by.

【００２３】上記Ｉ／Ｏ１４、１６は、データバス１８
を通してＩ／Ｏバス制御回路１３、１５に接続され、Ｄ
ＭＡＣ１１により制御されるＤＭＡ転送処理によりＩ／
Ｏバス制御回路１３、１５を通してＲＡＭ２２との間で
ロングワードデータを授受する。The I / Os 14 and 16 are data buses 18
Connected to the I / O bus control circuits 13 and 15 through
I / O by the DMA transfer process controlled by the MAC 11
Longword data is exchanged with the RAM 22 through the O-bus control circuits 13 and 15.

【００２４】次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.

【００２５】まず、Ｉ／Ｏ１４、１６からＲＡＭ２２へ
のＤＭＡデータ転送処理について、図３に示すＩ／Ｏバ
ス制御回路１３、１５のブロック構成図及び図４に示す
Ｉ／Ｏバス制御回路１３、１５内の各部信号のタイミン
グチャートを参照して説明する。First, regarding the DMA data transfer processing from the I / Os 14 and 16 to the RAM 22, a block diagram of the I / O bus control circuits 13 and 15 shown in FIG. 3 and the I / O bus control circuit 13 shown in FIG. This will be described with reference to the timing charts of the signals of the respective parts in 15.

【００２６】図３は、Ｉ／Ｏ１４、１６からＲＡＭ２２
へのＤＭＡデータ転送処理を実行する場合のＩ／Ｏバス
制御回路１３、１５内のデータの流れに応じて上記図２
に示した各ブロックの配置を変更した図である。この図
では、Ｉ／Ｏバス制御回路１３、１５内で、Ｉ／Ｏ１
４、１６から読み出されるロングワードデータＤ′３１
〜０が、バイト位置変換回路２２、ラッチ回路２３、２
４、セレクタ２５及びデータバッファ２１の順にバイト
位置変換処理とともに転送されてロングワードデータＤ
３１〜０としてＲＡＭ２２へＤＭＡ転送されることを示
している。FIG. 3 shows the I / Os 14 and 16 to the RAM 22.
2 according to the data flow in the I / O bus control circuits 13 and 15 when executing the DMA data transfer process to
It is the figure which changed the arrangement | positioning of each block shown in FIG. In this figure, in the I / O bus control circuits 13 and 15, I / O 1
Longword data D'31 read from 4 and 16
0 indicates the byte position conversion circuit 22, the latch circuits 23, 2
4, the selector 25, and the data buffer 21 are transferred in this order together with the byte position conversion processing to transfer the longword data D.
31 to 0 indicates that the data is DMA-transferred to the RAM 22.

【００２７】図３において、シーケンサ２６では、上記
ＤＭＡＣ１１から入力される図４（ｊ）に示すＤＭＡリ
クエスト信号ＤＭＡＲＱ′がサンプリングされ、ＤＭＡ
リクエスト信号ＤＭＡＲＱ′が入力されると、図４
（ｃ）に示すアクノリッジ信号＊ＤＭＡＡＣＫ′（＊：
負論理を示す、以下、同様に記述する）がＤＭＡＣ１１
に出力される。次いで、シーケンサ２６から図４（ｄ）
に示すＩＯリード信号＊ＩＯＲＤがＩ／Ｏ１４、１６に
出力され、Ｉ／Ｏ１４、１６に対して図４（ｅ）に示す
ロングワードデータＤ′３１〜０の読み出し動作が行わ
れる。このデータ読み出し動作が終了すると、それぞれ
の制御信号はネゲート（negate）される。次いで、Ｉ／
Ｏ１４、１６から読み出されたロングワードデータＤ′
３１〜０は、バイト位置変換回路２２によりＲＡＭ１２
内の格納先アドレス（上記図７に示したスタートアドレ
ス、エンドアドレス）により検出されるデータ格納領域
からの転送データのバイト位置ずれが判断され、このバ
イト位置ずれを直すようにロングワードデータＤ′３１
〜０のバイト位置変換が行われてラッチ回路２３、２４
に転送される。In FIG. 3, the sequencer 26 samples the DMA request signal DMARQ 'shown in FIG.
When the request signal DMARQ 'is input,
The acknowledge signal * DMAACK '(*:
DMAC11 indicates negative logic, which will be described below in the same manner)
Is output to. Then, from the sequencer 26, FIG.
The IO read signal * IORD shown in FIG. 4 is output to the I / Os 14 and 16, and the I / Os 14 and 16 are read out from the longword data D'31 to 0 shown in FIG. When this data read operation is completed, each control signal is negated. Then I /
Longword data D ′ read from O14 and O16
31 to 0 are stored in the RAM 12 by the byte position conversion circuit 22.
Of the transfer data from the data storage area, which is detected by the storage destination address (start address and end address shown in FIG. 7), is determined, and the longword data D ′ is corrected to correct the byte position deviation. 31
The byte position conversion from 0 to 0 is performed and the latch circuits 23 and 24 are executed.
Transferred to.

【００２８】上記図７（ｂ）に示したようなメモリ１内
のバイト位置ずれの場合は、ロングワードデータＤ′３
１〜０のバイト位置０〜３は、バイト位置０→１，１→
２，２→３，３→０にそれぞれ変換されることにより、
一回目の転送では、バイト位置の並びが、４，１，２，
３の順となるロングワードデータに変換されることにな
る。In the case of a byte position shift in the memory 1 as shown in FIG. 7B, the long word data D'3
Byte positions 0 to 3 of 1 to 0 are byte positions 0 → 1, 1 →
By converting to 2, 2 → 3, 3 → 0 respectively,
In the first transfer, the sequence of byte positions is 4, 1, 2,
3 will be converted into longword data.

【００２９】次いで、シーケンサ２６からラッチ回路２
３、２４に図４（ｆ）、（ｇ）に示すラッチ信号ＬＡＴ
ＣＨ３、ＬＡＴＣＨ４が交互に出力され、一回目の転送
と二回目の転送でバイト位置変換回路２２によりバイト
位置が変換されたロングワードデータをラッチ回路２
３、２４に交互にラッチさせると同時に、シーケンサ２
６からセレクタ２５に対して図４（ｍ）に示す４本のセ
レクト信号ＳＥＬ０〜３が出力される。セレクタ２５で
は、入力されたセレクト信号ＳＥＬ０〜３によりラッチ
回路２３、２４に交互にラッチされたバイト位置変換後
のロングワードデータがバイト単位で選択され、前回と
今回にロングワードデータが転送先ＲＡＭ１２のデータ
格納領域に合わせて組み合わされる。Next, from the sequencer 26 to the latch circuit 2
3 and 24, the latch signal LAT shown in FIGS.
CH3 and LATCH4 are alternately output, and the latch circuit 2 outputs the longword data whose byte position has been converted by the byte position conversion circuit 22 in the first transfer and the second transfer.
3 and 24 are alternately latched, and at the same time the sequencer 2
4 to the selector 25, the four select signals SEL0 to SEL3 shown in FIG. In the selector 25, the longword data after byte position conversion latched in the latch circuits 23 and 24 alternately by the input select signals SEL0 to 3 is selected in byte units, and the longword data in the previous time and this time is transferred to the transfer destination RAM 12 Are combined according to the data storage area of.

【００３０】図７（ｂ）に示したようなＤＭＡ転送の場
合、バイト位置変換回路２２でバイト位置が変換された
ロングワードデータをラッチ回路２３からラッチを開始
させるとすると、２回目の転送動作ではラッチ回路２４
にロングワードデータ（バイト位置８，５，６，７）が
ラッチされるが、一回目の転送動作でラッチ回路２３に
ラッチされたロングワードデータ（バイト位置４，１，
２，３）とともにバイト単位でセレクタ２５により選択
され、その選択された結果、セレクタ２５からは図４
（ｉ）に示すロングワードデータ（バイト位置４，５，
６，７）が出力されることになる。In the case of the DMA transfer as shown in FIG. 7B, assuming that the latch circuit 23 starts latching the longword data whose byte position is converted by the byte position conversion circuit 22, the second transfer operation is performed. Then the latch circuit 24
The longword data (byte positions 8, 5, 6, and 7) is latched in, but the longword data (byte positions 4, 1, and 1) latched by the latch circuit 23 in the first transfer operation.
2 and 3) are selected in byte units by the selector 25. As a result of the selection, the selector 25 displays
Longword data shown in (i) (byte positions 4, 5,
6, 7) will be output.

【００３１】この選択処理が終了すると、シーケンサ２
６からデータバッファ２１に対して図４（ｈ）に示すラ
ッチ信号ＬＡＴＣＨ１が出力され、バイト位置を並び替
え再構成されたロングワードデータのバッファリングを
行わせる。このバッファリング終了後、Ｉ／Ｏ１４、１
６に代わってシーケンサ２６からＤＭＡＣ１１に対して
図４（ｊ）に示すＤＭＡリクエスト信号ＤＭＡＲＱが出
力され、Ｉ／Ｏ１４、１６からＲＡＭ１２へのＤＭＡ転
送が要求される。このＤＭＡ要求によりデータバッファ
２１にバッファリングされたロングワードデータＤ３１
〜０は、図４（ｉ）に示すバイト位置でＲＡＭ１２にＤ
ＭＡ転送される。When this selection process is completed, the sequencer 2
The latch signal LATCH1 shown in FIG. 4 (h) is output from 6 to the data buffer 21 to rearrange the byte positions and buffer the reconstructed longword data. After this buffering is completed, I / O14, 1
In place of 6, the sequencer 26 outputs the DMA request signal DMARQ shown in FIG. 4 (j) to the DMAC 11, requesting the DMA transfer from the I / O 14, 16 to the RAM 12. The longword data D31 buffered in the data buffer 21 by this DMA request
~ 0 is the byte position shown in FIG.
MA is transferred.

【００３２】シーケンサ２６では、ＤＭＡＣ１１から入
力される図４（ｋ）に示すアクノリッジ信号＊ＤＭＡＡ
ＣＫを監視することにより、ＤＭＡサイクルによるＲＡ
Ｍ１２への書き込み動作の終了を待って、一連の転送サ
イクルが終了される。In the sequencer 26, the acknowledge signal * DMAA shown in FIG.
RA by DMA cycle by monitoring CK
A series of transfer cycles are ended after waiting for the end of the write operation to M12.

【００３３】以上のように、バイト位置変換処理を伴う
一連のＤＭＡ転送処理を繰り返し行うことにより、転送
先デバイスのスタートアドレスにより区切られるデータ
格納幅に関係なく、ロングワードデータのＤＭＡ転送を
行うことができる。As described above, by repeating a series of DMA transfer processing involving byte position conversion processing, longword data is DMA transferred regardless of the data storage width delimited by the start address of the transfer destination device. You can

【００３４】なお、図４（ｉ）において、点線部分のロ
ングワードデータは、最初の１バイト分の無効データが
含まれてＲＡＭ１２にＤＭＡ転送されることを示してお
り、所定の転送モード設定等により無効データを転送し
ないように制御することも可能なことを示したものであ
る。この処理は、仮に無効データを転送した場合、転送
先ＲＡＭ１２に既に格納されているバイト位置のデータ
が破壊されることを回避するためである。また、無効デ
ータを転送しない場合は、Ｉ／Ｏバス制御回路１３、１
５内にスタートデータ用のラッチ回路を別に設ける必要
があり、最終データについても同様の処理が必要とな
る。In FIG. 4 (i), the long-word data indicated by the dotted line indicates that the first 1-byte invalid data is included and transferred to the RAM 12 by DMA transfer. It is shown that it is possible to control not to transfer invalid data. This process is for avoiding the destruction of the data at the byte position already stored in the transfer destination RAM 12 if the invalid data is transferred. When invalid data is not transferred, the I / O bus control circuits 13 and 1
It is necessary to separately provide a latch circuit for start data in 5, and the same processing is required for the final data.

【００３５】次に、ＲＡＭ２２からＩ／Ｏ１４、１６へ
のＤＭＡデータ転送処理について、図５に示すＩ／Ｏバ
ス制御回路１３、１５のブロック構成図及び図６に示す
Ｉ／Ｏバス制御回路１３、１５内の各部信号のタイミン
グチャートを参照して説明する。Next, regarding the DMA data transfer processing from the RAM 22 to the I / Os 14 and 16, a block diagram of the I / O bus control circuits 13 and 15 shown in FIG. 5 and the I / O bus control circuit 13 shown in FIG. , 15 will be described with reference to the timing charts of the signals in each part.

【００３６】図５は、ＲＡＭ２２からＩ／Ｏ１４、１６
へのＤＭＡデータ転送処理を実行する場合のＩ／Ｏバス
制御回路１３、１５内のデータの流れに応じて上記図２
に示した各ブロックの配置を変更した図である。この図
では、Ｉ／Ｏバス制御回路１３、１５内で、ＲＡＭ２２
から読み出されるロングワードデータＤ３１〜０が、デ
ータバッファ２１、バイト位置変換回路２２、ラッチ回
路２３、２４及びセレクタ２５の順にバイト位置変換処
理とともに転送されてロングワードデータＤ′３１〜０
としてＩ／Ｏ１４、１６へＤＭＡ転送されることを示し
ている。FIG. 5 shows the I / Os 14 and 16 from the RAM 22.
2 according to the data flow in the I / O bus control circuits 13 and 15 when executing the DMA data transfer process to
It is the figure which changed the arrangement | positioning of each block shown in FIG. In this figure, the RAM 22 is provided in the I / O bus control circuits 13 and 15.
The longword data D31 to 0 read from the data buffer 21, the byte position conversion circuit 22, the latch circuits 23 and 24, and the selector 25 are transferred in this order together with the byte position conversion processing, and the longword data D'31 to 0.
Indicates that DMA transfer is performed to the I / Os 14 and 16.

【００３７】図５において、シーケンサ２６では、上記
ＤＭＡＣ１１から入力される図６（ｉ）に示すＤＭＡリ
クエスト信号ＤＭＡＲＱ′がサンプリングされ、ＤＭＡ
リクエスト信号ＤＭＡＲＱ′が入力されると、図６
（ｂ）に示すＤＭＡリクエスト信号ＤＭＡＲＱがＤＭＡ
Ｃ１１に出力され、ＲＡＭ１２からＩ／Ｏ１４、１６へ
のＤＭＡ転送が要求される。次いで、シーケンサ２６か
ら図６（ｄ）に示すＩＯライト信号＊ＩＯＷＲ′がＲＡ
Ｍ１２に出力され、ＲＡＭ１２に対して図６（ｅ）に示
すロングワードデータＤ３１〜０の読み出し動作が行わ
れる。このデータ読み出し動作が終了すると、それぞれ
の制御信号はネゲートされる。次いで、シーケンサ２６
からデータバッファ２１にラッチ信号ＬＡＴＣＨ１が出
力され、Ｉ／Ｏ１４、１６に代ってＲＡＭ１２から読み
出されたロングワードデータＤ３１〜０のバッファリン
グが行われる。In FIG. 5, the sequencer 26 samples the DMA request signal DMARQ ′ shown in FIG.
When the request signal DMARQ 'is input,
The DMA request signal DMARQ shown in (b) is DMA
It is output to C11, and DMA transfer from the RAM 12 to the I / Os 14 and 16 is requested. Next, from the sequencer 26, the IO write signal * IOWR 'shown in FIG.
The data is output to M12 and the read operation of the longword data D31 to 0 shown in FIG. When this data read operation is completed, each control signal is negated. Then, the sequencer 26
Outputs the latch signal LATCH1 to the data buffer 21, and buffers the longword data D31 to 0 read from the RAM 12 in place of the I / Os 14 and 16.

【００３８】次いで、データバッファ２１にバッファリ
ングされたロングワードデータＤ３１〜０は、バイト位
置変換回路２２によりＩ／Ｏ１４、１６内の格納先アド
レスにより検出されるデータ格納領域からの転送データ
のバイト位置ずれが判断され、このバイト位置ずれを直
すようにロングワードデータＤ３１〜０のバイト位置変
換が行われてラッチ回路２３、２４に転送される。Next, the longword data D31 to 0 buffered in the data buffer 21 is transferred by the byte position conversion circuit 22 to the byte of the transfer data from the data storage area detected by the storage destination address in the I / O 14 and 16. The position shift is determined, the byte position conversion of the long word data D31 to 0 is performed so as to correct the byte position shift, and the long word data D31 to 0 are transferred to the latch circuits 23 and 24.

【００３９】上記図７（ｂ）に示したようなメモリ１内
のバイト位置ずれの場合は、上記Ｉ／Ｏ１４、１６から
ＲＡＭ１２への転送のときのバイト位置変換とは逆の変
換処理が行われる。すなわち、ロングワードデータＤ３
１〜０のスタート位置の無効データ×（０）を除くバイ
ト位置１〜３は、バイト位置１→０，２→１，３→２に
それぞれ変換されることにより、一回目の転送では、バ
イト位置の並びが、１，２，３の順となるロングワード
データに変換されることになる。In the case of a byte position shift in the memory 1 as shown in FIG. 7B, a conversion process reverse to the byte position conversion at the time of transfer from the I / O 14, 16 to the RAM 12 is performed. Be seen. That is, the long word data D3
Byte positions 1 to 3 excluding invalid data x (0) at the start position of 1 to 0 are converted into byte positions 1 → 0, 2 → 1, 3 → 2 respectively, so that in the first transfer, bytes The position sequence is converted into longword data in the order of 1, 2, 3.

【００４０】次いで、シーケンサ２６からラッチ回路２
３、２４に図６（ｆ）、（ｇ）に示すラッチ信号ＬＡＴ
ＣＨ３、ＬＡＴＣＨ４のうちどちらかが出力され、一回
目の転送と二回目の転送でバイト位置変換回路２２によ
りバイト位置が変換されたロングワードデータをラッチ
回路２３、２４に交互にラッチさせると同時に、シーケ
ンサ２６からセレクタ２５に対して図６（ｌ）に示す４
本のセレクト信号ＳＥＬ０〜３が出力される。セレクタ
２５では、入力されたセレクト信号ＳＥＬ０〜３により
ラッチ回路２３、２４に交互にラッチされたバイト位置
変換後のロングワードデータがバイト単位で選択され、
前回と今回にロングワードデータが転送先のＩ／Ｏ１
４、１６のデータ格納領域に合わせて組み合わされる。Next, from the sequencer 26 to the latch circuit 2
3 and 24, the latch signal LAT shown in FIGS.
One of CH3 and LATCH4 is output, and at the same time, the latch circuits 23 and 24 alternately latch the longword data whose byte positions have been converted by the byte position conversion circuit 22 in the first transfer and the second transfer. 4 from the sequencer 26 to the selector 25 shown in FIG.
Book select signals SEL0-3 are output. In the selector 25, the longword data after byte position conversion latched in the latch circuits 23 and 24 alternately by the input select signals SEL0 to 3 is selected in byte units,
I / O1 of the transfer destination of the longword data in the previous time and this time
It is combined according to the data storage areas of 4 and 16.

【００４１】バイト位置変換回路２２でバイト位置が変
換されたロングワードデータをラッチ回路２３からラッ
チを開始させるとすると、２回目の転送動作ではラッチ
回路２４にロングワードデータ（バイト位置４，５，
６，７）がラッチされるが、一回目の転送動作でラッチ
回路２３にラッチされたロングワードデータ（バイト位
置１，２，３）とともにバイト単位でセレクタ２５によ
り選択され、その選択された結果、セレクタ２５からは
図６（ｈ）に示すロングワードデータＤ′３１〜０（バ
イト位置１，２，３，４）が、Ｉ／Ｏ１４、１６に出力
されることになる。Assuming that the latch circuit 23 starts latching the longword data whose byte positions have been converted by the byte position conversion circuit 22, in the second transfer operation, the latch circuit 24 stores the longword data (byte positions 4, 5, and 5).
6, 7) are latched, but are selected by the selector 25 in byte units together with the longword data (byte positions 1, 2, 3) latched by the latch circuit 23 in the first transfer operation, and the selected result The long word data D'31 to 0 (byte positions 1, 2, 3, 4) shown in FIG. 6 (h) are output from the selector 25 to the I / Os 14, 16.

【００４２】この選択処理が終了すると、ＤＭＡＣ１１
に代わってシーケンサ２６からＩ／Ｏ１４、１６に対し
て図６（ｊ）に示すアクノリッジ信号＊ＤＭＡＡＣＫ′
が出力され、さらに、図６（ｋ）に示すＩＯライト信号
＊ＩＯＷＲ′がＩ／Ｏ１４、１６に出力されて、データ
のライト動作が行われる。When this selection process is completed, the DMAC 11
6J to the I / Os 14 and 16 in place of the acknowledge signal * DMAACK 'shown in FIG.
Is output, and the IO write signal * IOWR 'shown in FIG. 6 (k) is output to the I / Os 14 and 16 to perform the data write operation.

【００４３】以上のように、ＲＡＭ１２からＩ／Ｏ１
４、１６へのＤＭＡ転送の場合にもバイト位置変換処理
を伴う一連のＤＭＡ転送処理を繰り返し行うことによ
り、転送先デバイスのスタートアドレスにより区切られ
るデータ格納幅に関係なく、ロングワードデータのＤＭ
Ａ転送を行うことができる。As described above, I / O1 is read from RAM 12
In the case of DMA transfer to 4 and 16 as well, by repeating a series of DMA transfer processing involving byte position conversion processing, regardless of the data storage width delimited by the start address of the transfer destination device, longword data DM
A transfer can be performed.

【００４４】なお、ＲＡＭ１２からＩ／Ｏ１４、１６へ
のＤＭＡ転送の場合は、一回目のＤＭＡ転送ではＩ／Ｏ
１４、１６に転送すべきロングワードデータが再構成さ
れていないため、Ｉ／Ｏ１４、１６に対するライト動作
は行われず、二回目のＤＭＡ転送からＩ／Ｏ１４、１６
に対するライト動作が開始される。In the case of the DMA transfer from the RAM 12 to the I / Os 14 and 16, the I / O is executed in the first DMA transfer.
Since the longword data to be transferred to 14 and 16 has not been reconstructed, the write operation to I / O 14 and 16 is not performed, and I / O 14 and 16 from the second DMA transfer.
The write operation for is started.

【００４５】以上説明したように、Ｉ／Ｏバス制御回路
１３、１５では、ＲＡＭ１２とＩ／Ｏ１４、１６との間
でＤＭＡ転送されるロングワードデータが、転送先デバ
イスのデータ格納幅からオーバーすることにより発生す
るバイト位置ずれをバイト位置変換回路２２によりデー
タ格納幅に合わせて転送幅を変更し、ラッチ回路２３、
２４にラッチしてセレクタ２５で選択、再構成してＤＭ
Ａ転送を実行しているので、転送先デバイスのスタート
アドレスにより区切られるデータ格納幅に関係なく、ロ
ングワードデータのＤＭＡ転送を確実に実行することが
でき、ＤＭＡ転送の処理時間を短縮することができる。As described above, in the I / O bus control circuits 13 and 15, longword data DMA-transferred between the RAM 12 and the I / Os 14 and 16 exceeds the data storage width of the transfer destination device. The byte position shift circuit 22 changes the transfer width according to the data storage width by the byte position conversion circuit 22.
24, select by selector 25, reconfigure and DM
Since the A transfer is executed, regardless of the data storage width delimited by the start address of the transfer destination device, the DMA transfer of the longword data can be surely executed, and the processing time of the DMA transfer can be shortened. it can.

【００４６】[0046]

【発明の効果】本発明によれば、データ転送先デバイス
の格納先アドレスにより区切られるデータ格納幅を検出
し、該検出したデータ格納幅に基づいてＩ／Ｏバスによ
り区切られるデータの転送幅を変更し、該変更したデー
タのうち前回と今回の転送で転送幅を変更したデータを
交互に格納し、検出したデータ格納幅に合わせて格納し
た前回と今回の転送幅変更データを選択、再構成して転
送先デバイスに転送しているので、転送先デバイスのデ
ータ格納幅に合わせてロングワードデータの転送幅を変
更して転送することができ、ＤＭＡ転送において転送先
デバイスのデータ格納幅からオーバーするデータ転送幅
分を再構成してＤＭＡ転送を確実に実行することがで
き、ＤＭＡ転送の処理時間を短縮することができる。According to the present invention, the data storage width delimited by the storage destination address of the data transfer destination device is detected, and the transfer width of the data delimited by the I / O bus is detected based on the detected data storage width. Change and store the data whose transfer width has been changed in the previous and current transfers alternately among the changed data, and select and reconfigure the previous and present transfer width change data stored according to the detected data storage width Since the data is transferred to the transfer destination device, the transfer width of the longword data can be changed to match the data storage width of the transfer destination device, and the data storage width of the transfer destination device is exceeded during DMA transfer. The DMA transfer can be reliably executed by reconfiguring the data transfer width to be performed, and the processing time of the DMA transfer can be shortened.

【図面の簡単な説明】[Brief description of drawings]

【図１】ＤＭＡＣユニットのブロック構成図である。FIG. 1 is a block configuration diagram of a DMAC unit.

【図２】図１のＩ／Ｏバス制御回路のブロック構成図で
ある。FIG. 2 is a block diagram of the I / O bus control circuit of FIG.

【図３】図２のＩ／Ｏバス制御回路の各ブロックの配置
をＩ／ＯからＲＡＭへのＤＭＡ転送に対応して変更した
図である。FIG. 3 is a diagram in which the arrangement of each block of the I / O bus control circuit of FIG. 2 is changed corresponding to DMA transfer from I / O to RAM.

【図４】図３のＩ／Ｏバス制御回路内の各制御信号及び
データのタイミングチャートを示す図である。4 is a diagram showing a timing chart of each control signal and data in the I / O bus control circuit of FIG.

【図５】図２のＩ／Ｏバス制御回路の各ブロックの配置
をＲＡＭからＩ／ＯへのＤＭＡ転送に対応して変更した
図である。5 is a diagram in which the arrangement of each block of the I / O bus control circuit of FIG. 2 is changed corresponding to the DMA transfer from RAM to I / O.

【図６】図５のＩ／Ｏバス制御回路内の各制御信号及び
データのタイミングチャートを示す図である。6 is a diagram showing a timing chart of each control signal and data in the I / O bus control circuit of FIG.

【図７】従来のＩ／Ｏとメモリとの間のロングワードデ
ータのＤＭＡ転送を説明するための図である。FIG. 7 is a diagram for explaining DMA transfer of longword data between a conventional I / O and a memory.

【符号の説明】[Explanation of symbols]

１０ ＤＭＡユニット １１ ＤＭＡＣ １２ ＲＡＭ １３、１５ Ｉ／Ｏバス制御回路 １４、１６ Ｉ／Ｏ １７ アドレスバス １８ データバス ２１ データバッファ ２２ バイト位置変換回路 ２３、２４ ラッチ回路 ２５ セレクタ ２６ シーケンサ ２７ 制御バス ２８ａ〜２８ｃ データバス 10 DMA unit 11 DMAC 12 RAM 13, 15 I / O bus control circuit 14, 16 I / O 17 address bus 18 data bus 21 data buffer 22 byte position conversion circuit 23, 24 latch circuit 25 selector 26 sequencer 27 control bus 28a- 28c data bus

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 等間隔の所定データ幅に区切ってデータ
を授受するＩ／Ｏバスと各種デバイスとの間で転送され
るデータの転送幅を制御するバス制御装置において、 前記データ転送先デバイスのデータ格納先アドレスによ
り区切られるデータ格納幅を検出する格納幅検出手段
と、 前記Ｉ／Ｏバスにより区切られるデータ転送幅を格納幅
検出手段により検出されるデータ格納幅に基づいて変更
して転送先デバイスに転送する転送幅変更手段と、 を具備したことを特徴とするバス制御装置。1. A bus control device for controlling a transfer width of data transferred between an I / O bus that transfers data by dividing it into predetermined data widths at equal intervals, and a data transfer destination device A storage width detecting means for detecting a data storage width delimited by a data storage destination address, and a transfer destination by changing the data transfer width delimited by the I / O bus based on the data storage width detected by the storage width detecting means. A bus control device comprising: a transfer width changing unit for transferring to a device. 【請求項２】 等間隔の所定データ幅に区切ってデータ
を授受するＩ／Ｏバスと各種デバイスとの間で転送され
るデータの転送幅を制御するバス制御装置において、 前記データ転送先デバイスのデータ格納先アドレスによ
り区切られるデータ格納幅を検出する格納幅検出手段
と、 前記Ｉ／Ｏバスにより区切られるデータ転送幅を格納幅
検出手段により検出されるデータ格納幅に基づいて変更
する転送幅変更手段と、 転送幅変更手段により転送幅が変更されるデータを格納
する変更データ格納手段と、 変更データ格納手段に格納されるデータを検出されたデ
ータ格納幅に合わせて選択して再構成して転送先デバイ
スに転送する再構成手段と、 を具備したことを特徴とするバス制御装置。2. A bus control device for controlling a transfer width of data transferred between an I / O bus for transmitting and receiving data divided into predetermined data widths at equal intervals, and a data transfer destination device Storage width detection means for detecting a data storage width delimited by a data storage destination address, and transfer width change for changing a data transfer width delimited by the I / O bus based on the data storage width detected by the storage width detection means Means, a change data storage means for storing the data whose transfer width is changed by the transfer width changing means, and the data stored in the change data storage means are selected and reconfigured according to the detected data storage width. A bus control device comprising: a reconfiguring unit that transfers to a transfer destination device. 【請求項３】 前記変更データ格納手段は、 前記転送幅変更手段により転送幅が変更されるデータの
うち前回の転送で転送幅が変更されたデータを格納する
第１の変更データ格納手段と、 該転送幅変更手段により転送幅が変更されるデータのう
ち今回の転送で転送幅が変更されたデータを格納する第
２の変更データ格納手段と、 により構成し、該第１、第２の変更データ格納手段に前
回と今回の転送で転送幅を変更したデータを交互に格納
し、前記再構成手段が、前記格納幅検出手段により検出
されたデータ格納幅に合わせて該第１、第２の変更デー
タ格納手段に格納された前回と今回の転送幅変更データ
を選択して再構成し、前記転送先デバイスに転送するこ
とを特徴とする請求項２記載のバス制御装置。3. The change data storage means includes a first change data storage means for storing data whose transfer width has been changed by a previous transfer among data whose transfer width has been changed by the transfer width changing means, Second change data storage means for storing the data whose transfer width has been changed in the current transfer among the data whose transfer width has been changed by the transfer width changing means, and the first and second changes The data having the transfer width changed by the previous transfer and the current transfer is alternately stored in the data storage means, and the reconfiguration means matches the data storage width detected by the storage width detection means with the first and second data. 3. The bus control device according to claim 2, wherein the transfer width change data of the previous time and the transfer width change data of this time stored in the change data storage means are selected, reconfigured, and transferred to the transfer destination device.