JPH0635672A - Multiplication processor - Google Patents

Abstract

PURPOSE:To efficiently attain a high speed Fourier transformation arithmetic processing which operates an arithmetic processing in which the number of a multiplication processing is extremely large by operating a floating point arithmetic operation only for a multiplication processing. CONSTITUTION:This device is equipped with a size discriminating equipment 200 which inputs a binary number indicated by a fixed point, left-shift circuits 201, 202, and 203 which left-shift the binary number smaller than a certain value, multiplier 204 which operates the arithmetic processing of the outputs of the left-shift circuits, and right-shift circuit 207 which right-shifts the output of the multiplier 204. Both the input and output are indicated by the fixed point, and the floating point arithmetic processing is operated for the multiplication. In the case of the multiplication, when 32 bit data are smaller than the certain value, the data are left-shifted before the arithmetic processing, and right-shifted after the arithmetic processing. An arithmetic speed is close to that in the case of the fixed point indication, and an arithmetic precision is equivalent to that in the case of the floating point indication.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、乗算処理装置に関
し、特に、入力は固定小数点表示とし、出力も固定小数
点表示として演算処理は乗算については浮動小数点的演
算処理とする乗算処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplication processing device, and more particularly to a multiplication processing device in which an input is a fixed-point representation, an output is a fixed-point representation, and an arithmetic process is a floating-point arithmetic process for multiplication.

【０００２】[0002]

【従来の技術】電子計算機の演算処理装置は、乗除算演
算速度、加減算演算速度、乗除算精度および加減算精度
について２進数値表示が固定小数点表示であるか或は浮
動小数点表示であるかにより表１の通りの特徴を示す。 表 １ 乗除算演算速度 加減算演算速度 乗除算精度 加減算精度 固定小数点表示 速い 速い 悪い 両者は 浮動小数点表示 大変遅い 大変遅い 大変良い 同等 以上の通りであって、一般的に、加減算については固定
小数点表示により演算速度および精度の双方共に満足な
結果が得られ、乗除算についてはこれを浮動小数点演算
を実施するよう構成すれば、精度はすべてを固定小数点
演算とした場合と比較して向上する、ことがわかってい
る。2. Description of the Related Art An arithmetic processing unit of an electronic computer displays a multiplication / division operation speed, an addition / subtraction operation speed, a multiplication / division accuracy, and an addition / subtraction accuracy depending on whether a binary value display is a fixed point display or a floating point display. 1 shows the characteristics as follows. Table 1 Multiplication / division operation speed Addition / subtraction operation speed Multiplication / division accuracy Addition / subtraction accuracy Fixed decimal point display Fast Fast Bad Both are floating point display Very slow Very slow Very good Same as above. Satisfactory results can be obtained for both operation speed and precision, and if multiplication and division are configured to perform floating-point arithmetic, the precision can be improved compared to the case where fixed-point arithmetic is used for all. know.

【０００３】ここで、電子計算機による或る演算処理例
えば高速フーリエ変換（以下、ＦＦＴ、と称す）演算処
理における演算速度および演算精度について検討する。
ＦＦＴ演算処理データのデータ構造は、三角関数は１６
ビットとし、データ列は３２ビットとしている。この様
なデータ構造において、加減算は３２ビットにより、乗
算は３２ビット＝１６ビット＊１６ビット（三角関数は
１６ビット、データ列は上位１６ビット）による。この
ＦＦＴ演算処理による演算ノイズ発生の主因は、３２ビ
ット＝１６ビット＊１６ビット乗算においてデータ列の
下位ビットが無視されること、乗算の後に桁調整のため
に左シフトを行うのであるがこの場合は下位ビットが過
大に作用すること、小データの乗算の有効ビット長が小
さくなること、である。これら演算ノイズ発生原因を除
去するには、乗算についてはこれを浮動小数点演算処理
とすればよいのであるが、こうすると演算処理速度が大
きく減少する。乗算についてこれを浮動小数点表示演算
処理するのにデータを仮数を持った浮動小数点表示のも
のとすることは結局、加減算も浮動小数点表示演算処理
すると言うことになる。Here, the calculation speed and calculation accuracy in a certain calculation process by an electronic computer, for example, a fast Fourier transform (hereinafter referred to as FFT) calculation process will be examined.
The data structure of FFT calculation processing data is 16 for trigonometric functions.
The data string is 32 bits. In such a data structure, addition / subtraction is performed by 32 bits, and multiplication is performed by 32 bits = 16 bits * 16 bits (trigonometric function is 16 bits, data string is upper 16 bits). The main cause of the operation noise generated by this FFT operation process is that the lower bits of the data string are ignored in the multiplication of 32 bits = 16 bits * 16 bits, and the left shift is performed for digit adjustment after the multiplication. Is that the lower bits act excessively, and the effective bit length of multiplication of small data becomes small. In order to eliminate the cause of occurrence of these operation noises, this may be performed by floating point operation processing for multiplication, but this will greatly reduce the operation processing speed. To perform the floating-point display arithmetic processing for multiplication, the data is set to the floating-point display arithmetic processing with the mantissa, which means that addition and subtraction are also the floating-point display arithmetic processing.

【０００４】[0004]

【発明が解決しようとする課題】この発明は、乗算のみ
について浮動小数点的演算を実施するよう構成すること
により、演算速度はすべてが固定小数点表示の場合の演
算速度に近い速度でありながら、精度は浮動小数点表示
の場合と同等の乗算処理装置を提供するものである。According to the present invention, the floating point arithmetic operation is performed only for the multiplication so that the arithmetic speed is close to the arithmetic speed in the case of the fixed point display, but the accuracy is high. Provides a multiplication processing device equivalent to the case of floating point display.

【０００５】[0005]

【課題を解決するための手段】固定小数点表示２進数が
入力される大小判別器２００を具備し、或る値より小な
る２進数についてはこれを左シフトする左シフト回路２
０１、２０２および２０３を具備し、左シフト回路の出
力を演算処理する乗算器２０４を具備し、乗算器２０４
の出力を右シフトする右シフト回路２０７を具備する乗
算処理装置を構成した。A left shift circuit 2 is provided with a magnitude discriminator 200 for inputting a fixed-point display binary number, and for a binary number smaller than a certain value, it is shifted to the left.
01, 202 and 203, and a multiplier 204 for calculating the output of the left shift circuit.
A multiplication processing device having a right shift circuit 207 for right-shifting the output of 1 is configured.

【０００６】[0006]

【実施例】この発明の乗算処理装置は、乗算の場合、乗
算に先だって３２ビット・データが或る値より小さいと
きにこれを演算前に左シフトし、演算後に右シフトする
ことにより、演算ノイズ発生原因を除去するものであ
る。この発明の乗算処理装置においては、本来の浮動小
数点表示を採用していると言うわけではなく、上述の通
りのシフト処理を施す場合もあるのでこれを浮動小数点
的表示と称しているのである。以下において、この乗算
処理装置の説明をする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the case of multiplication, the multiplication processing apparatus of the present invention shifts the 32-bit data to the left before the calculation and to the right after the calculation when the 32-bit data is smaller than a certain value, so that the calculation noise The cause of occurrence is removed. The multiplication processing device of the present invention does not necessarily adopt the original floating point display, but may perform the shift processing as described above, and thus this is called floating point display. The multiplication processing device will be described below.

【０００７】図１はＺ＝Ｘ＊Ｙを実行する乗算処理装置
のブロック図であり、図２は図１に示される乗算処理装
置の動作シーケンスを説明する図である。これらの図に
おいて、Ｘは３２ビット、Ｙは１６ビット、Ｚは３２ビ
ットの数値であるものとする。そして、明細書の説明を
簡略化するために、乗算器２０４に入力されるＹデータ
は既に上述の左シフト処理済みのものとしてそのまま乗
算器２０４に入力して、Ｘデータのみ固定小数点表示で
入力されて上述の左シフト処理を施されるものを例とし
て説明する。Ｙデータについても左シフト処理を施す簡
略化しない説明をするには、Ｘデータの場合と全く同様
に、入力される固定小数点表示Ｙデータのために上位８
ビット判別器２００、１６ビット・ラッチ２０１、８ビ
ット・ラッチ２０２および８ビット・ラッチ２０３を具
備することと、出力段を３２ビット・ラッチ２０６と上
位８ビットが右シフトされる３２ビット被シフト・ラッ
チ２０７の他に上位１６ビットが右シフトされる被シフ
ト・ラッチ２０７’をも具備するものとすればよい。こ
れは説明を煩雑にすることになるので、上述の通り簡略
化して説明する。FIG. 1 is a block diagram of a multiplication processor for executing Z = X * Y, and FIG. 2 is a diagram for explaining an operation sequence of the multiplication processor shown in FIG. In these figures, X is a 32-bit numerical value, Y is a 16-bit numerical value, and Z is a 32-bit numerical value. Then, in order to simplify the description of the specification, the Y data input to the multiplier 204 is directly input to the multiplier 204 as it has already been subjected to the above-described left shift processing, and only the X data is input in the fixed point display. A description will be given of an example in which the above-described left shift processing is performed. The left shift processing is also applied to the Y data. For the sake of simplicity, just like in the case of the X data, the upper 8 data for the fixed-point-display Y data to be input is used.
A bit discriminator 200, a 16-bit latch 201, an 8-bit latch 202 and an 8-bit latch 203 are provided, and an output stage is a 32-bit latch 206 and a high-order 8 bits are right-shifted by a 32-bit shifted. In addition to the latch 207, a shifted latch 207 'in which the upper 16 bits are right-shifted may be provided. Since this complicates the description, the description will be simplified as described above.

【０００８】先ず、上位８ビット判別器２００、１６ビ
ット・ラッチ２０１および８ビット・ラッチ２０２に対
して固定小数点表示Ｘデータがデータ・バス１００を介
してクロック１０１により同時に入力される。上位８ビ
ット判別器２００において、全ビット＝０についてyes
、全ビット＝１についてyes と判別されたとき、selec
t信号３００はＬレベルとされ、このＬレベルはインバ
ータ２０８を介して８ビット・ラッチ２０２をトリガし
てその出力Ｏ０−０７を１６ビット・データ・バス３０
１に上位Ｘ８−Ｘ１５として出力し、８ビット・ラッチ
２０３をトリガしてその出力Ｏ０−０７を１６ビット・
データ・バス３０１に下位Ｘ０−Ｘ７として出力する。
これはＸ入力データを８ビット左シフトしたことに相当
する。上位８ビット判別器２００において、上位８ビッ
トが０および１と判別されたとき、select信号３００は
Ｈレベルとされ、これは１６ビット・ラッチ２０１をト
リガしてその出力Ｏ０−０１５を１６ビット・データ・
バス３０１に出力する。１６ビット・データ・バス３０
１への出力はクロックＣＳＸＩＮ１０３のＬレベルにお
いて乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入力され
る。First, fixed-point display X data is simultaneously input to the upper 8-bit discriminator 200, the 16-bit latch 201 and the 8-bit latch 202 by the clock 101 via the data bus 100. In the upper 8-bit discriminator 200, yes for all bits = 0
, When all bits = 1 are judged as yes, selec
The t signal 300 is brought to the L level, and this L level triggers the 8-bit latch 202 via the inverter 208 to output its output O0-07 to the 16-bit data bus 30.
1 as upper X8-X15, and triggers the 8-bit latch 203 to output its output O0-07 to 16-bit
Output to data bus 301 as lower order X0-X7.
This corresponds to left shifting the X input data by 8 bits. When the upper 8-bit discriminator 200 discriminates the upper 8 bits from 0 and 1, the select signal 300 is set to the H level, which triggers the 16-bit latch 201 to output its output O0-015 to 16-bit. data·
Output to the bus 301. 16-bit data bus 30
The output to 1 is input to the X input terminals X0 to X15 of the multiplier 204 at the L level of the clock CSXIN103.

【０００９】固定小数点表示Ｘデータは上述の如くに処
理されてから乗算器２０４のＸ入力端Ｘ０−Ｘ１５に入
力され、次いで乗算器２０４のＹ入力端Ｙ０−Ｙ１５に
浮動小数点表示ＹデータがクロックＣＳＹＩＮ１０４の
Ｌレベルにおいて書き込まれて、ここにおいて乗算が実
施される。タイミング発生器２０５はクロックＣＳＸＩ
Ｎ１０３によりトリガされ、乗算器２０４の上位データ
出力制御信号３０５がＬレベルとなり、これにより乗算
結果の上位ワードは出力され、３２ビット・ラッチ２０
６および３２ビット被シフト・ラッチ２０７にラッチさ
れる。同様に、下位データ出力制御信号３０４がＬレベ
ルとなり、これにより乗算結果の下位ワードは出力さ
れ、３２ビット・ラッチ２０６および３２ビット被シフ
ト・ラッチ２０７にラッチされる。The fixed-point display X data is processed as described above and then input to the X inputs X0-X15 of the multiplier 204, and then the floating-point display Y data is clocked to the Y inputs Y0-Y15 of the multiplier 204. Written at the L level of CSYIN 104, where the multiplication is performed. Timing generator 205 uses clock CSXI
Triggered by N103, the upper data output control signal 305 of the multiplier 204 becomes L level, which outputs the upper word of the multiplication result, and the 32-bit latch 20
Latched in 6 and 32 bit shifted latches 207. Similarly, the lower data output control signal 304 becomes L level, whereby the lower word of the multiplication result is output and latched in the 32-bit latch 206 and the 32-bit shifted latch 207.

【００１０】最後に、３２ビット・ラッチ２０６および
３２ビット被シフト・ラッチ２０７にラッチされた乗算
結果はそれぞれ上位読みだしクロック１０４および下位
読みだしクロック１０５により１６ビット・データ・バ
ス１００に固定小数点表示出力される。Finally, the multiplication results latched in the 32-bit latch 206 and the 32-bit shifted latch 207 are displayed in a fixed point on the 16-bit data bus 100 by the high-order read clock 104 and the low-order read clock 105, respectively. Is output.

【００１１】[0011]

【発明の効果】以上の通りであって、この発明の乗算処
理装置は、その演算速度はすべてが固定小数点表示の場
合の演算速度に近い速度でありながら、演算精度は浮動
小数点表示の場合と同等のものである。乗算処理回数が
極端に多い演算処理をする例えば高速フーリエ変換演算
処理に適用して効果を奏する乗算処理装置である。As described above, in the multiplication processing device of the present invention, the operation speed is close to the operation speed in the case of fixed point display, but the operation accuracy is in the case of floating point display. Is equivalent. This is a multiplication processing device that is effective when applied to, for example, a fast Fourier transform calculation process that performs a calculation process that involves an extremely large number of multiplication processes.

【図面の簡単な説明】[Brief description of drawings]

【図１】Ｚ＝Ｘ＊Ｙを実行する乗算処理装置のブロック
図。FIG. 1 is a block diagram of a multiplication processing apparatus that executes Z = X * Y.

【図２】図１に示される乗算処理装置の動作シーケンス
を説明する図。FIG. 2 is a diagram illustrating an operation sequence of the multiplication processing device shown in FIG.

【符号の説明】[Explanation of symbols]

２００ 大小判別器 ２０１、２０２、２０３ 左シフト回路 ２０４ 乗算器 ２０７ 右シフト回路 200 Large / small discriminators 201, 202, 203 Left shift circuit 204 Multiplier 207 Right shift circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 固定小数点表示２進数が入力される大小
判別器を具備し、或る値より小なる２進数についてはこ
れを左シフトする左シフト回路を具備し、左シフト回路
の出力を演算処理する乗算器を具備し、乗算器の出力を
右シフトする右シフト回路を具備することを特徴とする
乗算処理装置。1. A magnitude discriminator for inputting a fixed-point display binary number is provided, and a left shift circuit for left-shifting a binary number smaller than a certain value is provided, and the output of the left shift circuit is calculated. A multiplication processing apparatus comprising: a multiplier for processing; and a right shift circuit for right-shifting the output of the multiplier.