JPH06350572A - Receiver - Google Patents

Abstract

PURPOSE:To efficiently correct an error by estimating an error occurrence rate of data received sequentially and switching between error check processing or error correction processing based on the result of estimation so as to avoid quality deterioration in data. CONSTITUTION:An error rate state estimate circuit 27 in a terminal equipment 21 cumulates reliability data CF outputted from a data equalization circuit 23, a correlation detection result outputted from a synchronous word detection circuit 29, reliability data outputted from a convolution decoding circuit 25 for a predetermined period to obtaina mean value. Whether or not an error occurrence rate exceeds a predetermined reference value is discriminated based on the result of comparison between the mean value and the predetermined reference value. An error detection correction changeover circuit 28 switches the operation of a block decoding circuit 26 based on the result of discrimination. Thus, when the terminal equipment 21 discriminates that the error occurrence rate is high, the error correction processing using a parity code is stopped and only error detection processing is executed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題（図５） 課題を解決するための手段（図１） 作用（図１） 実施例 （１）実施例の構成（図１〜図４） （２）実施例の効果 （３）他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. Industrial Application Conventional Technology (FIG. 5) Problem to be Solved by the Invention (FIG. 5) Means for Solving the Problem (FIG. 1) Action (FIG. 1) Example (1) Configuration of Example (FIG. 1 to 4) (2) Effects of the embodiment (3) Other embodiments Effects of the invention

【０００２】[0002]

【産業上の利用分野】本発明は受信装置に関し、例えば
音声信号を符号化して送受するデイジタルセルラに適用
し得る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiver, and can be applied to, for example, a digital cellular which encodes and transmits a voice signal.

【０００３】[0003]

【従来の技術】従来、無線電話の１つでなるデイジタル
セルラにおいては、音声信号を符号化して送受すること
により、時分割多重化の手法を適用して１つのチヤンネ
ルを複数の端末装置で同時に使用し得るようになされて
いる。2. Description of the Related Art Conventionally, in a digital cellular phone, which is one of radio telephones, by encoding and transmitting a voice signal, a time-division multiplexing method is applied so that one channel is simultaneously used by a plurality of terminal devices. It is designed to be used.

【０００４】すなわち図５に示すようにデイジタルセル
ラ１は、端末装置の送信側２において、それぞれ音声信
号をアナログデイジタル変換して音声データに変換した
後、この音声データをデータ圧縮してソースデータ３を
生成する。さらに送信側２は、このソースデータをブロ
ツクコーデイング回路４でブロツクコーデイングし、こ
のとき誤り検出訂正用のパリテイ符号を付加する。That is, as shown in FIG. 5, in the digital cellular 1, on the transmission side 2 of the terminal device, after analog-digital converting each audio signal into audio data, the audio data is compressed and the source data 3 is transmitted. To generate. Further, the transmitting side 2 block-codes this source data with the block-coding circuit 4, and adds a parity code for error detection and correction at this time.

【０００５】さらに送信側２は、畳込み符号化回路５で
ブロツクコーデイング回路４の出力データを畳込み符号
化処理し、この出力データをインターリーブ回路６でイ
ンターリーブ処理する。これにより送信側２は、このイ
ンターリーブ回路６の出力データをデータ変調回路７で
直交変調した後、所定周波数の送信信号に変換して自局
に割り当てられたタイムスロツトで送信し、これにより
基地局を介して所望の端末装置に音声信号を送信し得る
ようになされている。Further, on the transmitting side 2, the convolutional coding circuit 5 convolutionally codes the output data of the block coding circuit 4, and the interleave circuit 6 interleaves the output data. As a result, the transmission side 2 orthogonally modulates the output data of the interleave circuit 6 by the data modulation circuit 7, then converts it into a transmission signal of a predetermined frequency, and transmits it at the time slot assigned to the own station. A voice signal can be transmitted to a desired terminal device via the.

【０００６】これに対して端末装置の受信側１０におい
ては、自局に割り当てられたタイムスロツトを受信する
ことにより、基地局から送出された通話対象の音声信号
を受信する。ここで受信側１０は、データ復調回路１１
で受信信号を周波数変換して直交検波し、これにより通
話対象で生成されたＩデータ及びＱデータを復調し、こ
のＩデータ及びＱデータをデータ等化回路１２に出力す
る。ここでデータ等化回路１２は、イコライザ回路を形
成し、Ｉデータ及びＱデータを補正することにより、フ
エージング、マルチパスの影響を除去してＩデータ及び
Ｑデータを出力し、デインターリーブ回路１３は、この
データ等化回路１２の出力データをデインターリーブ処
理して出力する。On the other hand, the receiving side 10 of the terminal device receives the time slot assigned to itself to receive the voice signal of the communication object transmitted from the base station. Here, the receiving side 10 is a data demodulation circuit 11
Then, the received signal is frequency-converted and subjected to quadrature detection, thereby demodulating the I data and Q data generated in the call target, and outputting the I data and Q data to the data equalization circuit 12. Here, the data equalization circuit 12 forms an equalizer circuit, corrects I data and Q data, removes the effects of fading and multipath, and outputs I data and Q data. The deinterleave circuit 13 Deinterleaves the output data of the data equalization circuit 12 and outputs it.

【０００７】このときデータ等化回路１２は、Ｉデータ
及びＱデータの振幅情報、位相情報を基準にして出力デ
ータの確からしさを表す信頼性データ（すなわちコンフ
イデンスビツトでなる）を出力する。畳込み復号回路１
４は、例えばビタビ復号回路で形成され、デインターリ
ーブ回路１３の出力データを畳込み復号して出力し、こ
のとき最尤判定すると共にコンフイデンスビツトを基準
にして軟判定してデータ復号することにより、誤り訂正
処理を実行する。At this time, the data equalization circuit 12 outputs reliability data (that is, a confidence bit) representing the accuracy of the output data with reference to the amplitude information and phase information of the I data and Q data. Convolutional decoding circuit 1
4 is formed by, for example, a Viterbi decoding circuit, convolutionally decodes and outputs the output data of the deinterleave circuit 13, and at this time, performs maximum likelihood judgment and soft-decision based on the confidence bit for data decoding. Thus, the error correction process is executed.

【０００８】これに対してブロツクデコーデイング回路
１５は、畳込み復号回路１４の出力データをブロツクデ
コーデイングして出力し、このときこの出力データに付
加されたパリテイ符号を基準にして出力データを誤り訂
正処理して出力すると共に、この誤り訂正処理結果をエ
ラー情報として出力する。これにより端末装置は、この
出力データを音声データを復調した後、この音声データ
を音声伸長してアナログ信号に変換し、これにより通話
対象から送出された音声信号を復調し得るようになされ
ている。On the other hand, the block decoding circuit 15 outputs the output data of the convolutional decoding circuit 14 by block decoding and outputs the output data as an error with reference to the parity code added to the output data. The error correction processing result is output as error information while the error correction processing result is output. This allows the terminal device to demodulate the output data into audio data, decompress the audio data into an analog signal, and thereby demodulate the audio signal sent from the call target. .

【０００９】このときデイジタルセルラにおいては、誤
り訂正符号を付加した後、畳込み符号化処理して音声デ
ータを伝送することにより、通話環境が劣化した場合で
も、確実に音声信号を伝送し得るようになされ、これに
より安定な通話を確保し得るようになされている。At this time, in the digital cellular, after adding the error correction code, the convolutional coding process is performed to transmit the voice data so that the voice signal can be surely transmitted even when the communication environment is deteriorated. It is made possible to secure a stable call.

【００１０】また端末装置においては、エラー情報を基
準にして音声伸長処理を切り換え、またこのエラー情報
を基地局に送信して送信電力を切り換えることにより、
伝送路の特性に応じてデイジタルセルラ全体としての動
作を切り換え、これにより確実に音声信号を送受し得る
ようになされている。In the terminal device, the voice decompression process is switched based on the error information, and the error information is transmitted to the base station to switch the transmission power.
The operation of the digital cellular as a whole is switched according to the characteristics of the transmission path, so that audio signals can be transmitted and received reliably.

【００１１】[0011]

【発明が解決しようとする課題】ところでこの種の端末
装置においては、受信環境が大きく変化する特徴があ
り、受信データのエラー発生率が大きく変化する特徴が
ある。これに対してこの種のパリテイ符号を用いた誤り
訂正においては、エラー発生率が小さい場合、確実に誤
り訂正し得るのに対し、エラー発生率がパリテイ符号の
符号長等で決まる一定値以上に増加すると誤訂正が発生
し、却つて受信データの品質が劣化する問題がある。By the way, this type of terminal device is characterized in that the receiving environment greatly changes, and the error occurrence rate of the received data greatly changes. On the other hand, in the error correction using this type of parity code, when the error occurrence rate is small, the error can be surely corrected, but the error occurrence rate is a certain value or more determined by the code length of the parity code or the like. If the number increases, erroneous correction occurs, and there is a problem that the quality of received data deteriorates.

【００１２】この問題を解決する１つの方法として受信
環境が変化した場合でも充分に誤り訂正し得るようにパ
リテイ符号を選定する方法が考えられるが、実際にはデ
ータ帯域の制限等により、充分にパリテイ符号を付加し
得ない特徴がある。As a method for solving this problem, a method of selecting a parity code so that error correction can be sufficiently performed even when the receiving environment changes can be considered. However, in practice, due to the limitation of the data band, etc. There is a feature that a parity code cannot be added.

【００１３】本発明は以上の点を考慮してなされたもの
で、受信データの品質劣化を有効に回避して効率良く誤
り訂正することができる受信装置を提案しようとするも
のである。The present invention has been made in consideration of the above points, and it is an object of the present invention to propose a receiving apparatus capable of effectively avoiding deterioration of received data quality and efficiently performing error correction.

【００１４】[0014]

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、所定の伝送路を介して入力される
入力データを復号する受信装置２１において、入力デー
タは、誤り検出訂正用符号が付加された後、畳込み符号
化されて伝送され、受信装置２１は、伝送路から入力さ
れる入力データを補正するイコライザ回路２３と、イコ
ライザ回路２３の出力データを畳込み復号する復号回路
２５と、誤り検出訂正用符号に基づいて、復号回路２５
の出力データを誤り訂正処理又は誤り検出処理する誤り
検出訂正回路２６、２７、２８、２９とを備え、誤り検
出訂正回路２６、２７、２８、２９は、イコライザ回路
２３の処理結果及び又は復号回路２５の処理結果に基づ
いて、順次入力される出力データのエラー発生率を推定
し、該推定結果に基づいて誤り検出処理及び誤り訂正処
理を切り換える。In order to solve such a problem, according to the present invention, in a receiving device 21 for decoding input data input via a predetermined transmission line, the input data is an error detection / correction code. After being added, the data is convolutionally encoded and transmitted, and the reception device 21 includes an equalizer circuit 23 that corrects input data input from the transmission path, and a decoding circuit 25 that performs convolutional decoding of output data of the equalizer circuit 23. , The decoding circuit 25 based on the error detection and correction code
Error detection correction circuits 26, 27, 28, 29 for performing error correction processing or error detection processing on the output data of the error detection correction circuits 26, 27, 28, 29. The error detection correction circuits 26, 27, 28, 29 are processing results of the equalizer circuit 23 and / or decoding circuits. The error occurrence rate of the output data that is sequentially input is estimated based on the processing result of 25, and the error detection processing and the error correction processing are switched based on the estimation result.

【００１５】さらに第２の発明において、イコライザ回
路２３は、伝送路の特性に応じて入力データＩＱからブ
ランチメトリツクＢＭを生成し、入力データＩＱの遷移
経路毎にブランチメトリツクＢＭを累積してステートメ
トリツクＰＳを生成し、ステートメトリツクＰＳに基づ
いて入力データＩＱの遷移経路を選択し、選択結果に基
づいて最尤判定した出力データＩＱを生成し、入力デー
タの遷移経路選択結果に基づいて、出力データＩＱの確
からしさを表す信頼性のデータＣＦを出力し、誤り検出
訂正回路２６、２７、２８、２９は、信頼性のデータＣ
Ｆに基づいて、イコライザ回路２３の処理結果から順次
入力される出力データＩＱのエラー発生率を推定する。Further, in the second invention, the equalizer circuit 23 generates a branch metric BM from the input data IQ according to the characteristics of the transmission line, and accumulates the branch metric BM for each transition route of the input data IQ. A state metric PS is generated, a transition path of the input data IQ is selected based on the state metric PS, output data IQ that is subjected to maximum likelihood determination based on the selection result is generated, and based on the transition path selection result of the input data, The reliability data CF indicating the certainty of the output data IQ is output, and the error detection / correction circuits 26, 27, 28 and 29 output the reliability data C.
Based on F, the error occurrence rate of the output data IQ sequentially input is estimated from the processing result of the equalizer circuit 23.

【００１６】さらに第３の発明において、入力データ
は、所定周期で所定パターンの同期信号が介挿され、誤
り検出訂正回路２６、２７、２８、２９は、所定の基準
パターンを基準にしてイコライザ回路２３の出力データ
ＩＱから同期パターンを検出し、同期パターンの検出結
果に基づいて、イコライザ回路２３の処理結果から順次
入力される出力データＩＱのエラー発生率を推定する。Further, in the third invention, the input data is interpolated with a synchronization signal of a predetermined pattern at a predetermined cycle, and the error detection / correction circuits 26, 27, 28 and 29 are equalizer circuits based on a predetermined reference pattern. The sync pattern is detected from the output data IQ of 23, and the error occurrence rate of the output data IQ sequentially input is estimated from the processing result of the equalizer circuit 23 based on the detection result of the sync pattern.

【００１７】さらに第４の発明において、復号回路２５
は、畳込み復号の際に、復号したデータの確からしさを
表す確からしさのデータを生成し、誤り検出訂正回路２
６、２７、２８、２９は、確からしさのデータに基づい
て、復号回路の処理結果から順次入力される出力データ
ＩＱのエラー発生率を推定する。Further, in the fourth invention, the decoding circuit 25
Generates concurrency data representing the concurrency of the decoded data during the convolutional decoding, and the error detection / correction circuit 2
Reference numerals 6, 27, 28, and 29 estimate the error occurrence rate of the output data IQ sequentially input from the processing result of the decoding circuit, based on the probability data.

【００１８】[0018]

【作用】イコライザ回路２３の処理結果及び又は復号回
路２５の処理結果に基づいて、順次入力される出力デー
タのエラー発生率を推定し、該推定結果に基づいて誤り
検出処理及び誤り訂正処理を切り換えれば、エラー発生
率が高い場合、誤り訂正処理に代えて誤り検出処理を実
行して誤訂正を有効に回避し得、これとは逆にエラー発
生率が低い場合、誤り検出訂正符号を有効に使用して誤
り訂正し得、これにより復号したデータの品質劣化を有
効に回避して効率良く誤り訂正することができる。According to the processing result of the equalizer circuit 23 and / or the processing result of the decoding circuit 25, the error occurrence rate of the sequentially input output data is estimated, and the error detection processing and the error correction processing are switched based on the estimation result. Thus, when the error occurrence rate is high, error detection processing can be executed instead of error correction processing to effectively avoid erroneous correction. Conversely, when the error occurrence rate is low, the error detection and correction code is effective. Can be used for error correction, and by doing so, it is possible to effectively avoid quality deterioration of decoded data and perform error correction efficiently.

【００１９】このとき遷移経路選択結果に基づいて出力
データの信頼性のデータＣＦを検出してエラー発生率を
推定することができる。At this time, the error occurrence rate can be estimated by detecting the reliability data CF of the output data based on the transition path selection result.

【００２０】また同期信号の検出結果を基準にして、さ
らに畳込み復号の処理結果を基準にしてエラー発生率を
推定することができる。Further, the error occurrence rate can be estimated based on the detection result of the synchronization signal and further based on the processing result of the convolutional decoding.

【００２１】[0021]

【実施例】以下図面について、本発明の一実施例を詳述
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.

【００２２】（１）実施例の構成 図５との対応部分に同一符号を付して示す図１におい
て、２０は全体としてデイジタルセルラを示し、基地局
から送出された送信信号を端末装置２１で受信する。こ
こで端末装置２１は、アンテナを介して送信信号を受信
した後、周波数変換して直交検波することにより、デー
タ復調回路１１で受信信号の基準位相に同期したＩ信号
を復調すると共に、このＩ信号に対して90度位相の異な
るＱ信号を復調し、このＩ信号及びＱ信号を内蔵のアナ
ログデイジタル変換回路でデイジタル値に変換する。こ
れにより端末装置２１は、受信信号の基準位相に同期し
た復調結果でなるＩデータと、このＩデータに対して90
度位相の異なる復調結果でなるＱデータを復調し得るよ
うになされ、これによりＧＭＳＫ変調されて伝送された
Ｉデータ及びＱデータを復調し得るようになされてい
る。(1) Configuration of the embodiment In FIG. 1 in which parts corresponding to those in FIG. 5 are assigned the same reference numerals, 20 indicates digital cellular as a whole, and the transmission signal transmitted from the base station is transmitted to the terminal device 21. To receive. Here, after the terminal device 21 receives the transmission signal via the antenna, the data demodulation circuit 11 demodulates the I signal synchronized with the reference phase of the reception signal by performing frequency conversion and quadrature detection, and at the same time, I A Q signal having a phase difference of 90 degrees with respect to the signal is demodulated, and the I signal and the Q signal are converted into digital values by a built-in analog digital conversion circuit. As a result, the terminal device 21 causes the I data that is the demodulation result synchronized with the reference phase of the received signal and 90
It is possible to demodulate Q data which is a result of demodulation having a different phase, so that I data and Q data which are GMSK modulated and transmitted can be demodulated.

【００２３】データ等化回路２３は、このＩデータ及び
Ｑデータを処理するデイジタルシグナルプロセツサで形
成され、Ｉデータ及びＱデータを波形等化した後、歪み
補正することにより、フエージング、マルチパスの影響
を低減する。さらにこの実施例において、データ等化回
路２３は、ビタビイコライザで形成され、ビタビアルゴ
リズムを適用して歪み補正したＩＱデータを補正する。
さらにデータ等化回路２３は、ビタビアルゴリズムを適
用する際に得られる演算結果を利用してＩＱデータの信
頼性データＣＦを生成し、この信頼性データＣＦをＩＱ
データＩＱと共に出力する。The data equalization circuit 23 is formed of a digital signal processor for processing the I data and Q data, and after the waveform equalization of the I data and the Q data is performed, distortion correction is performed to perform fading and multi-pass. Reduce the effect of. Further, in this embodiment, the data equalization circuit 23 is formed by a Viterbi equalizer and corrects the distortion-corrected IQ data by applying the Viterbi algorithm.
Furthermore, the data equalization circuit 23 generates reliability data CF of IQ data using the calculation result obtained when applying the Viterbi algorithm, and uses this reliability data CF as IQ.
Output with data IQ.

【００２４】ここで図２に示すようにデータ等化回路２
３は、ＩＱデータＩＱをブランチメトリツク演算回路３
１に入力し、ここでブランチメトリツクＢＭを検出す
る。ここでビタビアルゴリズムにおいては、この入力デ
ータでなるＩＱデータの取り得るビツト組み合わせをブ
ランチと呼び、実際の入力データと各ブランチ間の距離
をブランチメトリツクＢＭと呼ぶ。Here, as shown in FIG. 2, the data equalization circuit 2
3 is a branch metric operation circuit 3 for IQ data IQ.
1 to detect the branch metric BM. Here, in the Viterbi algorithm, a bit combination that can be taken by the IQ data consisting of this input data is called a branch, and the distance between the actual input data and each branch is called a branch metric BM.

【００２５】すなわちブランチメトリツク演算回路３１
は、入力されたＩＱデータＩＱと各ブランチとの距離を
検出することにより、それぞれ各ブランチに対応するブ
ランチメトリツクＢＭを検出し、検出したブランチメト
リツクＢＭをＡＣＳ（add compare select）演算回路３
２に出力する。That is, the branch metric calculation circuit 31
Detects the branch metric BM corresponding to each branch by detecting the distance between the input IQ data IQ and each branch, and the detected branch metric BM is detected by an ACS (add compare select) operation circuit 3
Output to 2.

【００２６】ＡＣＳ演算回路３２は、このブランチメト
リツクＢＭを各パス毎に累積してステートメトリツクＰ
Ｓを生成し、このステートメトリツクＰＳの比較結果に
基づいてパスを選択する。ここでビタビアルゴリズムに
おいては、符号化の際に選定され得るビツト列の各値を
それぞれステートと規定し、各ステートと入力データ間
の距離をステートメトリツクＰＳと規定する。The ACS arithmetic circuit 32 accumulates this branch metric BM for each path to obtain a state metric P.
S is generated, and a path is selected based on the comparison result of this state metric PS. Here, in the Viterbi algorithm, each value of the bit string that can be selected at the time of encoding is defined as a state, and the distance between each state and the input data is defined as a state metric PS.

【００２７】ここでデイジタルセルラの場合、このステ
ートは全部で32ステート存在することにより、ＡＣＳ演
算回路３２は、各ステートのステートメトリツクＰＳに
対応するブランチメトリツクＢＭを加算することによ
り、各パス毎にブランチメトリツクＢＭを累積する。さ
らにＡＣＳ演算回路３２は、各パス毎に累積して生成し
たステートメトリツクＰＳの最小値を検出し、この最も
ステートメトリツクＰＳの小さなパスを最も確からしい
パスとして選択する。In the case of digital cellular, since there are 32 states in total, the ACS arithmetic circuit 32 adds the branch metric BM corresponding to the state metric PS of each state, so that each path is processed. The branch metric BM is accumulated. Further, the ACS arithmetic circuit 32 detects the minimum value of the state metric PS generated by accumulating for each path, and selects the path with the smallest state metric PS as the most probable path.

【００２８】すなわち図３にこの32ステートのうちの一
部を取り出して示すように、現在のステート（記号ＰＳ
で表す）に対して続くステート（記号ＮＳで表す）が値
（０００１０）のとき、現在のステートＰＳとしては値
（００１００）及び（００１０１）の２つのステートが
考えられている。That is, as shown in FIG. 3 by extracting some of the 32 states, the present state (symbol PS
When the subsequent state (represented by the symbol NS) has a value (00010), two states of values (00100) and (00101) are considered as the current state PS.

【００２９】このとき値（００１００）の現在のステー
トＰＳに値20のステートメトリツクＰＳ（ｘ）が検出さ
れ、これに対応してブランチメトリツクＢＭとして値７
のブランチメトリツクＢＭ（ｋ）が検出された場合、Ａ
ＣＳ演算回路３２は、ステートメトリツクＰＳ（ｘ）と
ブランチメトリツクＢＭ（ｋ）とを加算した値27を、こ
の現在のステートＰＳから続くステートＮＳに至るパス
のステートメトリツクＰＳに設定する。At this time, the state metric PS (x) having the value 20 is detected in the current state PS having the value (00100), and correspondingly, the state metric PS (x) has the value 7 as the branch metric BM.
If the branch metric BM (k) of A is detected, then A
The CS arithmetic circuit 32 sets the value 27 obtained by adding the state metric PS (x) and the branch metric BM (k) to the state metric PS of the path from the present state PS to the subsequent state NS.

【００３０】同様に値（００１０１）の現在のステート
ＰＳに値24のステートメトリツクＰＳ（ｙ）が検出さ
れ、これに対応してブランチメトリツクＢＭとして値１
のブランチメトリツクＢＭ（ｋ＋１）が検出された場
合、ＡＣＳ演算回路３２は、ステートメトリツクＰＳ
（ｙ）とブランチメトリツクＢＭ（ｋ＋１）とを加算し
た値25を、この現在のステートＰＳから続くステートＮ
Ｓに至るパスのステートメトリツクＰＳに設定する。Similarly, the state metric PS (y) having the value 24 is detected in the current state PS having the value (00101), and the branch metric BM corresponding to the state metric PS (y) has the value 1
If the branch metric BM (k + 1) is detected, the ACS arithmetic circuit 32 determines that the state metric PS
The value 25 obtained by adding (y) and the branch metric BM (k + 1) is used as the state N succeeding the present state PS.
Set to the state metric PS of the path leading to S.

【００３１】さらにＡＣＳ演算回路３２は、この値27及
び25のステートメトリツクＰＳの比較結果を得、これに
よりこの場合値（００１０１）の現在のステートＰＳか
ら続くステートＮＳに至るパスが最も確からしいパスと
判断し、このパスを選択すると共に、この値25のステー
トメトリツクＰＳを続くステートＮＳのステートメトリ
ツクＰＳに設定する。Further, the ACS arithmetic circuit 32 obtains the comparison result of the state metrics PS of the values 27 and 25, and the path from the current state PS of the value (00101) to the succeeding state NS in this case is the most probable path. When this path is selected, the state metric PS having this value 25 is set as the state metric PS of the subsequent state NS.

【００３２】すなわちＡＣＳ演算回路３２は、この場
合、次式That is, the ACS arithmetic circuit 32 is

【数１】 の演算処理を実行し、これにより続くステートＮＳのス
テートメトリツクＰＳを設定する。[Equation 1] Then, the state metric PS of the subsequent state NS is set.

【００３３】これによりＡＣＳ演算回路３２は、32の現
在のステート毎にステートメトリツクＰＳを検出し、検
出したステートメトリツクＰＳをステートメトリツクメ
モリ３３に格納する。さらにＡＣＳ演算回路３２は、こ
のステートメトリツクメモリ３３に格納したステートメ
トリツクＰＳを基準にして続く32のステート毎にステー
トメトリツクＰＳを検出し、これにより最も確からしい
パスを検出して検出結果をパスメモリ３４に格納する。As a result, the ACS operation circuit 32 detects the state metric PS for each of the 32 current states and stores the detected state metric PS in the state metric memory 33. Further, the ACS arithmetic circuit 32 detects the state metric PS for each of the 32 subsequent states based on the state metric PS stored in the state metric memory 33, detects the most probable path by this, and outputs the detection result to the path memory. It stores in 34.

【００３４】このときＡＣＳ演算回路３２は、（１）式
に対応する場合を次式At this time, the ACS arithmetic circuit 32 uses the following equation in the case corresponding to the equation (1).

【数２】 で示すように、対応するステートに至るステートメトリ
ツクＰＳ間で差（すなわちステート遷移のステートメト
リツクの差でなる）の絶対値を検出し、この絶対値を信
頼性データとして出力する。かくしてこの信頼性データ
ＣＦにおいては、値が大きい程信頼性が高いと判断し
得、因みに図３に示す場合は、信頼性データＣＦは値２
になる。[Equation 2] As shown in, the absolute value of the difference (that is, the difference between the state metrics of the state transition) is detected between the state metrics PS reaching the corresponding states, and this absolute value is output as reliability data. Thus, in this reliability data CF, it can be determined that the larger the value, the higher the reliability, and in the case shown in FIG. 3, the reliability data CF has a value of 2.
become.

【００３５】これによりデータ等化回路２３は、各ステ
ート毎にパス選択結果をパスメモリ３４に蓄積すると共
に対応する信頼性データＣＦをこのパスメモリ３４に格
納する。さらにデータ等化回路２３は、パスメモリ３４
に格納したパス選択結果に基づいて最尤回路３５でＩＱ
データを論理「１」又は「０」に設定し、このＩＱデー
タを対応する信頼性データＣＦと共に出力する。かくし
てこのステートメトリツクＰＳ間の差の絶対値において
は、ビタビアルゴリズムにおけるパス選択の際の演算処
理結果を利用して簡易に生成し得ることにより、その分
データ等化回路２３においては、簡易に信頼性データを
生成することができ、また端末装置全体としてその分消
費電力を低減し得る。As a result, the data equalization circuit 23 stores the path selection result in the path memory 34 for each state and also stores the corresponding reliability data CF in the path memory 34. Further, the data equalization circuit 23 includes a path memory 34.
In the maximum likelihood circuit 35 based on the path selection result stored in
The data is set to logic "1" or "0" and this IQ data is output together with the corresponding reliability data CF. Thus, the absolute value of the difference between the state metrics PS can be easily generated by using the calculation processing result at the time of path selection in the Viterbi algorithm, and therefore the data equalization circuit 23 can be easily and reliably calculated. Sex data can be generated, and the power consumption of the entire terminal device can be reduced accordingly.

【００３６】さらにこのステートメトリツクＰＳにおい
ては、各ステートに至る確からしさを表すことにより、
このステートメトリツクＰＳ間の差の絶対値を信頼性デ
ータＣＦとして使用すれば、出力データの確からしさを
正しく表すことができる。なおこの実施例において、デ
ータ等化回路２３は、この信頼性データＣＦの値を判断
してコンフイデンスビツトを生成し、畳込み復号回路２
５に出力するようになされている。Further, in this state metric PS, by expressing the probability of reaching each state,
If the absolute value of the difference between the state metrics PS is used as the reliability data CF, the certainty of the output data can be represented correctly. In this embodiment, the data equalization circuit 23 determines the value of the reliability data CF to generate a confidence bit, and the convolutional decoding circuit 2
It is designed to output to 5.

【００３７】ところでこのように各出力データの確から
しさを表す信頼性データＣＦにおいては、値が大きい方
が、確からしいと判断し得、その分ビツト誤りも小さい
と判断することができる。これによりこの実施例におい
て、端末装置２１は、この信頼性データを基準にしてエ
ラー発生率の推定し、誤り検出訂正処理を切り換える。By the way, in the reliability data CF representing the certainty of each output data, it is possible to judge that the larger the value is, the smaller the bit error is. As a result, in this embodiment, the terminal device 21 estimates the error occurrence rate based on this reliability data and switches the error detection / correction processing.

【００３８】これに対して同期語検出回路２９は、この
データ等化回路２３の出力データから同期信号を検出
し、その同期信号検出結果を出力する。すなわちこの種
のデイジタルセルラにおいては、所定のデータ単位でイ
ンターリーブ処理した後、所定の同期信号を介挿してソ
ースデータ３を伝送するようになされ、これによりこの
同期信号を基準にしてソースデータを復調し得るように
なされている。On the other hand, the sync word detecting circuit 29 detects a sync signal from the output data of the data equalizing circuit 23 and outputs the sync signal detection result. That is, in this type of digital cellular, the source data 3 is transmitted by interleaving in a predetermined data unit and then interposing a predetermined synchronizing signal, whereby the source data is demodulated on the basis of this synchronizing signal. It is designed to be able to do.

【００３９】同期語検出回路２９は、この同期信号と同
じビツト配列でデータが連続する基準パターンを生成
し、この基準パターンと順次データ等化回路２３から出
力される出力データとの間で相関値を検出するようにな
され、これによりこの相関値の立ち上がりを検出して同
期信号のタイミングを検出するようになされ、続くデイ
ンターリーブ回路２４の処理対象データからこの同期信
号を除去するようになされている。また端末装置２１に
おいては、この同期信号検出結果に基づいて受信データ
復号のタイミングを補正するようになされ、これにより
基地局に同期したタイミングでデータ復号するようにな
されている。The sync word detection circuit 29 generates a reference pattern in which data is continuous in the same bit arrangement as this sync signal, and the correlation value between this reference pattern and the output data output from the sequential data equalization circuit 23. Is detected, whereby the rising edge of the correlation value is detected to detect the timing of the synchronization signal, and the synchronization signal is removed from the data to be processed by the subsequent deinterleave circuit 24. . Further, in the terminal device 21, the timing of decoding the received data is corrected based on the result of this synchronization signal detection, whereby the data is decoded at the timing synchronized with the base station.

【００４０】ところでこの相関値検出結果においては、
値が大きい場合、同期信号に限つて言えばビツト誤りが
小さいと判断することができる。さらにこの同期信号に
おいては、所定周期でソースデータ３に介挿されること
により、この相関値の値を基準にして全体のエラー発生
率を推定することができる。これにより端末装置２１
は、信頼性データに加えてこの相関値を基準にして全体
のエラー発生率を推定し、その推定結果に基づいて誤り
検出訂正処理を切り換えるようになされている。By the way, in this correlation value detection result,
When the value is large, it can be determined that the bit error is small, as far as the synchronizing signal is concerned. Further, in this synchronizing signal, by interposing it in the source data 3 at a predetermined cycle, the overall error occurrence rate can be estimated with reference to the value of this correlation value. Thereby, the terminal device 21
Is designed to estimate the overall error occurrence rate based on this correlation value in addition to the reliability data, and switch the error detection / correction processing based on the estimation result.

【００４１】デインターリーブ回路２４は、データ等化
回路２３の出力データを４バースト単位で取り込んでデ
インターリーブ処理し、畳込み復号回路２５は、このデ
インターリーブ回路２４の出力データを畳込み復号す
る。このとき復号回路２５は、コンフイデンスビツトに
基づいて、論理「１」又は「０」が連続するこのＩＱデ
ータＩＱを多値データに変換する。The deinterleave circuit 24 takes in the output data of the data equalization circuit 23 in units of 4 bursts and performs deinterleave processing. The convolutional decoding circuit 25 convolutionally decodes the output data of the deinterleave circuit 24. At this time, the decoding circuit 25 converts the IQ data IQ, in which the logic "1" or "0" continues, into multi-valued data based on the confidence bit.

【００４２】すなわちこのＩＱデータＩＱの確からしさ
が小さい場合、畳込み復号回路２５においては、論理
「１」又は論理「０」のＩＱデータを例えば論理「0.8
」又は論理「0.2 」に変換し、これとは逆にＩＱデー
タＩＱの確からしさが大きい場合、論理「１」又は論理
「０」のＩＱデータをそのままの論理レベルに保持して
対応する多値データに変換する。さらに復号回路２５
は、このように多値データに変換したＩＱデータを入力
データに設定し、上述のビタビアルゴリズムを適用して
元のソースデータを生成し、これにより軟判定の手法を
適用してソースデータを復号する。That is, when the probability of the IQ data IQ is small, the convolutional decoding circuit 25 converts the IQ data of logic "1" or logic "0" to, for example, logic "0.8".
, Or logic “0.2”, and conversely, if the IQ data IQ has a high certainty, the IQ data of logic “1” or logic “0” is held at the logic level as it is and the corresponding multi-value Convert to data. Further decoding circuit 25
Sets the IQ data thus converted into multi-valued data as input data, applies the Viterbi algorithm described above to generate the original source data, and then applies the soft decision method to decode the source data. To do.

【００４３】このとき復号回路２５は、上述のデータ等
化回路２３と同様にして信頼性データを生成する。すな
わちこの信頼性データにおいては、ビタビアルゴリズム
を適用して復号した各復号データの確からしさを表すこ
とにより、この信頼性データに基づいてエラー発生率を
推定することができる。At this time, the decoding circuit 25 generates reliability data in the same manner as the data equalization circuit 23 described above. That is, in this reliability data, the probability of each piece of decoded data decoded by applying the Viterbi algorithm is represented, so that the error occurrence rate can be estimated based on this reliability data.

【００４４】これによりこの実施例において、ブロツク
コーデイング回路２６は、データ等化回路２３から出力
される信頼性データＣＦ、同期語検出回路２９から出力
される相関値検出結果、畳込み復号回路２５から出力さ
れる信頼性データを基準にして動作を切り換えるように
なされている。すなわち端末装置２１において、エラー
率状態推定回路２７は、データ等化回路２３から出力さ
れる信頼性データＣＦ、同期語検出回路２９から出力さ
れる相関値検出結果、畳込み復号回路２５から出力され
る信頼性データについて、所定期間分累積して平均値を
得、その平均値と所定の基準値との比較結果に基づい
て、エラー発生率が所定の基準値を越えたか否か判断す
る。Thus, in this embodiment, the block coding circuit 26 outputs the reliability data CF output from the data equalization circuit 23, the correlation value detection result output from the synchronization word detection circuit 29, and the convolutional decoding circuit 25. The operation is switched based on the reliability data output from the device. That is, in the terminal device 21, the error rate state estimation circuit 27 outputs the reliability data CF output from the data equalization circuit 23, the correlation value detection result output from the synchronization word detection circuit 29, and the convolutional decoding circuit 25. The reliability data is accumulated for a predetermined period to obtain an average value, and based on the result of comparison between the average value and a predetermined reference value, it is determined whether the error occurrence rate exceeds the predetermined reference value.

【００４５】エラー検出訂正切り換え回路２８は、この
エラー率状態推定回路２７の判断結果を基準にしてブロ
ツクコーデイング回路２６の動作を切り換え、これによ
り端末装置１０は、エラー発生率が高いと判断した場
合、パリテイ符号を用いた誤り訂正処理を中止して誤り
検出処理だけ実行するようになされている。すなわち例
えば50ビツトのデータに３ビツトのパリテイ符号が付加
された短縮型巡回符号においては、ビツト誤りを最大２
ビツト検出し得るのに対し、誤り訂正する場合、その誤
り訂正能力は１ビツトになる。The error detection / correction switching circuit 28 switches the operation of the block coding circuit 26 based on the judgment result of the error rate state estimation circuit 27, whereby the terminal device 10 judges that the error occurrence rate is high. In this case, the error correction process using the parity code is stopped and only the error detection process is executed. That is, for example, in the shortened cyclic code in which the parity code of 3 bits is added to the data of 50 bits, the maximum number of bit errors is 2.
Bits can be detected, but in the case of error correction, the error correction capability is 1 bit.

【００４６】これによりこの場合エラー発生率が１／50
（すなわち２〔％〕でなる）以下の場合、誤り訂正処理
して正しく誤り訂正処理し得るのに対し、エラー発生率
が１／50以上の場合、誤り訂正処理すると、誤訂正する
恐れがあり、この場合誤り検出処理して出力データの品
質劣化を有効に回避することができる。これに対してエ
ラー発生率が低い場合、パリテイ符号の誤り訂正能力を
有効に利用してエラー訂正し得、これにより出力データ
の品質劣化を有効に回避することができる。この訂正原
理に基づいてエラー検出訂正切り換え回路２８は、ブロ
ツクコーデイング回路２６の動作を切り換え、これによ
り復号したデータの品質劣化を有効に回避して効率良く
誤り訂正処理する。As a result, in this case, the error occurrence rate is 1/50.
In the case of less than (that is, 2 [%]), error correction processing can be performed and correct error correction processing can be performed, whereas in the case of an error occurrence rate of 1/50 or more, error correction processing may cause erroneous correction. In this case, it is possible to effectively avoid the quality deterioration of the output data by performing the error detection process. On the other hand, when the error occurrence rate is low, the error correction capability of the parity code can be effectively used for error correction, and thus the quality deterioration of the output data can be effectively avoided. Based on this correction principle, the error detection / correction switching circuit 28 switches the operation of the block coding circuit 26, thereby effectively avoiding quality deterioration of decoded data and performing error correction processing efficiently.

【００４７】なお連続するデータ間でビツト誤りが発生
する場合も考えられることにより、エラー率状態推定回
路２７は、上述の例の場合に比して少し余裕を設けてエ
ラー発生率が所定の基準値を越えたか否か判断するよう
になされ、これにより端末装置２１においては、連続す
るデータ間でビツト誤りが発生した場合でも、誤訂正を
有効に回避して復号したデータの品質劣化を有効に回避
し得るようになされている。Since a bit error may occur between consecutive data, the error rate state estimation circuit 27 provides a margin with respect to the error rate state estimation circuit 27 as compared with the case of the above-mentioned example so that the error rate is a predetermined reference. It is determined whether or not the value has been exceeded, so that in the terminal device 21, even if a bit error occurs between consecutive data, erroneous correction is effectively avoided and the quality deterioration of the decoded data is effectively made. It is designed to be avoided.

【００４８】かくして端末装置２１は、図４に示す処理
手順を実行して受信データを順次データ処理するように
なされ、これにより基地局を介して伝送された通話対象
の音声信号を受信し得るようになされている。すなわち
端末装置２１においては、ステツプＳＰ１からステツプ
ＳＰ２に移り、データ復調回路１１でデータ復調した
後、続くステツプＳＰ３においてデータ等化回路２３で
データ等化、復調し、さらに続くステツプＳＰ４におい
てデインターリーブ回路２４でデインターリーブ処理す
る。Thus, the terminal device 21 executes the processing procedure shown in FIG. 4 to sequentially process the received data so that the voice signal of the call target transmitted through the base station can be received. Has been done. That is, in the terminal device 21, after moving from step SP1 to step SP2, the data demodulating circuit 11 demodulates the data, the data equalizing circuit 23 demodulates and demodulates the data in the subsequent step SP3, and the deinterleaving circuit in the subsequent step SP4. At 24, deinterleave processing is performed.

【００４９】さらに端末装置２１は、このデインターリ
ーブ回路２４の出力データを続くステツプＳＰ５におい
て、畳込み復号回路２５で畳込み復号し、続くステツプ
ＳＰ６において、ブロツクコーデイング回路２６でブロ
ツクコーデイングする。このブロツクコーデイングの
際、端末装置２１は、データ等化回路で生成された信頼
性データＣＦ、同期語検出回路２９で検出された相関値
検出結果、畳込み復号回路２５で生成された信頼性デー
タに基づいて、受信データのエラー発生率を推定し、こ
の推定結果に基づいて誤り訂正処理、誤り検出処理を切
り換えて復号データの品質劣化を有効に回避し、ステツ
プＳＰ７において復号したデータを続く音声データ処理
回路に出力する。Further, in the terminal device 21, the output data of the deinterleave circuit 24 is convolutionally decoded by the convolutional decoding circuit 25 at the subsequent step SP5, and the block coding circuit 26 is block coded at the subsequent step SP6. At the time of this block coding, the terminal device 21 has the reliability data CF generated by the data equalization circuit, the correlation value detection result detected by the synchronization word detection circuit 29, and the reliability generated by the convolutional decoding circuit 25. The error occurrence rate of the received data is estimated based on the data, the error correction processing and the error detection processing are switched based on the estimation result to effectively avoid the quality deterioration of the decoded data, and the data decoded in step SP7 is continued. Output to the audio data processing circuit.

【００５０】（２）実施例の効果 以上の構成によれば、それぞれデータ等化回路及び畳込
み復号回路で検出した信頼性データ、同期語検出回路２
９で検出した相関値を基準にして入力データのエラー発
生率を推定し、その推定結果に基づいて誤り訂正処理及
び誤り検出処理を切り換えることにより、エラー発生率
が高い場合誤り訂正処理に代えて誤り検出処理を実行
し、これにより復号したデータの誤訂正を有効に回避し
得、さらにエラー発生率が低い場合パリテイ符号を有効
に使用して誤り訂正することができ、これにより復号デ
ータの品質劣化を有効に回避して効率良く誤り訂正する
ことができる。(2) Effects of the Embodiments According to the above configuration, the reliability data detected by the data equalization circuit and the convolutional decoding circuit and the synchronization word detection circuit 2 are detected.
When the error occurrence rate of the input data is estimated based on the correlation value detected in 9, and the error correction processing and the error detection processing are switched based on the estimation result, when the error occurrence rate is high, the error correction processing is replaced. By performing error detection processing, it is possible to effectively avoid erroneous correction of decoded data, and when the error occurrence rate is low, parity codes can be effectively used to correct errors, which results in the quality of decoded data. It is possible to effectively avoid the deterioration and efficiently correct the error.

【００５１】（３）他の実施例 なお上述の実施例においては、データ等化回路において
ビタビアルゴリズムを適用して得られるステートメトリ
ツクから差データを検出して信頼性データを生成する場
合について述べたが、本発明はこれに限らず、ブランチ
メトリツクを基準にして信頼性データを生成してもよ
く、さらには位相情報、振幅情報に基づいて信頼性デー
タを生成してもよい。(3) Other Embodiments In the above embodiments, the case where difference data is detected from the state metric obtained by applying the Viterbi algorithm in the data equalization circuit and reliability data is generated has been described. However, the present invention is not limited to this, and reliability data may be generated based on a branch metric, and further reliability data may be generated based on phase information and amplitude information.

【００５２】さらに上述の実施例においては、畳込み復
号回路においてもデータ等化回路と同様にして信頼性デ
ータを生成する場合について述べたが、本発明はこれに
限らず、ステートメトリツクをそのまま出力する場合
等、種々の信頼性データの生成手法を広く適用すること
ができ、また畳込み復号回路自体、ビタビ復号回路以外
の復号回路を広く適用することができる。Further, in the above-mentioned embodiment, the case where reliability data is generated also in the convolutional decoding circuit in the same manner as the data equalization circuit has been described, but the present invention is not limited to this, and the state metric is output as it is. For example, various reliability data generation methods can be widely applied, and convolutional decoding circuits themselves and decoding circuits other than the Viterbi decoding circuit can be widely applied.

【００５３】さらに上述の実施例においては、データ等
化回路、畳込み復号回路、同期語検出回路の処理結果を
基準にしてエラー発生率を推定する場合について述べた
が、本発明はこれに限らず、必要に応じて何れか１つの
処理結果を基準にしてエラー発生率を推定するようにし
てもよい。Further, in the above-mentioned embodiment, the case where the error occurrence rate is estimated on the basis of the processing results of the data equalization circuit, the convolutional decoding circuit and the synchronization word detection circuit has been described, but the present invention is not limited to this. Instead, the error occurrence rate may be estimated based on any one of the processing results, if necessary.

【００５４】さらに上述の実施例においては、本発明を
デイジタルセルラの端末装置に適用する場合について述
べたが、本発明はこれに限らず、畳込み符号化処理した
データを受信する受信装置に広く適用することができ
る。Further, in the above-mentioned embodiments, the case where the present invention is applied to the digital cellular terminal device has been described. However, the present invention is not limited to this, and is widely applied to a receiving device for receiving data subjected to convolutional coding processing. Can be applied.

【００５５】[0055]

【発明の効果】上述のように本発明によれば、イコライ
ザ回路及び又は復号回路の処理結果に基づいて、順次入
力される入力データのエラー発生率を推定し、該推定結
果に基づいて誤り検出処理及び誤り訂正処理を切り換え
ることにより、エラー発生率が高い場合、誤り訂正処理
に代えて誤り検出処理を実行して誤訂正を有効に回避
し、エラー発生率が低い場合、誤り訂正符号を有効に使
用して誤り訂正処理し得、これにより復号したデータの
品質劣化を有効に回避して効率良く誤り訂正することが
できる。As described above, according to the present invention, the error occurrence rate of sequentially input data is estimated based on the processing result of the equalizer circuit and / or the decoding circuit, and error detection is performed based on the estimated result. By switching processing and error correction processing, when the error occurrence rate is high, error detection processing is executed instead of error correction processing to effectively avoid erroneous correction, and when the error occurrence rate is low, error correction code is enabled Can be used for error correction processing, which effectively avoids quality deterioration of decoded data and enables efficient error correction.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例によるデイジタルセルラを示
すブロツク図である。FIG. 1 is a block diagram showing a digital cellular according to an embodiment of the present invention.

【図２】データ等化回路を示すブロツク図である。FIG. 2 is a block diagram showing a data equalization circuit.

【図３】その動作の説明に供する略線図である。FIG. 3 is a schematic diagram for explaining the operation.

【図４】全体のデータ処理の説明に供するフローチヤー
トである。FIG. 4 is a flowchart for explaining the overall data processing.

【図５】従来のデイジタルセルラを示すブロツク図であ
る。FIG. 5 is a block diagram showing a conventional digital cellular.

【符号の説明】[Explanation of symbols]

２１……端末装置、１０……データ復調回路、１２、２
３……データ等化回路、１３、２４……デインターリー
ブ回路、１５、２６……ブロツクコーデイング回路、２
５……畳込み復号回路、２７……エラー率状態推定回
路、２８……エラー検出訂正切り換え回路、２９……同
期語検出回路、３１……ブランチメトリツク演算回路、
３２……ＡＣＳ演算回路、３３……ステートメトリツク
メモリ、３４……パスメモリ、３５……最尤判定回路。21 ... Terminal device, 10 ... Data demodulation circuit, 12, 2
3 ... Data equalization circuit, 13, 24 ... Deinterleave circuit, 15, 26 ... Block coding circuit, 2
5 ... Convolutional decoding circuit, 27 ... Error rate state estimation circuit, 28 ... Error detection / correction switching circuit, 29 ... Synchronous word detection circuit, 31 ... Branch metric calculation circuit,
32 ... ACS arithmetic circuit, 33 ... State metric memory, 34 ... Path memory, 35 ... Maximum likelihood determination circuit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】所定の伝送路を介して入力される入力デー
タを復号する受信装置において、 上記入力データは、誤り検出訂正用符号が付加された
後、畳込み符号化されて伝送され、 上記受信装置は、 上記伝送路から入力される上記入力データを補正するイ
コライザ回路と、 上記イコライザ回路の出力データを畳込み復号する復号
回路と、 上記誤り検出訂正用符号に基づいて、上記復号回路の出
力データを誤り訂正処理又は誤り検出処理する誤り検出
訂正回路とを具え、 上記誤り検出訂正回路は、上記イコライザ回路の処理結
果及び又は上記復号回路の処理結果に基づいて、順次入
力される上記出力データのエラー発生率を推定し、該推
定結果に基づいて上記誤り検出処理及び誤り訂正処理を
切り換えることを特徴とする受信装置。1. A receiving apparatus for decoding input data input via a predetermined transmission path, wherein the input data is added with an error detection / correction code and then convolutionally coded for transmission. The receiving device is an equalizer circuit that corrects the input data that is input from the transmission path, a decoding circuit that convolutionally decodes the output data of the equalizer circuit, and a decoding circuit for the decoding circuit that is based on the error detection and correction code. An error detection / correction circuit for performing error correction processing or error detection processing on output data, wherein the error detection / correction circuit is configured to sequentially input the output based on the processing result of the equalizer circuit and / or the processing result of the decoding circuit. A receiving apparatus characterized by estimating an error occurrence rate of data and switching between the error detection processing and the error correction processing based on the estimation result. 【請求項２】上記イコライザ回路は、 上記伝送路の特性に応じて上記入力データからブランチ
メトリツクを生成し、上記入力データの遷移経路毎に上
記ブランチメトリツクを累積してステートメトリツクを
生成し、上記ステートメトリツクに基づいて上記入力デ
ータの遷移経路を選択し、上記選択結果に基づいて最尤
判定した上記出力データを生成し、 上記入力データの遷移経路選択結果に基づいて、上記出
力データの確からしさを表す信頼性のデータを出力し、 上記誤り検出訂正回路は、 上記信頼性のデータに基づいて、上記イコライザ回路の
処理結果から順次入力される上記出力データのエラー発
生率を推定することを特徴とする請求項１に記載の受信
装置。2. The equalizer circuit generates a branch metric from the input data according to the characteristics of the transmission path, accumulates the branch metric for each transition path of the input data, and generates a state metric. , The transition path of the input data is selected based on the state metric, the output data that is subjected to maximum likelihood determination based on the selection result is generated, and the output data of the output data is selected based on the transition path selection result of the input data. Outputting reliability data indicating certainty, and the error detection / correction circuit estimates the error occurrence rate of the output data sequentially input from the processing result of the equalizer circuit based on the reliability data. The receiving device according to claim 1, wherein: 【請求項３】上記入力データは、 所定周期で所定パターンの同期信号が介挿され、 上記誤り検出訂正回路は、 所定の基準パターンを基準にして上記イコライザ回路の
出力データから上記同期パターンを検出し、上記同期パ
ターンの検出結果に基づいて、上記イコライザ回路の処
理結果から順次入力される上記出力データのエラー発生
率を推定することを特徴とする請求項１又は請求項２に
記載の受信装置。3. The input data is interpolated with a synchronization signal of a predetermined pattern at a predetermined cycle, and the error detection / correction circuit detects the synchronization pattern from the output data of the equalizer circuit with reference to a predetermined reference pattern. 3. The receiving apparatus according to claim 1, wherein the error occurrence rate of the output data sequentially input is estimated from the processing result of the equalizer circuit based on the detection result of the synchronization pattern. . 【請求項４】上記復号回路は、 畳込み復号の際に、復号したデータの確からしさを表す
確からしさのデータを生成し、 上記誤り検出訂正回路は、 上記確からしさのデータに基づいて、上記復号回路の処
理結果から順次入力される上記出力データのエラー発生
率を推定することを特徴とする請求項１、請求項２又は
請求項３に記載の受信装置。4. The decoding circuit, when performing convolutional decoding, generates certainty data representing the certainty of the decoded data, and the error detection / correction circuit produces the certainty data based on the certainty data. The receiver according to claim 1, wherein the error occurrence rate of the output data sequentially input is estimated from the processing result of the decoding circuit.