JPH06350353A - Amplifier circuit - Google Patents
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- JPH06350353A JPH06350353A JP5166313A JP16631393A JPH06350353A JP H06350353 A JPH06350353 A JP H06350353A JP 5166313 A JP5166313 A JP 5166313A JP 16631393 A JP16631393 A JP 16631393A JP H06350353 A JPH06350353 A JP H06350353A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、増幅回路に関し、例
えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ：金属酸化物半導体型電界効果トラ
ンジスタ）等の絶縁ゲート型電界効果トランジスタある
いはガリウム砒素（ＧａＡｓ）等の金属化合物半導体か
らなるＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）を基本構成とするメモリ集積回路装置等のセン
スアンプに利用して特に有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit, for example, a MOSFET (Metal Oxide Sem).
iconductor Field Effect T
(Transistor: Insulated gate type field effect transistor such as metal oxide semiconductor type field effect transistor) or MESFET (Metal Semiconductor) made of a metal compound semiconductor such as gallium arsenide (GaAs).
center Field Effect Transis
The present invention relates to a technique that is particularly effective when applied to a sense amplifier of a memory integrated circuit device or the like having a basic configuration of “tor”).
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴ又はＭＥＳＦＥＴを基本構
成とするメモリ集積回路装置がある。また、このような
メモリ集積回路装置のセンスアンプ等に用いられ、その
ゲートに入力信号を受ける駆動ＦＥＴとそのドレイン側
に設けられる負荷抵抗又は負荷ＦＥＴとを含むいわゆる
インバータ型増幅回路がある。2. Description of the Related Art There is a memory integrated circuit device having a MOSFET or MESFET as a basic structure. Further, there is a so-called inverter type amplifier circuit which is used for a sense amplifier of such a memory integrated circuit device and includes a drive FET for receiving an input signal at its gate and a load resistor or load FET provided on the drain side thereof.
【０００３】インバータ型増幅回路については、例え
ば、１９７９年、コロナ社発行の『集積回路工学
（２）』第１３８頁〜第１３９頁等に記載されている。The inverter type amplifier circuit is described, for example, in "Integrated Circuit Engineering (2)", pages 138 to 139, published by Corona in 1979.
【０００４】[0004]
【発明が解決しようとする課題】上記インバータ型増幅
回路は、図１０又は図１１に例示されるように、そのゲ
ートに入力信号Ｖｉｎを受ける駆動ＦＥＴＱ５０と、こ
の駆動ＦＥＴのドレイン側に設けられる負荷抵抗Ｒ５又
は負荷ＦＥＴＱ５１とを含む。周知のように、これらの
インバータ型増幅回路の電圧増幅度Ａｖは、図１０の場
合において、 Ａｖ＝−ｇｍＲ５ となり、図１１の場合において、 Ａｖ＝−｛（Ｗ51／Ｌ51）／（Ｗ50／Ｌ50）｝1/2 となるが、いずれの場合においてもその値はせいぜい３
ないし１０倍つまり１０ないし２０ｄＢ（デシベル）程
度の小さなものとなる。したがって、大きな利得を得る
ためには複数個のインバータ型増幅回路を直列結合せざ
るを得ず、これによってセンスアンプ等の素子数が増大
する。なお、上式において、ｇｍは駆動ＦＥＴＱ５０の
コンダクタンスであり、Ｗ50及びＷ51ならびにＬ50及び
Ｌ51は、それぞれ駆動ＦＥＴＱ５０及び負荷ＦＥＴＱ５
１のゲート幅及びゲート長を表す。また、｛（Ｗ51／Ｌ
51）／（Ｗ50／Ｌ50）｝1/2 は、（Ｗ51／Ｌ51）／（Ｗ
50／Ｌ50）の平方根を表す。以下の数式においても同様
である。As shown in FIG. 10 or FIG. 11, the above inverter type amplifier circuit has a drive FET Q50 which receives an input signal Vin at its gate, and a load provided on the drain side of this drive FET. It includes a resistor R5 or a load FET Q51. As is well known, the voltage amplification degree Av of these inverter type amplifier circuits is Av = −gmR5 in the case of FIG. 10, and Av = − {(W 51 / L 51 ) / (W in the case of FIG. 11. 50 / L 50 )} 1/2 , but in any case, the value is at most 3
It is about 10 to 10 times smaller, that is, about 10 to 20 dB (decibel). Therefore, in order to obtain a large gain, a plurality of inverter type amplifier circuits must be connected in series, which increases the number of elements such as sense amplifiers. In the above equation, gm is the conductance of the drive FET Q50, and W 50 and W 51 and L 50 and L 51 are the drive FET Q50 and the load FET Q5, respectively.
1 represents the gate width and the gate length. In addition, {(W 51 / L
51 ) / (W 50 / L 50 )} 1/2 is (W 51 / L 51 ) / (W
It represents the square root of 50 / L 50 ). The same applies to the following formulas.
【０００５】この発明の目的は、ＭＯＳＦＥＴ又はＭＥ
ＳＦＥＴからなる高利得の増幅回路を実現することにあ
る。この発明の他の目的は、メモリ集積回路装置のセン
スアンプ等の素子数を削減し、その低コスト化を図るこ
とにある。An object of the present invention is MOSFET or ME.
It is to realize a high-gain amplifier circuit composed of SFETs. Another object of the present invention is to reduce the number of elements such as sense amplifiers in a memory integrated circuit device and reduce the cost thereof.
【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００７】[0007]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリ集積回路装置等のセン
スアンプを構成するインバータ型増幅回路を、そのゲー
トに入力信号を受けサブスレッショルド領域で動作する
駆動ＦＥＴと、そのソースがダイオードを介して駆動Ｆ
ＥＴのドレインに結合されそのゲートが直接駆動ＦＥＴ
のドレインに結合されることでサブスレッショルド領域
で動作する負荷ＦＥＴとを基本に構成する。また、この
ようなインバータ型増幅回路の入力側に、駆動ＦＥＴの
ゲートにサブスレッショルド領域で動作させるための所
定のバイアス電圧を与えつつ入力信号を伝達する入力バ
ッファを設け、その出力側に、比較的大きな駆動能力を
有し駆動ＦＥＴのドレイン電圧を後段回路に伝達する出
力バッファを設ける。さらに、このような一対のインバ
ータ型増幅回路を差動結合することによって差動増幅回
路を構成し、インバータ型増幅回路の入力ノード及び出
力ノード間に帰還抵抗を設けることによっていわゆるト
ランスインピーダンス型増幅回路を構成する。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, an inverter-type amplifier circuit that constitutes a sense amplifier of a memory integrated circuit device or the like is driven by a drive FET that receives an input signal at its gate and operates in a subthreshold region
FET connected to the drain of ET and its gate driven directly
And a load FET that operates in the subthreshold region by being coupled to the drain of the. Further, an input buffer that transmits an input signal while applying a predetermined bias voltage for operating the gate of the drive FET in the subthreshold region is provided on the input side of such an inverter type amplifier circuit, and the output side thereof is provided with a comparison buffer. An output buffer having a relatively large driving capability and transmitting the drain voltage of the driving FET to the subsequent circuit is provided. Further, a differential amplifier circuit is configured by differentially coupling such a pair of inverter type amplifier circuits, and a so-called transimpedance type amplifier circuit is provided by providing a feedback resistor between an input node and an output node of the inverter type amplifier circuit. Make up.
【０００８】[0008]
【作用】上記手段によれば、駆動ＦＥＴのドレイン電流
を入力信号つまりそのゲートソース間電圧に対して指数
関数的に変化させることができるとともに、このドレイ
ン電流の対数的な変化に対して負荷ＦＥＴのドレインソ
ース間電圧をほぼ線形に変化させ、結果的に駆動ＦＥＴ
のドレイン側における出力信号の電位を入力信号に対し
てほぼ線形変化させることができる。これにより、単一
構造をもって比較的大きな利得を有するインバータ型増
幅回路を実現できるため、メモリ集積回路装置のセンス
アンプ等の素子数を削減し、その低コスト化を図ること
ができる。一方、インバータ型増幅回路の入力側に入力
バッファを設けることで、駆動ＦＥＴをサブスレッショ
ルド動作させるためのバイアス電圧の供与と入力信号の
伝達とを同時に実現し、その出力側に出力バッファを設
けることで、サブスレッショルド動作する駆動ＦＥＴの
駆動能力を拡大し、増幅回路の駆動能力を高めることが
できる。さらに、このようなインバータ型増幅回路をも
とに、高利得の差動増幅回路又はトランスインピーダン
ス型増幅回路を構成できる。According to the above means, the drain current of the drive FET can be changed exponentially with respect to the input signal, that is, the voltage between the gate and the source thereof, and the load FET can be changed logarithmically with respect to this drain current. Change the drain-source voltage of the MOSFET almost linearly, and as a result, drive FET
The potential of the output signal on the drain side of the can be changed substantially linearly with respect to the input signal. As a result, an inverter type amplifier circuit having a single structure and a relatively large gain can be realized, so that the number of elements such as sense amplifiers of the memory integrated circuit device can be reduced and the cost thereof can be reduced. On the other hand, by providing an input buffer on the input side of the inverter type amplifier circuit, it is possible to simultaneously provide a bias voltage for operating the drive FET in a subthreshold operation and transmit an input signal, and to provide an output buffer on the output side. Thus, it is possible to expand the drive capability of the drive FET that operates in the sub-threshold mode and enhance the drive capability of the amplifier circuit. Further, based on such an inverter type amplifier circuit, a high gain differential amplifier circuit or a transimpedance type amplifier circuit can be configured.
【０００９】[0009]
【実施例】図１には、この発明が適用されたインバータ
型増幅回路の一実施例の基本回路図が示されている。ま
た、図２には、図１のインバータ型増幅回路の一実施例
の電流電圧特性図が示され、図３には、その一実施例の
入出力特性図が示されている。これらの図をもとに、こ
の実施例のインバータ型増幅回路の基本的構成及び動作
ならびにその特徴について説明する。なお、この実施例
のインバータ型増幅回路は、特に制限されないが、後述
する応用例の形をもって、ＭＥＳＦＥＴを基本構成とす
るメモリ集積回路装置のセンスアンプとして機能する。
図１の各回路素子は、メモリ集積回路装置の図示されな
い他の回路素子とともに、ガリウム砒素等の金属化合物
半導体からなる１個の半導体基板上に形成される。以下
の実施例において、図示されるＭＥＳＦＥＴは、特に制
限されないが、すべてデプレッション型のＮチャンネル
ＭＥＳＦＥＴである。1 shows a basic circuit diagram of an embodiment of an inverter type amplifier circuit to which the present invention is applied. Further, FIG. 2 shows a current-voltage characteristic diagram of an embodiment of the inverter type amplifier circuit of FIG. 1, and FIG. 3 shows an input / output characteristic diagram of the embodiment. Based on these figures, the basic configuration and operation of the inverter type amplifier circuit of this embodiment and its features will be described. Although not particularly limited, the inverter type amplifier circuit of this embodiment functions as a sense amplifier of a memory integrated circuit device having a MESFET as a basic configuration in the form of an application example described later.
Each circuit element of FIG. 1 is formed on one semiconductor substrate made of a metal compound semiconductor such as gallium arsenide together with other circuit elements (not shown) of the memory integrated circuit device. In the following embodiments, the illustrated MESFETs are all depletion type N-channel MESFETs, although not particularly limited thereto.
【００１０】図１において、この実施例のインバータ型
増幅回路は、駆動ＦＥＴＱ２とこの駆動ＦＥＴのドレイ
ン側に設けられる負荷ＦＥＴＱ１とを含む。このうち、
駆動ＦＥＴＱ２のソースは接地電位Ｖｓｓに結合され、
そのゲートには、所定のバイアス電圧Ｖｇｂによってバ
イアスされた入力信号Ｖｉｎが供給される。一方、負荷
ＦＥＴＱ１のドレインは電源電圧Ｖｄｄに結合され、そ
のソースは、ショットキーバリアダイオードＤ１（第１
のダイオード）のアノードに結合される。このダイオー
ドＤ１のカソードは、駆動ＦＥＴＱ２のドレインに結合
され、負荷ＦＥＴＱ１のゲートは、ダイオードＤ１のカ
ソードつまり駆動ＦＥＴＱ２のドレインに結合される。
駆動ＦＥＴＱ１のドレインつまりダイオードＤ１のカソ
ードにおける電位は出力信号Ｖｏｕｔａとされ、負荷Ｆ
ＥＴＱ１のソースつまりダイオードＤ１のアノードにお
ける電位は出力信号Ｖｏｕｔｂとされる。In FIG. 1, the inverter type amplifier circuit of this embodiment includes a drive FET Q2 and a load FET Q1 provided on the drain side of the drive FET. this house,
The source of the drive FET Q2 is coupled to the ground potential Vss,
An input signal Vin biased by a predetermined bias voltage Vgb is supplied to its gate. On the other hand, the drain of the load FET Q1 is coupled to the power supply voltage Vdd, and the source thereof is the Schottky barrier diode D1 (first
Diode) of the anode. The cathode of the diode D1 is coupled to the drain of the drive FET Q2, and the gate of the load FET Q1 is coupled to the cathode of the diode D1 or the drain of the drive FET Q2.
The potential at the drain of the drive FET Q1, that is, the cathode of the diode D1 is used as the output signal Vouta, and the load F
The potential at the source of ETQ1, that is, the anode of the diode D1 is used as the output signal Voutb.
【００１１】この実施例において、駆動ＦＥＴＱ２のゲ
ートに与えられるバイアス電圧Ｖｇｂは、その絶対値が
駆動ＦＥＴＱ２のしきい値電圧より大きくかつ駆動ＦＥ
ＴＱ２を完全なオフ状態とはしない所定の負電位とされ
る。このため、駆動ＦＥＴＱ２は、ウィークリーなオン
状態となり、いわゆるサブスレッショルド領域で動作す
るものとされる。周知のように、サブスレッショルド領
域で動作する駆動ＦＥＴＱ２のドレイン電流つまりサブ
スレッショルド電流Ｉｄｓは、そのドレインソース間電
圧Ｖｄｓを一定とするとき、次の数式１により表され
る。In this embodiment, the bias voltage Vgb applied to the gate of the drive FET Q2 has an absolute value larger than the threshold voltage of the drive FET Q2 and the drive FE.
It is set to a predetermined negative potential that does not bring TQ2 into a completely off state. Therefore, the drive FET Q2 is in a weekly ON state and operates in a so-called subthreshold region. As is well known, the drain current of the drive FET Q2 operating in the subthreshold region, that is, the subthreshold current Ids is expressed by the following formula 1 when the drain-source voltage Vds is constant.
【数１】 Ｉｄｓ＝ＩｄｓｏＷｇｅｘｐ｛ｑ（Ｖｇｓ−Ｖｔｈ）／ＮｓｋＴ｝ ここで、Ｖｔｈは、駆動ＦＥＴＱ２のしきい値電圧であ
り、Ｗｇはそのゲート幅、Ｖｇｓはそのゲートソース間
電圧である。また、Ｉｄｓｏは、駆動ＦＥＴＱ２にしき
い値電圧Ｖｔｈに相当するゲートソース間電圧Ｖｇｓが
与えられるときのドレイン電流であり、Ｎｓは比例係数
である。さらに、ｅｘｐは指数関数を表し、ｑは素電荷
量、ｋはボルツマン定数、Ｔは絶対温度である。## EQU00001 ## Ids = IdsoWgexp {q (Vgs-Vth) / NskT} where Vth is the threshold voltage of the drive FET Q2, Wg is its gate width, and Vgs is its gate-source voltage. Idso is a drain current when the gate-source voltage Vgs corresponding to the threshold voltage Vth is applied to the drive FET Q2, and Ns is a proportional coefficient. Further, exp represents an exponential function, q is the elementary charge amount, k is the Boltzmann constant, and T is the absolute temperature.
【００１２】一方、サブスレッショルド領域で動作する
駆動ＦＥＴＱ２のドレイン電流は、図２に例示されるよ
うに、その対数値ｌｏｇＩｄｓを縦軸にとりドレインソ
ース間電圧Ｖｄｓを横軸にとるとき、所定の範囲内にお
いてほぼ線形つまり直線に近い右上がりの曲線を描き、
その絶対値は、上記数式１から明らかなように、ゲート
ソース間電圧Ｖｇｓの絶対値に反比例して等間隔で大き
くなる。On the other hand, the drain current of the drive FET Q2 operating in the subthreshold region has a predetermined range when its logarithmic value logIds is plotted on the ordinate and drain-source voltage Vds is plotted on the abscissa, as illustrated in FIG. Draw a curve that rises to the right in
As is clear from Equation 1 above, the absolute value thereof increases in inverse proportion to the absolute value of the gate-source voltage Vgs at regular intervals.
【００１３】次に、ダイオードＤ１の順方向電流Ｉｄ
は、次の数式２で表される。Next, the forward current Id of the diode D1
Is expressed by the following Equation 2.
【数２】 Ｉｄ＝ＩｓＷｅｘｐ（ｑＶＤ／ｎｋＴ） ここで、Ｉｓは、ダイオードＤ１の逆方向飽和電流であ
り、Ｗはその電極幅、ＶＤはその順方向電圧、ｎはその
理想因子と呼ばれる比例係数である。## EQU00002 ## Id = IsWexp (qVD / nkT) where Is is the reverse saturation current of the diode D1, W is its electrode width, VD is its forward voltage, and n is a proportional coefficient called its ideal factor. Is.
【００１４】言うまでもなく、駆動ＦＥＴＱ２のサブス
レッシホルド電流ＩｄｓとダイオードＤ１の順方向電流
Ｉｄは一致し、 Ｉｄｓ＝Ｉｄ なる関係にある。したがって、ダイオードＤ１の順方向
電圧ＶＤは、上記数式１及び数式２から、Needless to say, the sub-threshold current Ids of the drive FET Q2 and the forward current Id of the diode D1 coincide with each other, and there is a relation of Ids = Id. Therefore, the forward voltage VD of the diode D1 can be calculated by the following formula 1 and formula 2
【数３】 ＶＤ＝｛ｎＮｓｋＴ／ｑ（ｎ＋Ｎｓ）｝ｌｎ（ＩｄｓｏＷｇ／ＩｓＷ） −ｎＶｔｈ／（ｎ＋Ｎｓ） となり、駆動ＦＥＴＱ１のゲートソース電圧Ｖｇｓによ
らないほぼ一定な値となって、この順方向電圧ＶＤを絶
対値とする負電位−ＶＤが負荷ＦＥＴＱ１のゲートソー
ス間電圧Ｖｇｓとして印加される。なお、数式３におい
て、ｌｎ（ＩｄｓｏＷｇ／ＩｓＷ）は、ＩｄｓｏＷｇ／
ＩｓＷの自然対数値を表す。## EQU00003 ## VD = {nNskT / q (n + Ns)} ln (IdsoWg / IsW) -nVth / (n + Ns), which is a substantially constant value independent of the gate source voltage Vgs of the drive FET Q1, and this forward voltage. A negative potential −VD whose absolute value is VD is applied as the gate-source voltage Vgs of the load FET Q1. In Expression 3, ln (IdsoWg / IsW) is IdsoWg /
Represents the natural logarithmic value of IsW.
【００１５】この実施例において、上記数式３により得
られるダイオードＤ１の順方向電圧ＶＤは、負荷ＦＥＴ
Ｑ１のしきい値電圧Ｖｔｈの絶対値より大きくかつ負荷
ＦＥＴＱ１を完全なオフ状態とはしない所定の値とされ
る。このため、負荷ＦＥＴＱ１は、ウィークリーなオン
状態となり、やはりサブスレッショルド領域で動作する
ものとされる。したがって、負荷ＦＥＴＱ１のドレイン
電流とダイオードＤ１の順方向電圧ＶＤを含むドレイン
ソース電圧Ｖｄｓとの関係は、図２に例示されるよう
に、駆動ＦＥＴＱ２の場合とは対称的な右下がりの負荷
曲線を描くものとなる。このことは、駆動ＦＥＴＱ２の
ゲートソース電圧Ｖｇｓの中心値つまりバイアス電圧Ｖ
ｇｂを例えば−０．３６Ｖとして駆動ＦＥＴＱ２の動作
点を図２のＰ点に設定した場合、まずそのドレイン電流
つまりサブスレッショルド電流Ｉｄｓがゲートソース間
電圧Ｖｇｓに対して指数関数的に変化するとともに、こ
のドレイン電流の対数的な変化に対して負荷ＦＥＴＱ１
のドレインソース間電圧Ｖｄｓが線形変化することを示
すものであって、結果的には、図３に例示されるよう
に、駆動ＦＥＴＱ２のドレインにおける出力信号Ｖｏｕ
ｔａの電位が、入力信号つまりはバイアス電圧Ｖｇｂと
入力信号Ｖｉｎの和として得られるゲートソース電圧Ｖ
ｇｓに対して線形変化することを示すものである。In this embodiment, the forward voltage VD of the diode D1 obtained by the above equation 3 is the load FET
It is set to a predetermined value that is larger than the absolute value of the threshold voltage Vth of Q1 and does not bring the load FET Q1 into a completely off state. For this reason, the load FET Q1 is in a weekly ON state, and also operates in the subthreshold region. Therefore, as shown in FIG. 2, the relationship between the drain current of the load FET Q1 and the drain source voltage Vds including the forward voltage VD of the diode D1 has a downward-sloping load curve symmetrical to that of the drive FET Q2. It becomes something to draw. This means that the center value of the gate-source voltage Vgs of the drive FET Q2, that is, the bias voltage Vgs.
When the operating point of the drive FET Q2 is set to point P in FIG. 2 by setting gb to -0.36V, first, its drain current, that is, the subthreshold current Ids changes exponentially with respect to the gate-source voltage Vgs, and For this logarithmic change in drain current, the load FET Q1
Of the output signal Vou at the drain of the drive FET Q2, as shown in FIG. 3 as an example.
The potential of ta is the gate-source voltage V obtained as the sum of the input signal, that is, the bias voltage Vgb and the input signal Vin.
It shows that it changes linearly with respect to gs.
【００１６】ところで、この実施例のインバータ型増幅
回路のＰ点における電圧利得は、例えば駆動ＦＥＴＱ２
及び負荷ＦＥＴＱ１のゲート長及びゲート幅ならびにダ
イオードＤ１の電極長及び電極幅をそれぞれ１．５μｍ
（マイクロメートル）及び５０μｍとするとき、３０倍
つまり３０ｄＢ程度の大きなものとなる。この結果、Ｍ
ＥＳＦＥＴからなりかつ単一構造をもって比較的大きな
利得を有するインバータ型増幅回路を実現できるため、
メモリ集積回路装置のセンスアンプ等の素子数を削減
し、その低コスト化を図ることができるものである。な
お、インバータ型増幅回路の利得は、例えば駆動ＦＥＴ
Ｑ２のゲート幅を負荷ＦＥＴＱ１のゲート幅より大きく
することで、さらに大きくすることが可能である。ま
た、ダイオードＤ１のアノード電位として得られる出力
信号Ｖｏｕｔｂが、 Ｖｏｕｔｂ＝Ｖｏｕｔａ＋ＶＤ となることは言うまでもない。By the way, the voltage gain at the point P of the inverter type amplifier circuit of this embodiment is, for example, the drive FET Q2.
And the gate length and width of the load FET Q1 and the electrode length and width of the diode D1 are 1.5 μm, respectively.
When it is set to (micrometer) and 50 μm, it becomes as large as 30 times, that is, about 30 dB. As a result, M
Since it is possible to realize an inverter type amplifier circuit having a single structure and having a relatively large gain, which is composed of ESFETs,
The number of elements such as the sense amplifier of the memory integrated circuit device can be reduced and the cost can be reduced. The gain of the inverter type amplifier circuit is, for example, a drive FET.
It is possible to further increase the gate width of Q2 by making it larger than the gate width of the load FET Q1. It goes without saying that the output signal Voutb obtained as the anode potential of the diode D1 becomes Voutb = Vouta + VD.
【００１７】図４には、この発明が適用されたインバー
タ型増幅回路の第２の実施例の基本回路図が示されてい
る。同図をもとに、この発明が適用されたインバータ型
増幅回路のもう一つの実施例の基本的構成及び動作なら
びにその特徴について説明する。なお、この実施例のイ
ンバータ型増幅回路は、前記図１の実施例を基本的に踏
襲するものであるため、これと異なる部分について説明
を追加する。FIG. 4 shows a basic circuit diagram of a second embodiment of an inverter type amplifier circuit to which the present invention is applied. Based on this figure, the basic configuration and operation of another embodiment of the inverter type amplifier circuit to which the present invention is applied, and its characteristics will be described. Since the inverter type amplifier circuit of this embodiment basically follows the embodiment of FIG. 1, a description will be added to the parts different from this.
【００１８】図４において、この実施例のインバータ型
増幅回路は、そのアノードが駆動ＦＥＴＱ２のソースに
結合されるダイオードＤ２（第２のダイオード）を含
む。このダイオードＤ２のカソードは、接地電位Ｖｓｓ
に結合される。In FIG. 4, the inverter amplifier circuit of this embodiment includes a diode D2 (second diode) whose anode is coupled to the source of the drive FET Q2. The cathode of the diode D2 has a ground potential Vss.
Be combined with.
【００１９】この実施例において、ダイオードＤ２は、
負荷ＦＥＴＱ１のソースと駆動ＦＥＴＱ２のドレインと
の間に設けられるダイオードＤ１と同一の特性を持つべ
く設計される。また、駆動ＦＥＴＱ２のゲートには、そ
の基準電位を接地電位Ｖｓｓとする入力信号Ｖｉｎが供
給される。これにより、駆動ＦＥＴＱ２は、そのゲート
にダイオードＤ２の順方向電圧を絶対値とする負電位を
受ける形となり、サブスレッショルド領域で動作する。In this embodiment, the diode D2 is
It is designed to have the same characteristics as the diode D1 provided between the source of the load FET Q1 and the drain of the drive FET Q2. An input signal Vin whose reference potential is the ground potential Vss is supplied to the gate of the drive FET Q2. As a result, the drive FET Q2 receives a negative potential whose absolute value is the forward voltage of the diode D2 at its gate, and operates in the subthreshold region.
【００２０】つまり、この実施例の場合、駆動ＦＥＴＱ
２は、そのソース側にダイオードＤ２が設けられること
で、特定のバイアス電圧を必要とすることなくサブスレ
ッショルド動作するものとなり、これによってインバー
タ型増幅回路の構成を簡素化することができる。また、
前述のように、ダイオードＤ２はダイオードＤ１と同一
の特性を持つべく設計されるため、図２に示した駆動Ｆ
ＥＴＱ２としての電流電圧特性は負荷ＦＥＴＱ１として
の電流電圧特性に近づき、これによってインバータ型増
幅回路の線形性を高めることができるものとなる。That is, in the case of this embodiment, the drive FET Q
Since the diode D2 is provided on the source side of the transistor No. 2, the sub-threshold operation is performed without requiring a specific bias voltage, which can simplify the configuration of the inverter type amplifier circuit. Also,
As described above, since the diode D2 is designed to have the same characteristics as the diode D1, the driving F shown in FIG.
The current-voltage characteristic of the ETQ2 approaches the current-voltage characteristic of the load FET Q1 and, thereby, the linearity of the inverter type amplifier circuit can be improved.
【００２１】図５には、図１のインバータ型増幅回路を
応用した増幅回路の第１の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第１
の応用例について説明する。なお、以下の応用例として
掲げられる増幅回路は、特に制限されないが、ＭＥＳＦ
ＥＴを基本構成とするメモリ集積回路装置に含まれ、そ
のセンスアンプとして作用する。FIG. 5 shows a circuit diagram of a first embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied. Based on the figure, the first of the inverter type amplifier circuits of FIG.
An application example of will be described. In addition, the amplification circuit described as an application example below is not particularly limited, but MESF
It is included in a memory integrated circuit device having ET as a basic configuration and functions as a sense amplifier thereof.
【００２２】図５において、この実施例の増幅回路は、
そのゲートに入力信号Ｖｉｎを受けるＦＥＴＱ３を含
む。このＦＥＴＱ３のドレインは、ＦＥＴＱ２を介して
電源電圧Ｖｄｄに結合され、そのソースは、３個のＦＥ
ＴＱ４〜Ｑ６を介して接地電位Ｖｓｓに結合される。こ
のうち、ＦＥＴＱ２及びＱ６のゲートは、そのソースに
それぞれ共通結合され、ＦＥＴＱ４及びＱ５のゲート
は、そのドレインにそれぞれ共通結合される。これによ
り、ＦＥＴＱ２及びＱ６は定電流源として作用し、その
コンダクタンス定数をＫとするとき、In FIG. 5, the amplifier circuit of this embodiment is
It includes an FET Q3 whose gate receives an input signal Vin. The drain of this FET Q3 is coupled to the power supply voltage Vdd through the FET Q2, and its source is three FEs.
It is coupled to the ground potential Vss via TQ4 to Q6. Of these, the gates of the FETs Q2 and Q6 are commonly coupled to their sources, and the gates of the FETs Q4 and Q5 are commonly coupled to their drains. As a result, the FETs Q2 and Q6 act as a constant current source, and when its conductance constant is K,
【数４】Ｉｄ＝ＫＶｔｈ2 なるドレイン電流Ｉｄを流す。[Number 4] flow Id = KVth 2 becomes the drain current Id.
【００２３】一方、ＦＥＴＱ４及びＱ５は、そのゲート
及びドレインが共通結合されることで言わばダイオード
形態とされ、そのドレインソース間電圧Ｖｄｓは、その
ドレイン電流をＩｄとしそのコンダクタンス定数をＫ'
とするとき、On the other hand, the FETs Q4 and Q5 have a so-called diode configuration in which their gates and drains are commonly coupled, and the drain-source voltage Vds thereof has its drain current Id and its conductance constant K '.
When
【数５】 Ｖｄｓ＝Ｖｔｈ＋（Ｖｔｈ2 ＋２Ｉｄ／Ｋ' ）1/2 となる。上記数式４に示されるように、ＦＥＴＱ４及び
Ｑ５のドレイン電流Ｉｄは、定電流源であるＦＥＴＱ２
及びＱ６によって得られ、 Ｉｄ＝ＫＶｔｈ2 とされる。したがって、上記数式５は、 Ｖｄｓ＝Ｖｔｈ＋（Ｖｔｈ2 ＋２Ｖｔｈ2 Ｋ／Ｋ' ）1/2 となるが、ＦＥＴＱ４及びＱ５のしきい値電圧Ｖｔｈが
負の値であることを考慮し、ＦＥＴＱ２及びＱ６のコン
ダクタンス定数Ｋを、 Ｋ＝１．５Ｋ' とすべく設計することで、 Ｖｄｓ＝Ｖｔｈ となるように設定することができる。(5) Vds = Vth + (Vth 2 + 2Id / K ′) 1/2 . As shown in Equation 4, the drain current Id of the FETs Q4 and Q5 is equal to the constant current source FETQ2.
And Q6, and Id = KVth 2 . Therefore, the above formula 5 is Vds = Vth + (Vth 2 + 2Vth 2 K / K ′) 1/2 , but considering that the threshold voltage Vth of the FETs Q4 and Q5 is a negative value, the FETs Q2 and Q6 are considered. It is possible to set Vds = Vth by designing the conductance constant K of K = 1.5K ′.
【００２４】この実施例の増幅回路は、さらに、そのゲ
ートがＦＥＴＱ５のソースつまり内部ノードｎｂに結合
される駆動ＦＥＴＱ９を含む。この駆動ＦＥＴＱ９のド
レインつまり内部ノードｎｃは、負荷ＦＥＴＱ８及びダ
イオードＤ３を介して電源電圧Ｖｄｄに結合され、その
ソースつまり内部ノードｎｄは、３個のＦＥＴＱ１０〜
Ｑ１２を介して接地電位Ｖｓｓに結合されるとともに、
ＦＥＴＱ７を介して電源電圧Ｖｄｄに結合される。負荷
ＦＥＴＱ８のゲートは、ダイオードＤ３のカソードつま
り駆動ＦＥＴＱ９のドレインに結合される。また、ＦＥ
ＴＱ７及びＱ１２のゲートは、そのソースにそれぞれ共
通結合され、ＦＥＴＱ１０及びＱ１１のゲートは、その
ドレインにそれぞれ共通結合される。これにより、ＦＥ
ＴＱ７及びＱ１２はともに定電流源として作用し、ＦＥ
ＴＱ１０及びＱ１１はともにダイオード形態とされて、
内部ノードｎｄにおける電位とＦＥＴＱ３のソースつま
り内部ノードｎａにおける電位とを一致させるべく作用
する。The amplifier circuit of this embodiment further includes a drive FET Q9 whose gate is coupled to the source of FET Q5, the internal node nb. The drain of the drive FET Q9, that is, the internal node nc is coupled to the power supply voltage Vdd through the load FET Q8 and the diode D3, and the source thereof, that is, the internal node nd, has three FETs Q10 to Q10.
While being coupled to the ground potential Vss via Q12,
Coupled to power supply voltage Vdd through FET Q7. The gate of load FET Q8 is coupled to the cathode of diode D3 or the drain of drive FET Q9. Also, FE
The gates of TQ7 and Q12 are commonly coupled to their sources, and the gates of FETs Q10 and Q11 are commonly coupled to their drains, respectively. As a result, FE
Both TQ7 and Q12 act as a constant current source,
Both TQ10 and Q11 are diode type,
It acts to make the potential at the internal node nd and the potential at the source of the FET Q3, that is, the internal node na, coincide.
【００２５】前述のように、駆動ＦＥＴ９のゲートは内
部ノードｎｂに結合され、ＦＥＴＱ４及びＱ５のドレイ
ンソース間電圧Ｖｄｓつまりレベルシフト電圧は、とも
に、 Ｖｄｓ＝Ｖｔｈ とされる。このため、駆動ＦＥＴＱ９のゲートソース電
圧Ｖｇｓつまり内部ノードｎｂと内部ノードｎａ及びｎ
ｄとの間の直流電位は、 Ｖｇｓ＝−２Ｖｔｈ となる。これにより、ＦＥＴＱ２〜Ｑ６は、駆動ＦＥＴ
Ｑ９のゲートに上式のゲートソース間電圧Ｖｇｓに相当
する負電位のバイアス電圧を与えつつ入力信号Ｖｉｎを
伝達する入力バッファとして作用するものとなる。ま
た、駆動ＦＥＴＱ９は、そのゲートに負電位のバイアス
電圧が与えられることでサブスレッショルド領域で動作
し、図１の駆動ＦＥＴＱ２に対応するものとなる。さら
に、負荷ＦＥＴＱ８は、そのゲートにダイオードＤ３の
順方向電圧に相当する負電位のゲートソース間電圧が与
えられることで同様にサブスレッショルド領域で動作
し、図１の負荷ＦＥＴＱ１に対応するものとなる。As described above, the gate of the drive FET 9 is coupled to the internal node nb, and the drain-source voltage Vds of the FETs Q4 and Q5, that is, the level shift voltage, is set to Vds = Vth. Therefore, the gate-source voltage Vgs of the drive FET Q9, that is, the internal node nb and the internal nodes na and n.
The direct-current potential with respect to d is Vgs = -2Vth. As a result, the FETs Q2 to Q6 become the drive FETs.
It acts as an input buffer for transmitting the input signal Vin while applying a negative potential bias voltage corresponding to the gate-source voltage Vgs of the above equation to the gate of Q9. The drive FET Q9 operates in the subthreshold region by applying a negative bias voltage to its gate, and corresponds to the drive FET Q2 in FIG. Further, the load FETQ8 operates in the subthreshold region in the same manner as the gate-source voltage of the negative potential corresponding to the forward voltage of the diode D3 is applied to its gate, and corresponds to the load FETQ1 of FIG. .
【００２６】駆動ＦＥＴＱ９のドレインつまり内部ノー
ドｎｃは、出力バッファを構成するＦＥＴＱ１４のゲー
トに結合される。このＦＥＴＱ１４のドレインは、ＦＥ
ＴＱ１３を介して電源電圧Ｖｄｄに結合され、そのソー
スは、ダイオードＤ４及びＦＥＴＱ１５を介して接地電
位Ｖｓｓに結合される。ＦＥＴＱ１３及びＱ１５のゲー
トは、そのソースにそれぞれ共通結合される。また、ダ
イオードＤ４のカソードつまりＦＥＴＱ１５のドレイン
は増幅回路の出力ノードＶｏｕｔに結合され、その電位
は、この実施例の増幅回路の出力信号Ｖｏｕｔとしてメ
モリ集積回路装置の図示されない後段回路に供給され
る。これにより、ＦＥＴＱ１３及びＱ１５は、定電流源
として作用し、特にＦＥＴＱ１５は、ＦＥＴＱ１４に対
する定電流源負荷として作用する。また、ダイオードＤ
４は、出力ノードＶｏｕｔにおける出力信号の直流電位
をその順方向電圧分だけシフトとする。The drain of drive FET Q9, ie, the internal node nc, is coupled to the gate of FET Q14, which constitutes an output buffer. The drain of this FET Q14 is FE
It is coupled to the power supply voltage Vdd through TQ13, and its source is coupled to the ground potential Vss through the diode D4 and the FET Q15. The gates of FETs Q13 and Q15 are each commonly coupled to their sources. The cathode of the diode D4, that is, the drain of the FET Q15 is coupled to the output node Vout of the amplifier circuit, and its potential is supplied as an output signal Vout of the amplifier circuit of this embodiment to a post-stage circuit (not shown) of the memory integrated circuit device. As a result, the FETs Q13 and Q15 act as a constant current source, and particularly the FET Q15 acts as a constant current source load for the FET Q14. Also, the diode D
4 shifts the DC potential of the output signal at the output node Vout by the forward voltage.
【００２７】この実施例において、増幅回路の中心とな
る駆動ＦＥＴＱ９はサブスレッショルド領域で動作する
ため、その実質的な駆動能力は比較的小さなものとされ
る。ところが、この実施例では、ＦＥＴＱ１３〜Ｑ１５
ならびにダイオードＤ４からなる出力バッファが比較的
大きな駆動能力を持つべく設計され、これによって増幅
回路としての駆動能力が高められるものとなる。In this embodiment, the driving FET Q9, which is the center of the amplifier circuit, operates in the subthreshold region, so that its substantial driving capability is relatively small. However, in this embodiment, the FETs Q13 to Q15 are
In addition, the output buffer including the diode D4 is designed to have a relatively large driving ability, and thereby the driving ability as the amplifier circuit is enhanced.
【００２８】図６には、図１のインバータ型増幅回路を
応用した増幅回路の第２の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第２
の応用例について説明する。なお、この実施例は、前記
図５の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。FIG. 6 shows a circuit diagram of a second embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied. Based on the figure, the second of the inverter type amplifier circuit of FIG.
An application example of will be described. Since this embodiment basically follows the embodiment of FIG. 5, only the parts different from this will be described.
【００２９】図６において、この実施例の増幅回路は、
その入力ノードつまりＦＥＴＱ３のゲートとその出力ノ
ードＶｏｕｔとの間に設けられる帰還抵抗Ｒ１を含み、
いわゆるトランスインピーダンス型増幅回路として機能
する。In FIG. 6, the amplifier circuit of this embodiment is
Including a feedback resistor R1 provided between its input node, that is, the gate of the FET Q3 and its output node Vout,
It functions as a so-called transimpedance type amplifier circuit.
【００３０】この実施例において、駆動ＦＥＴＱ９のソ
ースつまり内部ノードｎｄは、ＦＥＴＱ３のソースつま
り内部ノードｎａに直接結合されるとともに、ＦＥＴＱ
１６及びダイオードＤ５を介して接地電位Ｖｓｓに結合
される。また、ＦＥＴＱ１６のゲートは、ダイオードＤ
５のカソードつまり接地電位Ｖｓｓに結合されるととも
に、ＦＥＴＱ１６及びダイオードＤ５は、負荷ＦＥＴＱ
８及びダイオードＤ３とそれぞれ同一サイズで形成され
る。これにより、ＦＥＴＱ１６は、負電位のゲートソー
ス間電圧を受けてサブスレッショルド領域で動作し、負
荷ＦＥＴＱ８と同一のドレイン電流を流すべく作用す
る。この結果、駆動ＦＥＴＱ９のドレイン電流が内部ノ
ードｎｄ及びｎａからＦＥＴＱ６に流れ込むのを防止
し、駆動ＦＥＴＱ９のゲートに安定したバイアス電圧を
与えることができる。なお、駆動ＦＥＴＱ９のドレイン
電流がＦＥＴＱ６のドレイン電流に比べて無視できる程
度に小さい場合、ＦＥＴ１６及びダイオードＤ５は省略
することができる。In this embodiment, the source of drive FET Q9, ie, internal node nd, is directly coupled to the source of FET Q3, ie, internal node na, and
16 and the diode D5 to the ground potential Vss. The gate of the FET Q16 is a diode D
5 is coupled to the cathode or ground potential Vss, and FET Q16 and diode D5 are connected to the load FET Q.
8 and the diode D3 are formed in the same size. As a result, the FET Q16 receives the gate-source voltage of negative potential, operates in the sub-threshold region, and acts to pass the same drain current as the load FET Q8. As a result, the drain current of the drive FET Q9 can be prevented from flowing into the FET Q6 from the internal nodes nd and na, and a stable bias voltage can be applied to the gate of the drive FET Q9. If the drain current of the drive FET Q9 is negligibly smaller than the drain current of the FET Q6, the FET 16 and the diode D5 can be omitted.
【００３１】図７には、図１のインバータ型増幅回路を
応用した増幅回路の第３の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第３
の応用例について説明する。なお、この実施例の増幅回
路は、前記図５及び図６の実施例を基本的に踏襲するも
のであるため、これらの実施例と異なる部分についての
み説明を追加する。FIG. 7 shows a circuit diagram of a third embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied. Based on the figure, the third configuration of the inverter type amplifier circuit of FIG.
An application example of will be described. Since the amplifier circuit of this embodiment basically follows the embodiments of FIGS. 5 and 6, only the portions different from these embodiments will be described.
【００３２】図７において、この実施例の増幅回路は、
そのソースが共通結合される３個の駆動ＦＥＴＱ１７な
いしＱ１９を含む。これらの駆動ＦＥＴの共通結合され
たソースは、入力バッファを構成するＦＥＴＱ３のソー
スつまり内部ノードｎａに結合されるとともに、図６の
ＦＥＴＱ１６及びダイオードＤ５に対応するＦＥＴＱ２
０及びダイオードＤ６を介して接地電位Ｖｓｓに結合さ
れる。In FIG. 7, the amplifier circuit of this embodiment is
It includes three drive FETs Q17 through Q19 whose sources are commonly coupled. The common-coupled sources of these drive FETs are coupled to the source of the FET Q3 that constitutes the input buffer, that is, the internal node na, and the FET Q2 corresponding to the FET Q16 and the diode D5 of FIG.
0 and diode D6 to ground potential Vss.
【００３３】駆動ＦＥＴＱ１８のドレインつまり内部ノ
ードｎｅは、負荷ＦＥＴＱ８及びダイオードＤ３を介し
て電源電圧Ｖｄｄに結合される。また、駆動ＦＥＴＱ１
７のドレインは、インダクタンスＬ２を介して駆動ＦＥ
ＴＱ１８のドレインに結合されるとともに、インダクタ
ンスＬ１及び抵抗Ｒ３ならびにキャパシタＣ１を介して
接地電位Ｖｓｓに結合される。さらに、駆動ＦＥＴＱ１
９のドレインは、インダクタンスＬ３を介して駆動ＦＥ
ＴＱ１８のドレインに結合されるとともに、キャパシタ
Ｃ３を介して増幅回路の出力ノードＶｏｕｔに結合され
る。The drain of drive FET Q18, or internal node ne, is coupled to power supply voltage Vdd through load FET Q8 and diode D3. Also, drive FET Q1
The drain of 7 is the drive FE via the inductance L2.
It is coupled to the drain of TQ18 and is coupled to the ground potential Vss via the inductance L1, the resistor R3 and the capacitor C1. Furthermore, drive FET Q1
The drain of 9 is driven FE through the inductance L3.
It is coupled to the drain of TQ18 and also to the output node Vout of the amplifier circuit via the capacitor C3.
【００３４】一方、駆動ＦＥＴＱ１７のゲートは、抵抗
Ｒ２及びインダクタンスＬ４を介して入力バッファを構
成するＦＥＴＱ６のドレインつまり内部ノードｎｂに結
合され、駆動ＦＥＴＱ１８のゲートは、インダクタンス
Ｌ５を介して駆動ＦＥＴＱ１７のゲートに結合される。
また、駆動ＦＥＴＱ１９のゲートは、インダクタンスＬ
６を介して駆動ＦＥＴＱ１８のゲートに結合されるとと
もに、抵抗Ｒ４及びキャパシタＣ２を介して接地電位Ｖ
ｓｓに結合される。On the other hand, the gate of the drive FET Q17 is coupled to the drain of the FET Q6 forming the input buffer, that is, the internal node nb via the resistor R2 and the inductance L4, and the gate of the drive FET Q18 is connected to the gate of the drive FET Q17 via the inductance L5. Be combined with.
The gate of the drive FET Q19 has an inductance L
6 is coupled to the gate of the drive FET Q18 via 6 and the ground potential V via the resistor R4 and the capacitor C2.
bound to ss.
【００３５】これらの結果、駆動ＦＥＴＱ１７ないしＱ
１９は、サブスレッショルド領域で動作し、いわゆる３
段構造の進行波増幅回路を構成する。周知のように、進
行波増幅回路では、駆動ＦＥＴＱ１７ないしＱ１９の出
力が同一位相差をもって合成されるため、この実施例の
増幅回路は広帯域増幅回路として機能する。なお、イン
ダクタンスＬ１〜Ｌ６は、特に制限されないが、金属配
線層が蛇行配置されてなるいわゆるマイクロストリップ
線路により実現される。As a result, the driving FETs Q17 to Q
19 operates in the sub-threshold region, so-called 3
A traveling wave amplification circuit having a step structure is configured. As is well known, in the traveling wave amplifier circuit, the outputs of the drive FETs Q17 to Q19 are combined with the same phase difference, so that the amplifier circuit of this embodiment functions as a wide band amplifier circuit. The inductances L1 to L6 are not particularly limited, but are realized by so-called microstrip lines in which metal wiring layers are arranged in a meandering manner.
【００３６】図８には、この発明が適用された差動増幅
回路の一実施例の基本回路図が示されている。同図によ
り、この実施例の差動増幅回路の基本的構成及び動作な
らびにその特徴について説明する。なお、この実施例の
差動増幅回路は、特に制限されないが、後述する応用例
の形をもって、ＭＥＳＦＥＴを基本構成とするメモリ集
積回路装置のセンスアンプとして機能する。また、この
実施例は、前記図１ないし図７の実施例を基本的に踏襲
するものであるため、これらの実施例と異なる部分につ
いてのみ説明を追加する。FIG. 8 shows a basic circuit diagram of an embodiment of a differential amplifier circuit to which the present invention is applied. The basic configuration and operation of the differential amplifier circuit of this embodiment and its features will be described with reference to FIG. Although not particularly limited, the differential amplifier circuit of this embodiment functions as a sense amplifier of a memory integrated circuit device having an MESFET as a basic configuration in the form of an application example described later. Further, since this embodiment basically follows the embodiments of FIGS. 1 to 7, only the parts different from these embodiments will be described.
【００３７】図８において、この実施例の差動増幅回路
は、そのソースが共通結合される一対の駆動ＦＥＴＱ２
３及びＱ２４を含む。これらの駆動ＦＥＴの共通結合さ
れたソースつまり内部ノードｎｆは、ＦＥＴＱ２５及び
ダイオードＤ９を介して接地電位Ｖｓｓに結合される。
ＦＥＴＱ２５のゲートは、ダイオードＤ９のカソードつ
まり接地電位Ｖｓｓに結合される。これにより、ＦＥＴ
Ｑ２５は、サブスレッショルド領域で動作し、ダイオー
ドＤ９とともに定電流源を構成する。In FIG. 8, the differential amplifier circuit of this embodiment has a pair of drive FETs Q2 whose sources are commonly coupled.
3 and Q24. The commonly coupled sources of these drive FETs, i.e. internal node nf, are coupled to ground potential Vss via FET Q25 and diode D9.
The gate of FET Q25 is coupled to the cathode of diode D9, or ground potential Vss. This allows the FET
Q25 operates in the subthreshold region and constitutes a constant current source together with the diode D9.
【００３８】駆動ＦＥＴＱ２３のゲートには、バイアス
電圧Ｖｇｂによってバイアスされた非反転入力信号Ｖｉ
ｎＰが供給される。また、そのドレインは、負荷ＦＥＴ
Ｑ２１及びダイオードＤ７を介して電源電圧Ｖｄｄに結
合されるとともに、差動増幅回路の反転出力ノードＶｏ
ｕｔＮに結合される。同様に、駆動ＦＥＴＱ２４のゲー
トには、バイアス電圧Ｖｇｂによってバイアスされた反
転入力信号ＶｉｎＮが供給される。また、そのドレイン
は、負荷ＦＥＴＱ２２及びダイオードＤ８を介して電源
電圧Ｖｄｄに結合されるとともに、差動増幅回路の非反
転出力ノードＶｏｕｔＰに結合される。The gate of the drive FET Q23 has a non-inverting input signal Vi biased by the bias voltage Vgb.
nP is supplied. In addition, the drain is a load FET
It is coupled to the power supply voltage Vdd through Q21 and the diode D7, and also at the inverting output node Vo of the differential amplifier circuit.
bound to utN. Similarly, the inverted input signal VinN biased by the bias voltage Vgb is supplied to the gate of the drive FET Q24. Further, its drain is coupled to the power supply voltage Vdd via the load FET Q22 and the diode D8 and also coupled to the non-inverting output node VoutP of the differential amplifier circuit.
【００３９】この実施例において、バイアス電圧Ｖｇｂ
は、その絶対値が駆動ＦＥＴ２３及びＱ２４のしきい値
電圧より大きくかつこれらの駆動ＦＥＴを完全なオフ状
態としないような所定の負電位とされる。また、ダイオ
ードＤ７及びＤ８は、その絶対値が負荷ＦＥＴＱ２１及
びＱ２２のしきい値電圧の絶対値より大きくかつこれら
の負荷ＦＥＴを完全なオフ状態としないような所定の順
方向電圧を持つべく設計される。これにより、駆動ＦＥ
ＴＱ２３及びＱ２４は、ともにサブスレッショルド領域
で動作して図１の駆動ＦＥＴＱ２に対応するものとさ
れ、負荷ＦＥＴＱ２１及びＱ２２は、ともにサブスレッ
ショルド領域で動作して図１の負荷ＦＥＴＱ１に対応す
るものとされる。この結果、この実施例の増幅回路はい
わゆる差動増幅回路として機能し、その非反転出力ノー
ドＶｏｕｔＰ及び反転出力ノードＶｏｕｔＮには、非反
転入力信号ＶｉｎＰ及び反転入力信号ＶｉｎＮの差分に
その電圧利得を乗じた比較的大振幅の差動出力信号が得
られる。In this embodiment, the bias voltage Vgb
Is set to a predetermined negative potential whose absolute value is larger than the threshold voltage of the drive FETs 23 and Q24 and does not bring these drive FETs into a completely off state. Further, the diodes D7 and D8 are designed to have a predetermined forward voltage whose absolute value is larger than the absolute values of the threshold voltages of the load FETs Q21 and Q22 and do not bring these load FETs into a completely off state. It As a result, the drive FE
TQ23 and Q24 both operate in the sub-threshold region and correspond to the drive FET Q2 in FIG. 1, and load FETs Q21 and Q22 both operate in the sub-threshold region and correspond to the load FET Q1 in FIG. It As a result, the amplifier circuit of this embodiment functions as a so-called differential amplifier circuit, and its non-inverting output node VoutP and inverting output node VoutN have their voltage gains set to the difference between the non-inverting input signal VinP and the inverting input signal VinN. A relatively large amplitude differential output signal is obtained.
【００４０】図９には、図８の差動増幅回路を応用した
増幅回路の一実施例の回路図が示されている。同図によ
り、図８の差動増幅回路の応用例について説明する。な
お、この実施例の増幅回路は、ＭＥＳＦＥＴを基本構成
とするメモリ集積回路装置に含まれ、そのセンスアンプ
として作用する。また、図９に示されるＦＥＴＱ２１〜
Ｑ２５ならびにダイオードＤ７〜Ｄ９は、前記図８のＦ
ＥＴＱ２１〜Ｑ２５ならびにダイオードＤ７〜Ｄ９にそ
れぞれそのまま対応する。FIG. 9 shows a circuit diagram of an embodiment of an amplifier circuit to which the differential amplifier circuit of FIG. 8 is applied. An application example of the differential amplifier circuit of FIG. 8 will be described with reference to FIG. The amplifier circuit of this embodiment is included in a memory integrated circuit device having a MESFET as a basic structure and acts as a sense amplifier for the memory integrated circuit device. In addition, FETQ21 ~ shown in FIG.
Q25 and the diodes D7 to D9 are F
These correspond to the ETQ21 to Q25 and the diodes D7 to D9 as they are.
【００４１】図９において、この実施例の増幅回路は、
そのゲートに非反転入力信号ＶｉｎＰを受けるＦＥＴＱ
２７と、このＦＥＴＱ２７のドレイン側及びソース側に
それぞれ設けられるＦＥＴＱ２６ならびにＦＥＴＱ２８
〜Ｑ３０とを含む。ＦＥＴＱ２６及びＱ３０のゲート
は、そのソースにそれぞれ共通結合され、ＦＥＴＱ２８
及びＱ２９のゲートは、そのドレインにそれぞれ共通結
合される。また、ＦＥＴＱ２７のソースつまりＦＥＴＱ
２８のドレインは、差動形態とされる駆動ＦＥＴＱ２３
及びＱ２４の共通結合されたソースに結合され、ＦＥＴ
Ｑ２９のソースつまりＦＥＴＱ３０のドレインは、駆動
ＦＥＴＱ２３のゲートに結合される。これにより、ＦＥ
ＴＱ２６ないしＱ３０は、図５のＦＥＴＱ２ないしＱ６
にそれぞれそのまま対応し、駆動ＦＥＴＱ２３のゲート
に所定の負電位のバイアス電圧を与えつつ非反転入力信
号ＶｉｎＰを伝達するための入力バッファを構成する。
駆動ＦＥＴＱ２４のゲートには、図示されない前段回路
から所定の負電位によってバイアスされた反転入力信号
ＶｉｎＮが供給される。In FIG. 9, the amplifier circuit of this embodiment is
FETQ that receives the non-inverted input signal VinP at its gate
27, and FETQ26 and FETQ28 provided on the drain side and the source side of the FETQ27, respectively.
To Q30. The gates of FETs Q26 and Q30 are commonly coupled to their sources respectively, and FETQ28
And the gates of Q29 are commonly coupled to their drains, respectively. In addition, the source of FETQ27, that is, FETQ
The drain of 28 is a drive FET Q23 in a differential form.
And FETs coupled to the commonly coupled sources of Q24,
The source of Q29, the drain of FET Q30, is coupled to the gate of drive FET Q23. As a result, FE
TQ26 to Q30 are FETs Q2 to Q6 of FIG.
Corresponding to each of the above, and constitutes an input buffer for transmitting the non-inverted input signal VinP while applying a bias voltage of a predetermined negative potential to the gate of the drive FET Q23.
The inverted input signal VinN biased by a predetermined negative potential is supplied to the gate of the drive FET Q24 from a pre-stage circuit (not shown).
【００４２】この実施例の差動増幅回路は、さらに、そ
のゲートが駆動ＦＥＴＱ２４のドレインつまり駆動ＦＥ
Ｔ２３及びＱ２４からなる差動回路の非反転出力ノード
ｎｉに結合されるＦＥＴＱ３５と、そのゲートが駆動Ｆ
ＥＴＱ２３のドレインつまり上記差動回路の反転出力ノ
ードｎｈに結合されるＦＥＴＱ３２とを含む。このう
ち、ＦＥＴＱ３５のドレインは、電流源を構成するＦＥ
ＴＱ３４を介して電源電圧Ｖｄｄに結合され、そのソー
スは、ダイオードＤ１１を介して差動増幅回路の非反転
出力ノードＶｏｕｔＰに結合される。非反転出力ノード
ＶｏｕｔＰは、定電流源負荷となるＦＥＴＱ３７を介し
て接地電位Ｖｓｓに結合される。同様に、ＦＥＴＱ３２
のドレインは、電流源を構成するＦＥＴＱ３１を介して
電源電圧Ｖｄｄに結合され、そのソースは、ダイオード
Ｄ１０を介して差動増幅回路の反転出力ノードＶｏｕｔ
Ｎに結合される。反転出力ノードＶｏｕｔＮは、定電流
源負荷となるＦＥＴＱ３３を介して接地電位Ｖｓｓに結
合される。In the differential amplifier circuit of this embodiment, the gate is the drain of the drive FET Q24, that is, the drive FE.
FET Q35 coupled to the non-inverting output node ni of the differential circuit composed of T23 and Q24, and its gate driving F
FET Q32 coupled to the drain of ETQ 23, that is, the inverting output node nh of the differential circuit. Of these, the drain of the FET Q35 is the FE that constitutes the current source.
It is coupled to the power supply voltage Vdd via TQ34, and its source is coupled to the non-inverting output node VoutP of the differential amplifier circuit via the diode D11. The non-inverting output node VoutP is coupled to the ground potential Vss via the FET Q37 serving as a constant current source load. Similarly, FETQ32
Has its drain coupled to the power supply voltage Vdd via the FET Q31 forming the current source, and its source via the diode D10 to the inverting output node Vout of the differential amplifier circuit.
Bound to N. The inverting output node VoutN is coupled to the ground potential Vss via the FET Q33 serving as a constant current source load.
【００４３】これにより、ＦＥＴＱ３１〜Ｑ３３及びダ
イオードＤ１０ならびにＦＥＴＱ３４〜Ｑ３７及びダイ
オードＤ１１は、図５に示されるＦＥＴＱ１３〜Ｑ１５
及びダイオードＤ４にそれぞれそのまま対応し、一対の
出力バッファを構成する。この結果、差動増幅回路の非
反転出力ノードＶｏｕｔＰ及び反転出力ノードＶｏｕｔ
Ｎには、非反転入力信号ＶｉｎＰ及び反転入力信号Ｖｉ
ｎＮの差分に対応した差動出力信号が得られるととも
に、これらの出力バッファの駆動能力に応じて非反転出
力ノードＶｏｕｔＰ及び反転出力ノードＶｏｕｔＮにお
ける差動増幅回路の後段回路に対する駆動能力が高めら
れるものとなる。As a result, the FETs Q31 to Q33 and the diode D10, and the FETs Q34 to Q37 and the diode D11 are the FETs Q13 to Q15 shown in FIG.
And the diode D4 as they are, and form a pair of output buffers. As a result, the non-inverting output node VoutP and the inverting output node Vout of the differential amplifier circuit
N has a non-inverted input signal VinP and an inverted input signal Vi.
A differential output signal corresponding to the difference of nN is obtained, and the driving capability of the non-inverting output node VoutP and the inverting output node VoutN for the subsequent circuit of the differential amplifier circuit is enhanced according to the driving capability of these output buffers. Becomes
【００４４】以上の複数の実施例に示されるように、こ
の発明をＭＥＳＦＥＴを基本構成とするメモリ集積回路
装置のセンスアンプ等に用いられる増幅回路に適用する
ことで、次のような作用効果が得られる。すなわち、 （１）インバータ型増幅回路を、そのゲートに入力信号
を受けサブスレッショルド領域で動作する駆動ＦＥＴ
と、そのソースがダイオードを介して駆動ＦＥＴのドレ
インに結合されかつそのゲートが直接駆動ＦＥＴのドレ
インに結合されることでサブスレッショルド領域で動作
する負荷ＦＥＴとを基本に構成することで、駆動ＦＥＴ
のドレイン電流を入力信号つまりそのゲートソース間電
圧に対して指数関数的に変化させることができるととも
に、このドレイン電流の対数的な変化に対して負荷ＦＥ
Ｔのドレインソース間電圧をほぼ線形に変化させ、結果
的に駆動ＦＥＴのドレイン側における出力信号の電位を
入力信号に対してほぼ線形に変化させることができると
いう効果が得られる。As shown in the above-described embodiments, the present invention is applied to an amplifier circuit used in a sense amplifier of a memory integrated circuit device having a MESFET as a basic structure, and the following effects are obtained. can get. That is, (1) a drive FET that operates in the subthreshold region by receiving an input signal at its gate from an inverter type amplifier circuit.
And a load FET whose source is coupled to the drain of the drive FET through a diode and whose gate is directly coupled to the drain of the drive FET, thereby operating in the subthreshold region.
The drain current of the load FE can be changed exponentially with respect to the input signal, that is, the voltage between the gate and the source of the load FE.
The effect is obtained that the drain-source voltage of T is changed substantially linearly, and as a result, the potential of the output signal on the drain side of the drive FET can be changed substantially linearly with respect to the input signal.
【００４５】（２）上記（１）項により、単一構造をも
って比較的大きな利得を有するインバータ型増幅回路を
実現できるという効果が得られる。 （３）上記（１）項及び（２）項において、インバータ
型増幅回路の入力側に、駆動ＦＥＴのゲートにサブスレ
ッショルド領域で動作させるための所定のバイアス電圧
を与えつつ入力信号を伝達する入力バッファを設け、そ
の出力側に、比較的大きな駆動能力を有し駆動ＦＥＴの
ドレイン電圧を後段回路に伝達する出力バッファを設け
ることで、駆動ＦＥＴをサブスレッショルド動作させる
ためのバイアス電圧の供与と入力信号の伝達とを同時に
実現できるとともに、サブスレッショルド動作する駆動
ＦＥＴの駆動能力を拡大し、インバータ型増幅回路の駆
動能力を高めることができるという効果が得られる。(2) According to the above item (1), it is possible to obtain an inverter type amplifier circuit having a single structure and a relatively large gain. (3) In the above (1) and (2), an input for transmitting an input signal to the input side of the inverter type amplifier circuit while applying a predetermined bias voltage for operating the gate of the drive FET in the subthreshold region. A buffer is provided, and an output buffer having a relatively large driving capability and transmitting the drain voltage of the drive FET to the subsequent stage circuit is provided on the output side thereof, thereby providing and inputting a bias voltage for performing the subthreshold operation of the drive FET. It is possible to obtain the effect that the signal transmission can be realized at the same time, the driving capability of the drive FET that operates in the subthreshold state can be expanded, and the driving capability of the inverter type amplifier circuit can be enhanced.
【００４６】（４）上記（１）項〜（３）項において、
一対のインバータ型増幅回路を差動結合し又はインバー
タ型増幅回路の入力ノード及び出力ノード間に帰還抵抗
を設けることによって、高利得の差動増幅回路又はトラ
ンスインピーダンス型増幅回路を構成できるという効果
が得られる。 （５）上記（１）項〜（４）項により、ＭＥＳＦＥＴを
基本構成とするメモリ集積回路装置のセンスアンプ等の
素子数を削減し、その低コスト化を図ることができると
いう効果が得られる。(4) In the above items (1) to (3),
By differentially coupling a pair of inverter type amplifier circuits or by providing a feedback resistor between the input node and the output node of the inverter type amplifier circuit, it is possible to construct a high gain differential amplifier circuit or a transimpedance type amplifier circuit. can get. (5) According to the above items (1) to (4), it is possible to reduce the number of elements such as the sense amplifier of the memory integrated circuit device having the MESFET as a basic configuration and to reduce the cost. .
【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図５において、駆動ＦＥＴＱ９のソースは、図６と
同様に、入力バッファを構成するＦＥＴＱ３のソースつ
まり内部ノードｎａに直接結合してもよい。この場合、
ＦＥＴＱ７ならびにＱ１０〜Ｑ１２からなるバイアス回
路は、図６のＦＥＴＱ１６及びダイオードＤ５からなる
電流源に置き換える必要がある。図５及び図６におい
て、インバータ型増幅回路は、そのソースが駆動ＦＥＴ
Ｑ９のソースに結合される図４のダイオードＤ２を含む
ことができる。この場合、入力バッファを構成するＦＥ
ＴＱ３のソース側にも同様なダイオードを設ける必要が
ある。The present invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 5, the source of the drive FET Q9 may be directly coupled to the source of the FET Q3 forming the input buffer, that is, the internal node na, as in FIG. in this case,
The bias circuit composed of the FET Q7 and Q10 to Q12 needs to be replaced with the current source composed of the FET Q16 and the diode D5 of FIG. In FIGS. 5 and 6, the source of the inverter type amplifier circuit is a drive FET.
It may include diode D2 of FIG. 4 coupled to the source of Q9. In this case, the FE that constitutes the input buffer
It is necessary to provide a similar diode on the source side of TQ3.
【００４８】各実施例において、ＦＥＴはデプレッショ
ン型であることを必須条件としないし、ＮチャンネルＭ
ＥＳＦＥＴであることを必須条件ともしない。また、負
荷ＦＥＴ及び駆動ＦＥＴのソース側に設けられる第１及
び第２のダイオードは、複数のダイオードに置き換える
ことができるし、駆動ＦＥＴ及び負荷ＦＥＴをサブスレ
ッショルド領域で動作させるための方法も、種々の実施
形態を採りうる。電源電圧Ｖｄｄ及び接地電位Ｖｓｓ
は、その絶対値を任意に設定できるし、例えばＶｄｄを
接地電位としＶｄｄを負の電源電圧として入れ換えるこ
ともできる。各増幅回路は、ＭＯＳＦＥＴを基本に構成
することができるし、駆動ＦＥＴ及び負荷ＦＥＴを含む
増幅回路の基本部分をＭＥＳＦＥＴにより構成し、入力
バッファや出力バッファのみをＭＯＳＦＥＴによって構
成してもよい。さらに、各実施例における増幅回路の具
体的な構成や実測例として掲げられた電圧及び定数等の
具体的な数値は、これらの実施例による制約を受けな
い。In each embodiment, it is not essential that the FET is a depletion type, and the N channel M
It is not an essential condition to be an ESFET. Further, the first and second diodes provided on the source side of the load FET and the drive FET can be replaced with a plurality of diodes, and there are various methods for operating the drive FET and the load FET in the subthreshold region. The embodiment of can be adopted. Power supply voltage Vdd and ground potential Vss
Can have its absolute value set arbitrarily, and can be replaced by, for example, Vdd as a ground potential and Vdd as a negative power supply voltage. Each amplifier circuit can be configured based on MOSFET, or the basic part of the amplifier circuit including the drive FET and the load FET can be configured by MESFET, and only the input buffer and the output buffer can be configured by MOSFET. Further, the specific configuration of the amplifier circuit in each of the embodiments and the specific numerical values such as the voltage and the constants given as the actual measurement examples are not restricted by these embodiments.
【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるメモ
リ集積回路装置のセンスアンプとして用いられるインバ
ータ型増幅回路及び差動増幅回路に適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、各種のアナログ集積回路装置等の同様な増幅回路に
も適用できる。この発明は、少なくともＦＥＴを基本構
成とする増幅回路ならびにこのような増幅回路を含む半
導体装置に広く適用できる。In the above description, the invention mainly made by the present inventor is applied to the inverter type amplifier circuit and the differential amplifier circuit used as the sense amplifier of the memory integrated circuit device which is the background field of application. Although described, the present invention is not limited to this, and can be applied to similar amplifier circuits such as various analog integrated circuit devices. INDUSTRIAL APPLICABILITY The present invention can be widely applied to an amplifier circuit having at least an FET as a basic structure and a semiconductor device including such an amplifier circuit.
【００５０】[0050]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリ集積回路装置等のセ
ンスアンプを構成するインバータ型増幅回路を、そのゲ
ートに入力信号を受けサブスレッショルド領域で動作す
る駆動ＦＥＴと、そのソースがダイオードを介して駆動
ＦＥＴのドレインに結合されそのゲートが直接駆動ＦＥ
Ｔのドレインに結合されることでサブスレッショルド領
域で動作する負荷ＦＥＴとを基本に構成する。また、こ
のようなインバータ型増幅回路の入力側に、駆動ＦＥＴ
のゲートにサブスレッショルド領域で動作させるための
所定のバイアス電圧を与えつつ入力信号を伝達する入力
バッファを設け、その出力側に、比較的大きな駆動能力
を有し駆動ＦＥＴのドレイン電圧を後段回路に伝達する
出力バッファを設ける。さらに、このような一対のイン
バータ型増幅回路を差動結合することによって差動増幅
回路を構成し、インバータ型増幅回路の入力ノード及び
出力ノード間に帰還抵抗を設けることによっていわゆる
トランスインピーダンス型増幅回路を構成する。これに
より、駆動ＦＥＴのドレイン電流を入力信号つまりその
ゲートソース間電圧に対して指数関数的に変化させるこ
とができるとともに、このドレイン電流の対数的な変化
に対して負荷ＦＥＴのドレインソース間電圧をほぼ線形
変化させ、結果的に駆動ＦＥＴのドレイン側における出
力信号の電位を入力信号に対してほぼ線形変化させるこ
とができる。この結果、単一構造をもって比較的大きな
利得を有するインバータ型増幅回路を実現できるため、
メモリ集積回路装置のセンスアンプ等の素子数を削減
し、その低コスト化を図ることができる。一方、インバ
ータ型増幅回路の入力側に入力バッファを設けること
で、駆動ＦＥＴをサブスレッショルド動作させるための
バイアス電圧の供与と入力信号の伝達とを同時に実現で
きるとともに、その出力側に出力バッファを設けること
で、サブスレッショルド動作する駆動ＦＥＴの駆動能力
を拡大することができる。さらに、このようなインバー
タ型増幅回路をもとに、高利得の差動増幅回路を構成
し、あるいはトランスインピーダンス型増幅回路を構成
することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, an inverter type amplifier circuit which constitutes a sense amplifier of a memory integrated circuit device or the like is composed of a driving FET which receives an input signal at its gate and operates in a subthreshold region, and its source is coupled to the drain of the driving FET through a diode. FE whose gate is directly driven
A load FET that operates in the subthreshold region by being coupled to the drain of T is basically formed. In addition, a driving FET is provided on the input side of such an inverter type amplifier circuit.
An input buffer that transmits an input signal while applying a predetermined bias voltage for operating in the subthreshold region to the gate of is provided with a drain voltage of the drive FET having a relatively large drive capacity on the output side of the latter stage circuit. An output buffer for transmission is provided. Further, a differential amplifier circuit is configured by differentially coupling such a pair of inverter type amplifier circuits, and a so-called transimpedance type amplifier circuit is provided by providing a feedback resistor between an input node and an output node of the inverter type amplifier circuit. Make up. As a result, the drain current of the drive FET can be exponentially changed with respect to the input signal, that is, the gate-source voltage thereof, and the drain-source voltage of the load FET can be changed with respect to the logarithmic change of the drain current. The potential of the output signal on the drain side of the drive FET can be changed substantially linearly with respect to the input signal as a result. As a result, an inverter type amplifier circuit having a relatively large gain can be realized with a single structure,
It is possible to reduce the number of elements such as the sense amplifier of the memory integrated circuit device and reduce the cost. On the other hand, by providing an input buffer on the input side of the inverter type amplifier circuit, it is possible to simultaneously provide the bias voltage for transmitting the drive FET in the subthreshold operation and to transmit the input signal, and to provide the output buffer on the output side. As a result, the drive capability of the drive FET that operates in the subthreshold can be expanded. Furthermore, based on such an inverter type amplifier circuit, a high gain differential amplifier circuit or a transimpedance type amplifier circuit can be formed.
【図１】この発明が適用されたインバータ型増幅回路の
第１の実施例を示す基本回路図である。FIG. 1 is a basic circuit diagram showing a first embodiment of an inverter type amplifier circuit to which the present invention is applied.
【図２】図１のインバータ型増幅回路の一実施例を示す
電流電圧特性図である。FIG. 2 is a current-voltage characteristic diagram showing an embodiment of the inverter type amplifier circuit of FIG.
【図３】図１のインバータ型増幅回路の一実施例を示す
入出力特性図である。FIG. 3 is an input / output characteristic diagram showing an embodiment of the inverter type amplifier circuit of FIG.
【図４】この発明が適用されたインバータ型増幅回路の
第２の実施例を示す基本回路図である。FIG. 4 is a basic circuit diagram showing a second embodiment of an inverter type amplifier circuit to which the present invention is applied.
【図５】図１のインバータ型増幅回路を応用した増幅回
路の第１の実施例を示す回路図である。5 is a circuit diagram showing a first embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied.
【図６】図１のインバータ型増幅回路を応用した増幅回
路の第２の実施例を示す回路図である。6 is a circuit diagram showing a second embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied.
【図７】図１のインバータ型増幅回路を応用した増幅回
路の第３の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a third embodiment of an amplifier circuit to which the inverter type amplifier circuit of FIG. 1 is applied.
【図８】この発明が適用された差動増幅回路の一実施例
を示す基本回路図である。FIG. 8 is a basic circuit diagram showing an embodiment of a differential amplifier circuit to which the present invention is applied.
【図９】図８の差動増幅回路を応用した増幅回路の一実
施例を示す回路図である。9 is a circuit diagram showing an embodiment of an amplifier circuit to which the differential amplifier circuit of FIG. 8 is applied.
【図１０】従来のインバータ型増幅回路の一例を示す回
路図である。FIG. 10 is a circuit diagram showing an example of a conventional inverter type amplifier circuit.
【図１１】従来のインバータ型増幅回路の他の一例を示
す回路図である。FIG. 11 is a circuit diagram showing another example of a conventional inverter type amplifier circuit.
Ｑ１〜Ｑ３７・・・デプレッション型ＭＥＳＦＥＴ、Ｑ
５０〜Ｑ５１・・・エンハンスメント型ＭＥＳＦＥＴ、
Ｄ１〜Ｄ１１・・・ショットキーバリアダイオード、Ｒ
１〜Ｒ５・・・抵抗、Ｌ１〜Ｌ６・・・インダクタン
ス、Ｃ１〜Ｃ３・・・キャパシタ。Q1-Q37 ... Depletion type MESFET, Q
50-Q51 ... Enhancement type MESFET,
D1 to D11 ... Schottky barrier diode, R
1-R5 ... Resistance, L1-L6 ... Inductance, C1-C3 ... Capacitor.
Claims (6)
ショルド領域で動作する駆動ＦＥＴと、上記駆動ＦＥＴ
のドレイン側に設けられサブスレッショルド領域で動作
する負荷ＦＥＴとを含むことを特徴とする増幅回路。1. A drive FET that receives an input signal at its gate and operates in a subthreshold region, and the drive FET.
An amplifier circuit including a load FET provided on the drain side of the transistor and operating in a subthreshold region.
ＥＴであって、上記増幅回路は、そのアノードが上記負
荷ＦＥＴのソースに結合されそのカソードが上記負荷Ｆ
ＥＴのゲート及び上記駆動ＦＥＴのドレインに結合され
る第１のダイオードを含むものであることを特徴とする
請求項１の増幅回路。2. The load FET is a depletion type F
ET, the anode of the amplifier circuit is coupled to the source of the load FET and the cathode of the amplifier circuit is the load F.
The amplifier circuit of claim 1 including a first diode coupled to the gate of the ET and the drain of the drive FET.
ＥＴであって、上記増幅回路は、そのアノードが上記駆
動ＦＥＴのソースに結合される第２のダイオードを含む
ものであることを特徴とする請求項１又は請求項２の増
幅回路。3. The drive FET is a depletion type F
The ET amplifier circuit of claim 1 or claim 2, wherein the amplifier circuit comprises a second diode whose anode is coupled to the source of the drive FET.
トにサブスレッショルド領域で動作させるための所定の
バイアス電圧を与えかつ上記駆動ＦＥＴのゲートに上記
入力信号を伝達する入力バッファと、比較的大きな駆動
能力を有し上記駆動ＦＥＴのドレイン電圧を後段回路に
伝達する出力バッファとを含むものであることを特徴と
する請求項１，請求項２又は請求項３の増幅回路。4. The amplifier circuit is relatively large, and has an input buffer for applying a predetermined bias voltage to the gate of the drive FET for operating in a subthreshold region and transmitting the input signal to the gate of the drive FET. 4. The amplifier circuit according to claim 1, further comprising an output buffer having a driving capability and transmitting the drain voltage of the driving FET to a subsequent stage circuit.
力ノード間に設けられる帰還抵抗を含むトランスインピ
ーダンス型増幅回路であることを特徴とする請求項１，
請求項２，請求項３又は請求項４の増幅回路。5. The amplifier circuit is a transimpedance type amplifier circuit including a feedback resistor provided between an input node and an output node of the amplifier circuit.
The amplifier circuit according to claim 2, claim 3, or claim 4.
されることで差動形態とされる一対の上記駆動ＦＥＴ
と、上記一対の駆動ＦＥＴのドレイン側にそれぞれ設け
られる一対の上記負荷ＦＥＴと、上記一対の駆動ＦＥＴ
の共通結合されたソース側に設けられる定電流源とを含
む差動増幅回路であることを特徴とする請求項１，請求
項２，請求項３又は請求項４の増幅回路。6. The pair of drive FETs, wherein the amplifier circuits are differentially formed by commonly connecting the sources.
A pair of the load FETs provided on the drain side of the pair of drive FETs, and a pair of the drive FETs
5. The amplifier circuit of claim 1, claim 2, claim 3 or claim 4, wherein the amplifier circuit is a differential amplifier circuit including a constant current source provided on the source side, which is commonly coupled to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166313A JPH06350353A (en) | 1993-06-12 | 1993-06-12 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166313A JPH06350353A (en) | 1993-06-12 | 1993-06-12 | Amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350353A true JPH06350353A (en) | 1994-12-22 |
Family
ID=15829036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166313A Withdrawn JPH06350353A (en) | 1993-06-12 | 1993-06-12 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350353A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011055459A (en) * | 2009-08-01 | 2011-03-17 | Semiconductor Technology Academic Research Center | Power supply voltage controlling circuit for use in subthreshold digital cmos circuit and control method |
| JP2012060550A (en) * | 2010-09-13 | 2012-03-22 | Mitsubishi Electric Corp | Power amplifier |
| CN111682866A (en) * | 2020-06-24 | 2020-09-18 | 天津中科海高微波技术有限公司 | Novel output current adjustable GaAs switch drive circuit |
-
1993
- 1993-06-12 JP JP5166313A patent/JPH06350353A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011055459A (en) * | 2009-08-01 | 2011-03-17 | Semiconductor Technology Academic Research Center | Power supply voltage controlling circuit for use in subthreshold digital cmos circuit and control method |
| JP2012060550A (en) * | 2010-09-13 | 2012-03-22 | Mitsubishi Electric Corp | Power amplifier |
| CN111682866A (en) * | 2020-06-24 | 2020-09-18 | 天津中科海高微波技术有限公司 | Novel output current adjustable GaAs switch drive circuit |
| CN111682866B (en) * | 2020-06-24 | 2024-02-09 | 天津中科海高微波技术有限公司 | GaAs switch driving circuit with adjustable output current |
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