JPH06349875A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH06349875A
JPH06349875A JP5141701A JP14170193A JPH06349875A JP H06349875 A JPH06349875 A JP H06349875A JP 5141701 A JP5141701 A JP 5141701A JP 14170193 A JP14170193 A JP 14170193A JP H06349875 A JPH06349875 A JP H06349875A
Authority
JP
Japan
Prior art keywords
inner lead
bonding
inner leads
semiconductor chip
common
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5141701A
Other languages
English (en)
Inventor
Yasushi Sato
安 佐藤
Tsutomu Mimata
力 巳亦
Osamu Sumiya
修 角谷
Hiroshi Maki
浩 牧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP5141701A priority Critical patent/JPH06349875A/ja
Publication of JPH06349875A publication Critical patent/JPH06349875A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 ボンディングワイヤの配線長を短縮し、ボン
ディング作業を迅速に行い得る技術を提供する。 【構成】 半導体チップの表面には、中心線に沿って整
列したボンディングパッドを設け、該ボンディングパッ
ドに平行して両側に、整列した複数のボンディングパッ
ドを設け、共用インナーリードを各列の間に配置する。
または、共用インナーリードの厚さを信号用インナーリ
ードの厚さよりも薄くする。 【効果】 ボンディングワイヤによる抵抗の増加を防止
する。ワイヤ変形不良を低減できる。外観検査工数の低
減が図れ、ル−プコントロ−ル条件出しが容易となり、
作業を迅速に行い得る。共用インナーリードの厚みを薄
くすることにより、クリアランスが増加し、ループコン
トロールが容易となり、ワイヤ変形不良を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、リード・オン・チップ（lead on chip，ＬＯＣと
いう）方式の実装を行う半導体装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体チップは、外部端子となるリード
と接続された後に、パッケージに封止されて製品とな
る。この封止に先立つ半導体チップとリードとの接続は
種々の方法で行われるが、その一つにリード・オン・チ
ップがある。
【０００３】この方法では、半導体チップの回路形成面
上に、絶縁性のフィルムを介して複数のインナーリード
を接着し、このインナーリードと半導体チップのボンデ
ィングパッドとがボンディングワイヤ等で電気的に接続
されている。半導体チップのボンディングパッドの配置
は、入出力の経路を短くすることによって高速化を図る
ため及びパッケージの外表面からボンディングパッドま
での距離をとることによって半導体装置の耐湿性を向上
させるために、半導体チップの中心線に沿って一列に配
置されている。このように配置されたボンディングパッ
ドの両側に、電源用の共用インナーリードが配置され、
その外側に信号用のインナーリードが配置されている。
【０００４】
【発明が解決しようとする課題】このようなボンディン
グパッド配置のために、信号用インナーリードに接続す
るボンディングワイヤは共用インナーリードの上を跨ぐ
ようにして、ボンディングされている。従って、ボンデ
ィングパッドから信号用インナーリードまでの距離が長
くなり、ボンディングワイヤの抵抗が高くなる。さら
に、ボンディングワイヤが長くなるために他のボンディ
ングワイヤ或いはリードと接触し、半導体装置が作動不
良或いは作動不能となることがある。
【０００５】ボンディングワイヤと共用インナーリード
との接触を防止するためには、ワイヤと共用インナーリ
−ドとのクリアランスを確保する必要があり、ボンディ
ングワイヤと共用インナーリードとの間にはできるだけ
距離をおくことが望ましいが、同時にまたパッケージの
厚さからボンディングワイヤのル−プ高さが制限されて
いる。このため、ボンディングワイヤの許容範囲が小さ
くなり、ル−プコントロ−ルが難しく、ワイヤ変形不良
も起こり易い。また、ワイヤル−プコントロ−ルの条件
出し，ワイヤと共用インナーリ−ドのクリアランス測定
及びル−プ高さ測定に時間がかかるため、ボンディング
に要する時間も長くなり、スル−プットが低下する。
【０００６】また、信号用リードに接続するボンディン
グワイヤが共用インナーリードを覆うので、共用インナ
ーリ−ドへのボンディング状態の外観検査が困難にな
る。
【０００７】本発明の目的は、これらの問題を解決する
ために、ボンディングワイヤの配線長を短縮することが
可能な技術を提供すること、及びボンディング作業を迅
速に行い得る技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】半導体チップの表面には、中心線に沿って
整列した複数のボンディングパッドを設け、該ボンディ
ングパッドの形成する列に平行してボンディングパッド
の両側に、整列した複数のボンディングパッドを設け、
共用インナーリードを各ボンディングパッドの形成する
列の間に配置する。
【００１１】ボンディングパッドの配置として、中心に
設けるボンディングパッドには、電源用の配線を接続
し、両側のボンディングパッドには信号用或いは隣接す
る共用インナーリードに接続する電源用の配線を接続す
る。
【００１２】または、共用インナーリードの上を越える
ボンディングワイヤのインナーリードとのクリアランス
を確保するために、共用インナーリードの厚さを信号用
インナーリードの厚さよりも薄くする。
【００１３】
【作用】上述した手段によれば、ボンディングパッド
を、接続するインナーリードと隣接させて配置すること
により、最短距離でボンディングすることができるの
で、ボンディングワイヤによる抵抗の増加を防止でき
る。
【００１４】また、隣接するボンディングパッドとイン
ナーリードとをボンディングするので、共用インナーリ
ードを越えてボンディングを行う必要がなくなる。従っ
て、ボンディングワイヤのループコントロールが容易と
なり、かつワイヤ変形不良を低減できる。
【００１５】さらに、外観検査工程にて、共用インナー
リードを越えるボンディングワイヤと共用インナーリ−
ドとのクリアランス測定が行う必要がないので、外観検
査工数の低減が図れ、加えてボンディングワイヤのル−
プコントロ−ル条件出しが容易となるので、ボンディン
グ作業を迅速に行い得るという効果がある。
【００１６】また、共用インナーリードの厚みを薄くす
ることにより、ボンディングワイヤと共用インナーリー
ドとのクリアランスが増加し、ボンディングワイヤのル
ープコントロールが容易となり、加えてワイヤ変形不良
を低減できる。
【００１７】以下、本発明の構成について、実施例とと
もに説明する。
【００１８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１９】
【実施例】（実施例１）以下、本発明の実施例を図１に
より説明する。
【００２０】図１は本発明の一実施例である半導体装置
の半導体チップ周辺を示す部分平面図である。
【００２１】図中、１は半導体チップ、２は共用インナ
ーリード、３は信号用インナーリードである。
【００２２】半導体チップ１は、単結晶シリコンからな
る半導体基板の回路形成面に複数の半導体素子を形成
し、これらの半導体素子をパターン形成した配線層によ
って結線接続し、回路形成面の表面を絶縁性の最終保護
膜によって覆い、所定の回路システムを構成している。
半導体チップ１の表面には、中心線に沿って整列した複
数のボンディングパッド４を設け、ボンディングパッド
４の形成する列に平行してボンディングパッド４の両側
に、整列した複数のボンディングパッド５，５を設け
る。
【００２３】共用インナーリード２は、ボンディングパ
ッド４，５の列と平行に、ボンディングパッド４とボン
ディングパッド５との間に延在し、半導体チップ１の端
部近傍にて直角に向きを変えて、中心線に直交して、半
導体チップ１の外方に延在することにより、略コ字状に
形成する。共用インナーリード２は、ボンディングパッ
ド４を挟んで一対形成し、それぞれの共用インナーリー
ド２が電源の供給用及び接地用の配線と接続される。
【００２４】信号用インナーリード３は、ボンディング
パッド５の外側に、一端を臨ませて、他端を半導体チッ
プ１の中心線に直交する方向に半導体チップ１の外方へ
延在させる。複数の信号用インナーリード３を平行配置
するが、信号用インナーリード３及びボンディングパッ
ド５は共用インナーリード２によって囲まれた領域内に
設けてある。
【００２５】共用インナーリード２及び信号用インナー
リード３は、両面に熱可塑性の接着剤を塗布した絶縁性
のフィルム（図示せず）によって、回路形成面の最終保
護膜上に固定される。この接着によって、半導体チップ
１はインナーリード２，３によって支持されることとな
る。
【００２６】各インナーリード２，３は、実装時に外部
の装置・配線と接続するために半導体装置のパッケージ
（図示せず）から突出するアウターリード（図示せず）
と一体になっている。
【００２７】ボンディングパッド４，５の配置として、
中心に設けるボンディングパッド４には、電源用の配線
を接続し、両側のボンディングパッド５，５には信号用
或いは隣接する共用インナーリード２に接続する電源用
の配線を接続する。
【００２８】このようにボンディングパッド４，５を配
置することにより、各ボンディングワイヤ６はインナー
リード２，３とそれに隣接するボンディングパッド４，
５とを接続するので、ボンディングを最短距離で行うこ
とができる。従って、ボンディングワイヤ６による抵抗
の増加を防止することが可能になる。また、隣接するボ
ンディングパッド４，５と各インナーリード２，３とを
ボンディングするので、共用インナーリード２を越えて
ボンディングを行う必要がなくなる。
【００２９】（実施例２）図２は本発明の他の実施例で
ある半導体装置の半導体チップ周辺を示す部分縦断面図
であり、図３はその部分平面図である。なお、図２中に
てボンディングワイヤは１本のみを表示し他を省略す
る。
【００３０】図中、１は半導体チップ、２は共用インナ
ーリード、３は信号用インナーリードである。
【００３１】半導体チップ１の表面には、中心線に沿っ
て整列した複数のボンディングパッド４を設ける。
【００３２】共用インナーリード２，２は、ボンディン
グパッド４の列と平行に、ボンディングパッド４を挟ん
で一対形成する。共用インナーリード２はボンディング
パッド４の列に沿って延在し、半導体チップ１の端部近
傍にて直角に向きを変えて、中心線に直交して、半導体
チップ１の外方に延在することにより、略コ字状に形成
する。共用インナーリード２は、それぞれの共用インナ
ーリード２が電源の供給用及び接地用の配線と接続され
る。
【００３３】本実施例では、共用インナーリード２の上
を越えるボンディングワイヤ６のインナーリード２との
クリアランスを確保するために、共用インナーリード２
の厚さを信号用インナーリード３の厚さよりも薄く形成
する。共用インナーリード２は、その全面を薄く形成し
てもよいし、ボンディングパッド４の列に沿って延在す
る部分のみを薄く形成してもよい。共用インナーリード
２を薄くする方法としては、エッチング加工あるいはプ
レス加工等を施せばよい。
【００３４】信号用インナーリード３は、共用インナー
リード２の外側に、一端を臨ませて、他端を半導体チッ
プ１の中心線に直交する方向に半導体チップ１の外方へ
延在させる。複数の信号用インナーリード３を平行配置
するが、信号用インナーリード３は共用インナーリード
２によって囲まれた領域内に設けてある。
【００３５】共用インナーリード２及び信号用インナー
リード３は、両面に熱可塑性の接着剤を塗布した絶縁性
のフィルム７によって、回路形成面の最終保護膜上に固
定される。この接着によって、半導体チップ１はインナ
ーリード２，３によって支持されることとなる。
【００３６】このように共用インナーリード２のボンデ
ィングパッド５に沿って延在する部分を薄く形成するこ
とにより、共用インナーリード２を越えて信号用インナ
ーリード３に接続するボンディングワイヤ６と共用イン
ナーリード２とのクリアランスが増大するので、共用イ
ンナーリード２を越えるボンディングワイヤ６のワイヤ
ル−プコントロ−ルがを容易になる。
【００３７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３９】（１）ボンディングパッドを、接続するイ
ンナーリードと隣接させて配置することにより、最短距
離でボンディングすることができるので、ボンディング
ワイヤによる抵抗の増加を防止できるという効果があ
る。
【００４０】（２）ボンディングパッドを、接続するイ
ンナーリードと隣接させて配置することにより、隣接す
るボンディングパッドとインナーリードとをボンディン
グするので、共用インナーリード２を越えてボンディン
グを行う必要がなくなるという効果がある。
【００４１】（３）前記効果（２）により、ボンディン
グワイヤのループコントロールが容易となり、ワイヤ変
形不良を低減出来るという効果がある。
【００４２】（４）前記効果（２）により、外観検査工
程にて、共用インナーリードを越えるボンディングワイ
ヤと共用インナーリ−ドのクリアランス測定を行う必要
がないので、外観検査工数の低減が図れるという効果が
ある。
【００４３】（５）前記効果（２）により、ボンディン
グワイヤのループコントロール条件出しが容易となると
いう効果がある。
【００４４】（６）前記効果（４），（５）により、ボ
ンディング作業を迅速に行い得るという効果がある。
【００４５】（７）共用インナーリードの厚みを薄くす
ることにより、ボンディングワイヤと共用インナーリー
ドとのクリアランスが増加し、ボンディングワイヤのル
ープコントロールが容易となるという効果がある。
【００４６】（８）前記効果（７）により、ボンディン
グワイヤのループコントロールが容易となり、ワイヤ変
形不良を低減できるという効果がある。
【００４７】（９）前記効果（７）により、ボンディン
グワイヤのループコントロール条件出しが容易となると
いう効果がある。
【００４８】（１０）前記効果（８），（９）により、
ボンディング作業を迅速に行い得るという効果がある。
【００４９】（１１）共用インナーリードの厚みを薄く
することにより、ボンディングワイヤと共用インナーリ
ードとのクリアランスが増加し、ワイヤ変形不良を低減
できるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例である半導体装置の半導体
チップ周辺を示す部分平面図、
【図２】 本発明の他の実施例である半導体装置の半導
体チップ周辺を示す部分縦断面図、
【図３】 本発明の他の実施例である半導体装置の半導
体チップ周辺を示す部分平面図である。
【符号の説明】
１…半導体チップ、２…共用インナーリード、３…信号
用インナーリード、４，５…ボンディングパッド、６…
ボンディングワイヤ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角谷 修 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 牧 浩 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの回路形成面上に、一対の
    共用インナーリードと複数の信号用インナーリードと
    が、絶縁体を介して前記半導体チップと接着され、信号
    用インナーリード及び共用インナーリードと半導体チッ
    プのボンディングパッドとがボンディングされ、ケース
    内に封止される半導体装置であって、ボンディングパッ
    ドが信号用インナーリードと共用インナーリードとの間
    及び対をなす共用インナーリードの間に設置されている
    ことを特徴とする半導体装置。
  2. 【請求項２】 半導体チップの回路形成面上に、一対の
    共用インナーリードと複数の信号用インナーリードと
    が、絶縁体を介して前記半導体チップと接着され、信号
    用インナーリード及び共用インナーリードと半導体チッ
    プのボンディングパッドとがボンディングされ、ケース
    内に封止される半導体装置であって、少なくとも、信号
    用インナーリードと直交する方向に延在する部分の共用
    インナーリードの厚さを、信号用インナーリードの厚さ
    よりも薄くしたことを特徴とする半導体装置。
JP5141701A 1993-06-14 1993-06-14 半導体装置 Pending JPH06349875A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5141701A JPH06349875A (ja) 1993-06-14 1993-06-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5141701A JPH06349875A (ja) 1993-06-14 1993-06-14 半導体装置

Publications (1)

Publication Number Publication Date
JPH06349875A true JPH06349875A (ja) 1994-12-22

Family

ID=15298195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5141701A Pending JPH06349875A (ja) 1993-06-14 1993-06-14 半導体装置

Country Status (1)

Country Link
JP (1) JPH06349875A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677273A (ja) * 1992-07-08 1994-03-18 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US6054753A (en) * 1997-08-12 2000-04-25 Nec Corporation Plastic-encapsulated semiconductor device equipped with LOC package structure
US6303948B1 (en) 1996-02-29 2001-10-16 Kabushiki Kaisha Toshiba Pad layout and lead layout in semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677273A (ja) * 1992-07-08 1994-03-18 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP3119544B2 (ja) * 1992-07-08 2000-12-25 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US6303948B1 (en) 1996-02-29 2001-10-16 Kabushiki Kaisha Toshiba Pad layout and lead layout in semiconductor device
US6617622B2 (en) 1996-02-29 2003-09-09 Kabushiki Kaisha Toshiba Pad layout and lead layout in semiconductor device having a center circuit
US6054753A (en) * 1997-08-12 2000-04-25 Nec Corporation Plastic-encapsulated semiconductor device equipped with LOC package structure
KR100325189B1 (ko) * 1997-12-08 2002-05-09 가네꼬 히사시 Loc패키지구조를갖는플라스틱으로봉지된반도체장치

Similar Documents

Publication Publication Date Title
US6313540B1 (en) Electrode structure of semiconductor element
US7247944B2 (en) Connector assembly
EP0710982A2 (en) Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
JPH06349875A (ja) 半導体装置
JP2000082759A (ja) Ｂｇａ型半導体装置の製造方法、ｂｇａ型半導体装置用ｔａｂテ―プおよびｂｇａ型半導体装置
JP2885786B1 (ja) 半導体装置の製法および半導体装置
JPH05121632A (ja) 半導体装置
JP2539763B2 (ja) 半導体装置の実装方法
JPH01155637A (ja) マルチチツプ・モジユール
JPH09326463A (ja) 樹脂封止型半導体装置
JPH05160215A (ja) 半導体装置用評価装置
JP2985423B2 (ja) 半導体装置
JPH10223700A (ja) 樹脂封止半導体装置及びその製造方法
JP2747260B2 (ja) セラミック複合リードフレーム及びそれを用いた半導体 装置
JP3084919B2 (ja) 半導体装置
US6323541B1 (en) Structure for manufacturing a semiconductor die with copper plated tapes
JP2968769B2 (ja) 樹脂封止型半導体装置
KR20010039902A (ko) 칩·온·칩 구조의 반도체장치
JPH04278548A (ja) 樹脂封止型半導体装置
JPH07312414A (ja) 半導体集積回路装置およびその製造方法
JPH04124844A (ja) 半導体装置のボンディングパッド電極の構造
JPH027446A (ja) コンパクトｉｃのワイヤボンディング構造体
JPH0547835A (ja) 半導体装置の実装構造
JP2000269370A (ja) 半導体装置の製造方法
JPH1154537A (ja) 半導体装置およびその製造方法