JPH06349846A - Semiconductor device - Google Patents

Semiconductor device

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JPH06349846A
JPH06349846A JP13722193A JP13722193A JPH06349846A JP H06349846 A JPH06349846 A JP H06349846A JP 13722193 A JP13722193 A JP 13722193A JP 13722193 A JP13722193 A JP 13722193A JP H06349846 A JPH06349846 A JP H06349846A
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bump
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浩哉 佐藤
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真人 宮宇地
Keiji Yamamura
圭司 山村
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Abstract

PURPOSE:To acquire a semiconductor device which can make generated heat at a junction part escape effectively. CONSTITUTION:A bump electrode 1 is provided in connection with an emitter electrode 3 immediately above a transistor element intrinsic operation part of a vertical structure and over a layer insulation film 11 and an upper layer wiring 4. The bump electrode 1 has a recessed cross sectional structure and has an H-shaped structure from an upper surface. A semiconductor device is formed by packaging a device in flip chip. Thereby, it is possible to realize effective heat dissipation, to greatly reduce heat resistance, to reduce an inductance of an lead out electrode and to enable its use as a power amplifier in a microwave band.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、縦型構造トランジス
タに関し、より詳しくは、マイクロ波帯での電力増幅用
の縦型構造トランジスタとこれを用いた半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical structure transistor, and more particularly to a vertical structure transistor for power amplification in a microwave band and a semiconductor device using the same.

【０００２】[0002]

【従来の技術】最近、マイクロ波帯での電力増幅用トラ
ンジスタの需要が高まっており、中でもマイクロ波帯域
において、現在実用化されているＧａＡｓＦＥＴに比較
して、高い利得と低いアウトプットコンダクタンスをも
つヘテロジャンクションバイポーラトランジスタ（以下
ＨＢＴと略す）は、高効率増幅器を実現する手段として
注目されている（例えば、N.L.Wang et al., "Ultrahig
h Power Efficiency Operation of Common-Emitter and
Common-Base HBT's at 10 GHz" IEEE Transaction on
Microwave Theory and Techniques, vol.38,No.10, pp1
381-1389）。2. Description of the Related Art Recently, a demand for a power amplification transistor in a microwave band has been increased, and in the microwave band, it has a high gain and a low output conductance as compared with a GaAs FET currently in practical use. A heterojunction bipolar transistor (hereinafter abbreviated as HBT) is drawing attention as a means for realizing a high efficiency amplifier (for example, NLWang et al., "Ultrahig").
h Power Efficiency Operation of Common-Emitter and
Common-Base HBT's at 10 GHz "IEEE Transaction on
Microwave Theory and Techniques, vol.38, No.10, pp1
381-1389).

【０００３】一般に知られているように、上記ＨＢＴ
は、高電流密度で動作するため、必然的に発熱密度が高
くなる。したがって、適正に動作させるためには、基板
表面に形成された接合部（ｐｎ接合）の発熱を効率良く
半導体基板外へ逃がさなければならない。上記文献で
は、接合部の発熱を基板裏面側へ逃がす手段を採用して
いる。すなわち、半導体基板を薄く削るとともに、
接合部から周辺へ引き出した電極の直下にバイアホール
（基板裏面側から基板表面側へ貫通する孔）を設け、こ
のバイアホールに熱伝導性の良好な金属材料を埋め込ん
でいる（以下、従来法（ｉ）という）。As is generally known, the above HBT
Operates at a high current density, so that the heat generation density is inevitably high. Therefore, in order to operate properly, the heat generated at the junction (pn junction) formed on the substrate surface must be efficiently released to the outside of the semiconductor substrate. The above-mentioned document adopts a means for allowing the heat generated at the joint to escape to the back side of the substrate. That is, while thinly cutting the semiconductor substrate,
A via hole (a hole penetrating from the back side of the substrate to the front side of the substrate) is provided just below the electrode drawn from the joint to the periphery, and a metal material having good thermal conductivity is embedded in the via hole (hereinafter, referred to as a conventional method). (I).

【０００４】一方、マイクロ波帯用に限らず、広くバイ
ポーラトランジスタの電極構造について調べると、特開
平３−３３３５号公報に見られるように、半導体基板表
面に形成された接合部（半導体基板（コレクタ）に略矩
形状のベース領域を設け、このベース領域内にインター
デジタル（すだれ状）構造をもつエミッタ領域を設けた
もの）の上に、基板表面から突起するバンプ電極を設け
たものがある。詳しくは、ベース領域，エミッタ領域の
略全域にそれぞれ薄膜電極を設け、各薄膜電極のうち上
記インターデジタル構造部以外の所定の面積を有する部
分（引き出し電極部）の上に上記バンプ電極を設けてい
る。このトランジスタでは、上記バンプ電極を通して、
接合部の発熱を効率良く基板外へ逃がすことができる
（以下、従来法(ii)という）。On the other hand, when the electrode structure of the bipolar transistor is widely investigated not only for the microwave band, but as shown in Japanese Patent Laid-Open No. 3-3335, the junction formed on the surface of the semiconductor substrate (semiconductor substrate (collector ), A substantially rectangular base region is provided, and an emitter region having an interdigital (comb-shaped) structure is provided in the base region), and bump electrodes protruding from the substrate surface are provided on the base region. Specifically, the thin film electrodes are provided in almost all regions of the base region and the emitter region, and the bump electrodes are provided on a portion (leading electrode portion) having a predetermined area other than the interdigital structure portion in each thin film electrode. There is. In this transistor, through the bump electrode,
It is possible to efficiently dissipate the heat generated at the joint to the outside of the substrate (hereinafter referred to as the conventional method (ii)).

【０００５】一方、本発明者らによる特願平４−１７２
６４５では、複数に分割された接合部をもつトランジス
タ素子真性動作部の直上にバンプ電極を設ける構造が示
され（以下、従来法(iii)という）、また、本発明者ら
による特願平４−２４９４００では、フィンガー状のエ
ミッタと直交する方向に電極を引き出し、その上に、バ
ンプを設ける構造が示されている（以下、従来法(iv)と
いう）。On the other hand, Japanese Patent Application No. 4-172 filed by the present inventors.
645 shows a structure in which a bump electrode is provided immediately above a transistor element intrinsic operation part having a junction part divided into a plurality of parts (hereinafter referred to as a conventional method (iii)). -249400 shows a structure in which an electrode is drawn out in a direction orthogonal to a finger-shaped emitter and a bump is provided thereon (hereinafter referred to as a conventional method (iv)).

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来法（ｉ）においては、次のような問題が生ずる。However, the conventional method (i) has the following problems.

【０００７】基板を薄く削るのに加え、バイアホール
を開口するため、ウエハに割れ欠けが生じて歩留りが低
下する。Since the via hole is opened in addition to thinly cutting the substrate, the wafer is cracked and chipped to lower the yield.

【０００８】上記バイアホールは、加工精度の制約を
受けて、接合部（発熱箇所）から少なくとも５μｍ以上
離間する。このため、熱抵抗を効果的に減らすことが困
難である。The via hole is separated by at least 5 μm or more from the joint (heat generating portion) due to the restriction of processing accuracy. Therefore, it is difficult to effectively reduce the thermal resistance.

【０００９】マイクロ波帯では接合部からのエミッタ
引きだし線が無視できないインダクタンスをもち、フィ
ードバックインダクタンスとして働いて損失となる。In the microwave band, the emitter lead-out line from the junction has a non-negligible inductance and acts as a feedback inductance to cause a loss.

【００１０】また、上記従来法(ii)においては、次のよ
うな問題が生ずる。Further, the above conventional method (ii) has the following problems.

【００１１】真性動作領域とも言えるインターデジタ
ルに構成されたエミッタ／ベース領域とは別の、バンプ
を具備する引き出し電極部の存在が前提であるため、素
子の寄生容量（Ｃｂｅ（ベースエミッタ間容量）、Ｃｂ
ｃ（ベースコレクタ間容量）、Ｃｅｃ（エミッタコレク
タ間容量）、以下同義）の低減に限界があり、高特性化
が困難である。Since it is assumed that there is a lead-out electrode portion having bumps, which is different from the interdigital emitter / base region which can be said to be the intrinsic operation region, the parasitic capacitance of the device (Cbe (base-emitter capacitance)) , Cb
There is a limit to the reduction of c (base-collector capacitance), Cec (emitter-collector capacitance), and the same meaning below, and it is difficult to achieve high characteristics.

【００１２】実用上各電極上にそれぞれバンプを形成
することは、高周波用デバイスの場合電極が小さいため
不可能である。In practice, it is impossible to form bumps on each electrode in the case of a high frequency device because the electrodes are small.

【００１３】真性動作領域から離れた所に存在するバ
ンプ電極からエミッタ電極を取り出すため、エミッタイ
ンダクタンスが十分低減できない。Since the emitter electrode is taken out from the bump electrode existing apart from the intrinsic operation region, the emitter inductance cannot be reduced sufficiently.

【００１４】このように多くの問題が生ずるため、従来
は、マイクロ波帯での電力増幅用としてＨＢＴを実用化
することができなかった。Since many problems occur as described above, the HBT could not be put to practical use in the past for power amplification in the microwave band.

【００１５】また従来法（iii)においては上記問題点の
大多数は解決されるが、複数のフィンガーに対して１つ
のバンプしか存在しないために、放熱が十分でなかっ
た。Further, in the conventional method (iii), most of the above problems are solved, but the heat dissipation is not sufficient because only one bump exists for a plurality of fingers.

【００１６】また、従来法（iv）においては上記問題点
の大多数は解決されるが、フィンガー部とバンプの距離
が大きいため、やはり、放熱が十分でなかった。Further, in the conventional method (iv), most of the above problems can be solved, but since the distance between the finger portion and the bump is large, the heat radiation is still insufficient.

【００１７】そこで、本発明の目的は、基板表面に形成
された接合部の発熱をさらに効率良く逃がすことができ
るうえ、引き出し線のインダクタンス、寄生容量等を低
減でき、マイクロ波帯での電力増幅用として実用に供す
ることのできる縦型構造トランジスタおよびこれを用い
た半導体装置を提供することにある。Therefore, an object of the present invention is to more efficiently dissipate the heat generated at the junction formed on the substrate surface, reduce the inductance of the lead wire, reduce the parasitic capacitance, etc., and to amplify the power in the microwave band. It is an object of the present invention to provide a vertical structure transistor which can be put to practical use for use and a semiconductor device using the same.

【００１８】[0018]

【課題を解決するための手段】本発明は、基板上に形成
されたフィンガー状の縦型構造トランジスタの真性動作
部と略直交し、上記縦型構造トランジスタの非真性動作
部までバンプ電極を配設したことを特徴とするものであ
る。SUMMARY OF THE INVENTION According to the present invention, bump electrodes are arranged substantially orthogonal to an intrinsic operating portion of a finger-shaped vertical structure transistor formed on a substrate and extending to a non-intrinsic operating portion of the vertical structure transistor. It is characterized by being installed.

【００１９】また、本発明は、フィンガー状の縦型構造
トランジスタの真性動作部のフィンガー長手方向のバン
プ電極の幅寸法が非真性動作部の上記バンプ電極の幅寸
法より大なることを特徴とするものである。Further, the present invention is characterized in that the width dimension of the bump electrode in the finger longitudinal direction of the intrinsic operating portion of the finger-shaped vertical structure transistor is larger than the width dimension of the bump electrode of the non-intrinsic operating portion. It is a thing.

【００２０】また、本発明は、フィンガー状の縦型構造
トランジスタの真性動作部直上のバンプ電極高さが、非
真性動作部の上記バンプ電極高さより低いことを特徴と
するものである。Further, the present invention is characterized in that the height of the bump electrode immediately above the intrinsic operating portion of the finger-shaped vertical structure transistor is lower than the height of the bump electrode of the non-intrinsic operating portion.

【００２１】また、本発明は、フィンガー状の縦型構造
トランジスタの真性動作部のフィンガー長手方向と直交
する方向のフィンガー幅の寸法がそれぞれ１μｍから１
０μｍであることを特徴とするものである。Further, according to the present invention, the dimension of the finger width in the direction orthogonal to the finger longitudinal direction of the intrinsic operating portion of the finger-shaped vertical structure transistor is 1 μm to 1 respectively.
It is characterized by being 0 μm.

【００２２】また、本発明は、フィンガー状の縦型構造
トランジスタの真性動作部のフィンガー長手方向の寸法
とバンプ電極の上記フィンガー長手方向の寸法とが略一
致していることを特徴とするものである。Further, the present invention is characterized in that the dimension in the finger longitudinal direction of the intrinsic operating portion of the finger-shaped vertical structure transistor and the dimension in the finger longitudinal direction of the bump electrode are substantially the same. is there.

【００２３】また、本発明は、同一基板上でフィンガー
状の縦型構造トランジスタのバンプ電極が互いに接続さ
れていることを特徴とするものである。Further, the present invention is characterized in that the bump electrodes of the finger-shaped vertical structure transistors are connected to each other on the same substrate.

【００２４】さらに、本発明は、フィンガー状の縦型構
造トランジスタのバンプ電極が設けられた半導体装置を
メタルパターンを具備したＡｌＮ基板上にフリップチッ
プ実装したことを特徴とするものである。Furthermore, the present invention is characterized in that a semiconductor device provided with bump electrodes of finger-shaped vertical structure transistors is flip-chip mounted on an AlN substrate having a metal pattern.

【００２５】さらに、また、本発明は、一方の半導体装
置の基板と他方のＡｌＮ基板との空隙にエポキシ樹脂を
満たしたことを特徴とするものである。Furthermore, the present invention is characterized in that the gap between the substrate of one semiconductor device and the other AlN substrate is filled with an epoxy resin.

【００２６】さらに、また、本発明は、半導体装置のフ
リップチップ実装時のバンプ電極のつぶれ量を真性動作
部直上の高さと非真性動作部の高さとの差より大なるこ
とを特徴とするものである。Furthermore, the present invention is characterized in that the amount of bump electrode collapse during flip chip mounting of a semiconductor device is larger than the difference between the height immediately above the intrinsic operating portion and the height of the non-intrinsic operating portion. Is.

【００２７】さらに、また、本発明は、バンプ電極のＡ
ｌＮ基板への接地幅は基板と上記ＡｌＮ基板間の接続高
さより２倍以上であることを特徴とするものである。Furthermore, according to the present invention, the bump electrode A
The ground width to the 1N substrate is twice or more than the connection height between the substrate and the AlN substrate.

【００２８】さらに、また、フリップチップ実装後のバ
ンプ電極のＡｌＮ基板への傾斜角が４５°以上であるこ
とを特徴とするものである。Furthermore, the tilt angle of the bump electrode with respect to the AlN substrate after flip-chip mounting is 45 ° or more.

【００２９】[0029]

【作用】フィンガー状の縦型構造トランジスタの真性動
作部直上に設けられたバンプ電極は、発熱箇所の極めて
近くに位置する。例えば、エミッタトップ型ＨＢＴの場
合、バンプ電極と発熱箇所（ベース／コレクタ接合）と
の距離はエミッタ厚とベース厚の和（０．５μｍ程度）
となる。すなわち、従来のバイアホールを設けた場合、
あるいは引き出し電極部上に存在するバンプを経由して
放熱する場合に比較して、引き出し距離が略１／１０程
度となる。The bump electrode provided immediately above the intrinsic operating portion of the finger-shaped vertical structure transistor is located extremely close to the heat generating portion. For example, in the case of an emitter-top type HBT, the distance between the bump electrode and the heat generating portion (base / collector junction) is the sum of the emitter thickness and the base thickness (about 0.5 μm).
Becomes That is, when a conventional via hole is provided,
Alternatively, as compared with the case where heat is dissipated via bumps existing on the extraction electrode portion, the extraction distance is about 1/10.

【００３０】また、発熱源たる、単一のフィンガー状の
縦型構造トランジスタの真性動作部に対して、非真性動
作部にまたがるようにバンプ電極が存在することによ
り、発熱源に比較して大きいバンプが存在することにな
り、かつ、近傍には熱流の干渉源となる他の発熱源が存
在しない状態になる。このため、フィンガー直上のバン
プ内で熱が拡散することができる。したがって従来法に
比べ、熱抵抗を低減するこができる。Further, since the bump electrode exists so as to straddle the non-intrinsic operation portion with respect to the intrinsic operation portion of the single finger-shaped vertical structure transistor which is a heat generation source, it is larger than the heat generation source. The bumps will be present, and there will be no other heat generating sources in the vicinity, which will interfere with the heat flow. For this reason, heat can be diffused in the bumps directly above the fingers. Therefore, the thermal resistance can be reduced as compared with the conventional method.

【００３１】また、上記バンプ電極をヒートシンクに接
続することによって、放熱効率が著しく高まり、熱抵抗
が大幅に低減される。同時にエミッタから最短距離で、
かつ、太い接地線で接地されるので、インダクタンスは
極小に低減される。Also, by connecting the bump electrodes to a heat sink, the heat dissipation efficiency is remarkably increased and the heat resistance is significantly reduced. At the same time at the shortest distance from the emitter,
In addition, since it is grounded with a thick ground wire, the inductance is reduced to a minimum.

【００３２】また、バンプ電極がフィンガー状の縦型構
造トランジスタの真性動作部のフィンガー長手方向と直
交する方向に位置する非真性動作部までまたがるよう存
在する場合は、これと逆にバンプが真性動作部のフィン
ガー長手方向とに位置するような配置を取った場合と比
較して寄生容量Ｃｂｅ，Ｃｃｅが小さい。したがって、
この縦型構造トランジスタをマイクロ波帯での電力増幅
用として実用に供することが可能となる。If the bump electrode extends over the non-intrinsic operating portion located in the direction orthogonal to the longitudinal direction of the finger in the intrinsic operating portion of the finger-shaped vertical structure transistor, on the contrary, the bump operates in the intrinsic operating state. The parasitic capacitances Cbe and Cce are smaller than those in the case where the portions are located in the finger longitudinal direction. Therefore,
This vertical structure transistor can be put to practical use for power amplification in the microwave band.

【００３３】また、バンプ電極がフィンガー状の縦型構
造トランジスタの素子真性動作部から外にはずれた部分
において、バンプ電極の幅寸法が、前記フィンガー状の
縦型構造トランジスタの真性動作部直上でのバンプ電極
幅寸法に比較して大となることは、寄生容量を増やす事
なくバンプ断面積を増加することとなり、熱抵抗の低減
に寄与する。Further, in a portion where the bump electrode is out of the element intrinsic operation portion of the finger-shaped vertical structure transistor, the width dimension of the bump electrode is set right above the intrinsic operation portion of the finger-shaped vertical structure transistor. A larger bump electrode width dimension increases the bump cross-sectional area without increasing the parasitic capacitance, which contributes to a reduction in thermal resistance.

【００３４】また、上記バンプ電極が、フィンガー状の
縦型構造トランジスタの真性動作部から外に出る部分の
直下に、絶縁体を具備することにより、フリップチップ
ボンディング工程でバンプ電極に対して加えられる圧力
がフィンガー部に集中することを避け、したがってボン
ディング工程での、真性動作部左右にウイング状に延び
る電極の、圧壊によるショートモードの不良を避けるこ
とができる。Also, the bump electrode is added to the bump electrode in the flip chip bonding process by providing an insulator just below the portion of the finger-shaped vertical structure transistor which is exposed from the intrinsic operating portion. It is possible to prevent the pressure from concentrating on the finger portions, and thus to avoid a short mode failure due to crushing of the electrodes extending in the wing shape on the left and right of the intrinsic operation portion in the bonding process.

【００３５】また、上記フィンガー状の縦型構造トラン
ジスタの真性動作部の幅方向の寸法は１μｍから１０μ
ｍの範囲に設定しておくのがよく、その理由は以下のと
おりである。Further, the widthwise dimension of the intrinsic operating portion of the finger-shaped vertical structure transistor is 1 μm to 10 μm.
It is preferable to set it in the range of m for the following reasons.

【００３６】本構造においては、発熱源たるベース／コ
レクタ接合部→エミッタ→バンプ電極→バンプを経由し
て放熱する。バンプ電極は縦型構造トランジスタの真性
動作部に相当するエミッタ電極に対し、該エミッタ電極
を取り巻くように存在する絶縁体の開孔部を経由してコ
ンタクトする。現在のフォトリソグラフィ技術ではアラ
イメント余裕を差し引くと幅方向の寸法が１μｍ以下で
は、放熱と電気接合に十分なコンタクト面積が得られな
い。このためトランジスタ素子真性動作部の幅方向の寸
法は１μｍ以上が望ましい。In this structure, heat is radiated through the base / collector junction, which is a heat source, the emitter, the bump electrode, and the bump. The bump electrode contacts the emitter electrode corresponding to the intrinsic operating portion of the vertical structure transistor through the opening of the insulator existing so as to surround the emitter electrode. In the current photolithography technology, if the width in the width direction is 1 μm or less, if the alignment margin is subtracted, a contact area sufficient for heat dissipation and electrical connection cannot be obtained. Therefore, it is desirable that the dimension of the transistor element intrinsic operating portion in the width direction is 1 μm or more.

【００３７】一方、フィンガー状の縦型構造トランジス
タの真性動作部の幅方向の寸法の上限は、エミッタクラ
ウディング効果によって制限される。真性動作部の幅方
向の寸法が１０μｍ以上となると、上記効果のため、高
周波デバイスとしての機能が著しく減殺される。On the other hand, the upper limit of the widthwise dimension of the intrinsic operating portion of the finger-shaped vertical structure transistor is limited by the emitter crowding effect. When the dimension of the intrinsic operating portion in the width direction is 10 μm or more, the function as a high frequency device is significantly reduced due to the above effect.

【００３８】図６に、エミッタフィンガー部中央部の電
流密度をＨＢＴが充分に動作する値の２×１０4Ａｃｍ
-2に選んだ場合のエミッタフィンガー部のエッジ部での
電流密度とエミッタフィンガー部のエミッタ幅ｘEとの
関係を示す。エミッタフィンガー部のエミッタ幅ｘEが
１０μｍで中央部の電流密度はエッジ部の約３倍に達
し、これ以上では、エミッタフィンガー部中央部ではも
はやトランジスタとして動作せず、寄生容量として作用
し、高速動作を妨げる。従って、エミッタ幅ｘEは１０
μｍ以下が望ましい。In FIG. 6, the current density at the center of the emitter finger is 2 × 10 4 Acm which is a value at which the HBT operates sufficiently.
The relation between the current density at the edge portion of the emitter finger portion and the emitter width x E of the emitter finger portion in the case of selecting -2 is shown. When the emitter width x E of the emitter finger portion is 10 μm, the current density in the central portion reaches about 3 times that in the edge portion. Above this, the central portion of the emitter finger portion no longer operates as a transistor and acts as a parasitic capacitance. Interfere with movement. Therefore, the emitter width x E is 10
μm or less is desirable.

【００３９】また、上記接合部はベース領域内に設けた
エミッタ領域の界面からなり、このエミッタ領域の寸法
と上記バンプ電極の幅寸法（基板側に接触する箇所の断
面の寸法）とが略一致している場合、一致していない場
合に比して次のような利点がある。Further, the joint portion is formed of an interface of the emitter region provided in the base region, and the size of the emitter region and the width size of the bump electrode (the size of the cross section of the portion contacting the substrate side) are substantially equal to each other. If it does, it has the following advantages over the case of disagreement.

【００４０】まず、エミッタ領域の寸法よりもバンプ電
極の幅寸法が小さい場合は、エミッタ領域のうちバンプ
電極の周囲にはみ出した部分の放熱効率が低下する。こ
れに対して、両寸法が一致している場合は、エミッタ領
域全域の放熱が効率良く行われる。一方、エミッタ領域
の寸法よりもバンプ電極の幅寸法が大きい場合は、エミ
ッタに接合されたバンプ電極がベース領域やコレクタ領
域にはみ出すため、寄生容量Ｃｂｅ、Ｃｃｅが増加し
て、素子特性が悪くなる。これに対して、両寸法が一致
している場合は、このような寄生容量が小さいレベルで
抑えられる。したがって、素子特性が向上する。First, when the width dimension of the bump electrode is smaller than the dimension of the emitter region, the heat dissipation efficiency of the portion of the emitter region protruding to the periphery of the bump electrode is reduced. On the other hand, when the two dimensions are the same, heat is efficiently dissipated in the entire emitter region. On the other hand, when the width dimension of the bump electrode is larger than the dimension of the emitter region, the bump electrode joined to the emitter protrudes into the base region and the collector region, increasing parasitic capacitances Cbe and Cce and deteriorating the device characteristics. . On the other hand, when the two dimensions are the same, such parasitic capacitance can be suppressed at a small level. Therefore, the device characteristics are improved.

【００４１】また、上記フィンガー状の縦型構造トラン
ジスタの真性動作部、もしくはフィンガー状の縦型構造
トランジスタの真性動作部及び絶縁体で他の電極と絶縁
されている部分の直上のバンプ高さが、バンプの他の部
分よりも低い場合、フリップチップボンディング時に縦
型構造トランジスタの真性動作部、若しくは上記絶縁体
及びその直下のトランジスタの非真性動作部にかかる荷
重が減殺されるため、素子破壊が生じにくく、歩留まり
向上に寄与する。In addition, the bump height immediately above the intrinsic operating portion of the finger-shaped vertical structure transistor, or the portion directly insulated from the intrinsic operating portion of the finger-shaped vertical structure transistor and the other electrode by the insulator. , If the bumps are lower than the other parts, the load applied to the intrinsic operation part of the vertical structure transistor or the non-intrinsic operation part of the insulator and the transistor immediately below the insulator is reduced during flip chip bonding, resulting in device destruction. It hardly occurs and contributes to the improvement of yield.

【００４２】また、上記バンプ電極がチップ上で互いに
接続されている場合、バンプ電極のフリップチップ接合
面積が増加してさらに熱抵抗が下がると共に、素子相互
の熱伝達が良好になるため、何らかの原因で複数の真性
動作部の内の一部が局所的に発熱した場合にも、熱暴走
を生じにくくなる。Further, when the bump electrodes are connected to each other on the chip, the flip chip bonding area of the bump electrodes is increased, the thermal resistance is further lowered, and the heat transfer between the elements is improved. Thus, thermal runaway is less likely to occur even when a part of the plurality of intrinsic motion parts locally generates heat.

【００４３】また、上記縦型構造トランジスタを構成し
たチップは、電極接続用のメタルパターンを具備したＡ
ｌＮ基板上にフリップチップ実装して半導体装置を形成
するのが放熱対策及び、接地インダクタンス低減のため
望ましい。Further, the chip constituting the vertical structure transistor has a metal pattern for electrode connection A
It is desirable to form a semiconductor device by flip-chip mounting on the 1N substrate in order to prevent heat dissipation and reduce ground inductance.

【００４４】また、上記チップ直下に樹脂を満たす事に
より、フリップチップボンドした際の機械的強度の向
上、信頼性の向上、熱抵抗の低減がはかれる。Further, by filling the resin directly under the chip, it is possible to improve mechanical strength, reliability, and thermal resistance when flip chip bonding is performed.

【００４５】また、上記のバンプ電極を具備するチップ
をフリップチップ実装する際のバンプつぶれ量を、フィ
ンガー状の縦型構造トランジスタの真性動作部、もしく
はフィンガー状のトランジスタ素子真性動作部及び上記
絶縁体で他の電極と絶縁されている部分の直上のバンプ
高さと、バンプの他の部分との高さの差より大に選ぶこ
とにより、フリップチップ実装する際に縦型構造トラン
ジスタの真性動作部にかかる圧力を最小限に抑えつつ、
放熱に最も重要な、素子直上部をＡｌＮ基板に接合する
ことができる。Further, the bump collapse amount when flip-chip mounting the chip having the above bump electrodes is determined as the intrinsic operating portion of the finger-shaped vertical structure transistor or the finger-shaped transistor element intrinsic operating portion and the insulator. With the bump height directly above the part insulated from other electrodes and the height difference from the other part of the bump, it can be selected as the intrinsic operating part of the vertical structure transistor when flip-chip mounting. While minimizing such pressure,
The upper part of the element, which is most important for heat dissipation, can be bonded to the AlN substrate.

【００４６】また、フィンガー状の縦型構造トランジス
タの真性動作部からの発熱の大部分は、バンプ内を略４
５°方向に拡散しつつ放散する。したがって、バンプ電
極のＡｌＮ基板への接地幅は、基板接続高さの２倍より
大とすることにより、バンプ内部での熱抵抗の上昇を抑
えることができる。Most of the heat generated from the intrinsic operation portion of the finger-shaped vertical structure transistor is approximately 4 in the bump.
Disperses while diffusing in the 5 ° direction. Therefore, by setting the ground width of the bump electrode to the AlN substrate to be larger than twice the substrate connection height, it is possible to suppress an increase in thermal resistance inside the bump.

【００４７】以上の作用により、従来法に比べ、熱抵抗
を低減することができる。本発明者らの検討によると、
本発明により、従来法と比較して図５に示すような熱抵
抗低減効果がある。すなわち、従来法（ｉ）,(iii),(i
v)と比較して、格段に熱抵抗を低減することができる。With the above operation, the thermal resistance can be reduced as compared with the conventional method. According to the study by the present inventors,
The present invention has a thermal resistance reducing effect as shown in FIG. 5 as compared with the conventional method. That is, the conventional methods (i), (iii), (i
Compared with v), the thermal resistance can be significantly reduced.

【００４８】[0048]

【実施例】以下、本発明に係る縦型構造トランジスタ及
びそれを用いた半導体装置の実施例について図面に基づ
き説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a vertical structure transistor according to the present invention and a semiconductor device using the same will be described below with reference to the drawings.

【００４９】本発明の一実施例であるバンプ電極を設け
た縦型構造トランジスタの断面図を図１（ａ）に、及び
その上面図を図１（ｂ）に示す。ここで、１はバンプ電
極、３はエミッタ電極、４は上層配線、５はエミッタフ
ィンガー部、６はベース電極、７はコレクタ層、８はベ
ース層、９はサブコレクタ層、１０はＧａＡｓ等の半絶
縁性基板、１１はポリイミドからなる層間絶縁膜、１２
はコレクタ電極、１３はベース引き出し電極、１４はコ
レクタ引き出し電極を示している。本実施例では半絶縁
性基板１０上に縦型構造トランジスタとしてマイクロ波
電力増幅用ｎｐｎエミッタアップ型ＨＢＴを用いてい
る。つまり、エミッタフィンガー部５（半導体層のメサ
エッチにより形成されたメサ形状のこと）及び階段状に
形成されたベース層８及びコレクタ層７及びサブコレク
タ層９より構成され、サブコレクタ層９上に設けられた
２本のコレクタ電極１２はコレクタ引き出し電極１４で
互いに接続され、ベース層８上に設けられた２本のベー
ス電極６はベース引き出し電極１３で互いに接続され、
１本のエミッタ電極３はバンプ電極１と接続されてい
る。また、バンプ電極１は、フィンガー状の縦型構造ト
ランジスタの真性動作部から外に出る部分の直下はポリ
イミドである層間絶縁膜１１で他の電極であるベース電
極６及びコレクタ電極１２と絶縁されている。また、バ
ンプ電極１以外の領域のベース引き出し電極１３及びコ
レクタ引き出し電極１４下には半導体層と絶縁するため
層間絶縁膜１１が設けられている。なお、以後、各図面
において同一部材は同一符号を用いるものとする。図１
より明らかなようにフィンガー状の縦型構造トランジス
タの真性動作部（ベースエミッタ接合領域及びコレクタ
層までの動作領域）の直上と、該真性動作部のフィンガ
ー長手方向（図１（ｂ）において紙面の上下方向）と直
交する方向に位置する非真性動作部（真性動作部以外の
領域のこと）にまたがるようにバンプ電極１を設けてい
る。A cross-sectional view of a vertical structure transistor provided with bump electrodes, which is an embodiment of the present invention, is shown in FIG. 1 (a), and a top view thereof is shown in FIG. 1 (b). Here, 1 is a bump electrode, 3 is an emitter electrode, 4 is an upper layer wiring, 5 is an emitter finger portion, 6 is a base electrode, 7 is a collector layer, 8 is a base layer, 9 is a subcollector layer, 10 is GaAs, etc. Semi-insulating substrate, 11 is an interlayer insulating film made of polyimide, 12
Is a collector electrode, 13 is a base extraction electrode, and 14 is a collector extraction electrode. In this embodiment, an npn emitter-up type HBT for microwave power amplification is used as a vertical structure transistor on the semi-insulating substrate 10. That is, the emitter finger portion 5 (which is a mesa shape formed by the mesa etching of the semiconductor layer) and the base layer 8 and the collector layer 7 and the subcollector layer 9 which are formed stepwise are provided on the subcollector layer 9. The two collector electrodes 12 thus formed are connected to each other by a collector extraction electrode 14, and the two base electrodes 6 provided on the base layer 8 are connected to each other by a base extraction electrode 13.
One emitter electrode 3 is connected to the bump electrode 1. Further, the bump electrode 1 is insulated from the base electrode 6 and the collector electrode 12, which are other electrodes, by the interlayer insulating film 11 made of polyimide just below the portion that goes out from the intrinsic operating portion of the finger-shaped vertical structure transistor. There is. An interlayer insulating film 11 is provided below the base extraction electrode 13 and the collector extraction electrode 14 in the region other than the bump electrode 1 to insulate the semiconductor layer. In the drawings, the same members will be denoted by the same reference symbols. Figure 1
As is clearer, immediately above the intrinsic operating portion (the operating area up to the base-emitter junction region and the collector layer) of the finger-shaped vertical structure transistor and the finger longitudinal direction of the intrinsic operating portion (in FIG. The bump electrode 1 is provided so as to straddle a non-intrinsic operating portion (a region other than the intrinsic operating portion) located in a direction orthogonal to the (vertical direction).

【００５０】次に、図１に示した本実施例での形状と主
要な寸法について説明する。Next, the shape and main dimensions of this embodiment shown in FIG. 1 will be described.

【００５１】まず、図１（ａ）において、縦型構造トラ
ンジスタ上のバンプ電極１は、上層配線４のため断面形
状は凹形状になっている。バンプ電極１の、縦型構造ト
ランジスタの真性動作部直上部及び層間絶縁膜１１を横
切る部分での高さは２５μｍで、トランジスタの非真性
動作部でのバンプ電極高さ２９μｍよりも低くなってい
る。First, in FIG. 1A, the bump electrode 1 on the vertical structure transistor has a concave sectional shape because of the upper layer wiring 4. The height of the bump electrode 1 at the portion directly above the intrinsic operating portion of the vertical structure transistor and across the interlayer insulating film 11 is 25 μm, which is lower than the bump electrode height of 29 μm at the non-intrinsic operating portion of the transistor. .

【００５２】また、図１（ｂ）において、バンプ電極１
は、フィンガー状の縦型構造トランジスタの真性動作部
から外に出た非真性動作部でのバンプ幅寸法（図１
（ｂ）において紙面の上下方向の寸法）が上記フィンガ
ー状の縦型構造トランジスタの真性動作部直上でのバン
プ幅寸法（図１（ｂ）において紙面の上下方向の寸法）
に比較して大となっている。つまり、バンプ電極１は上
面からみると略Ｈ型形状をしている。略Ｈ型形状をして
いる方が寄生容量を増やさずにバンプ電極の面積を増や
すことができるので、熱抵抗低減を効果的に行うことが
できる。Further, in FIG. 1B, the bump electrode 1
Is a bump width dimension in the non-intrinsic operating portion of the finger-shaped vertical structure transistor which is exposed from the intrinsic operating portion (see FIG. 1).
The vertical dimension of the paper in (b) is the width of the bump just above the intrinsic operating portion of the finger-shaped vertical structure transistor (the vertical dimension of the paper in FIG. 1B).
It is large compared to. That is, the bump electrode 1 has a substantially H shape when viewed from above. The substantially H-shaped configuration can increase the area of the bump electrode without increasing the parasitic capacitance, so that the thermal resistance can be effectively reduced.

【００５３】また、フィンガー状の縦型構造トランジス
タの真性動作部の幅方向の寸法（図１（ａ）において紙
面の左右方向の寸法）は５μｍに設定されている。バン
プ電極は金メッキによって形成されている。フィンガー
状の縦型構造トランジスタの真性動作部の長手方向寸法
（図１（ｂ）において紙面の上下方向の寸法）は２０μ
ｍ、上記バンプ電極１のフィンガー直上部での幅寸法は
１６μｍである。フリップチップ実装後、バンプはつぶ
れて広がり、バンプ電極の幅寸法はフィンガー状のトラ
ンジスタ素子真性動作部の長手方向寸法と略一致する。Further, the widthwise dimension of the intrinsic operating portion of the finger-shaped vertical structure transistor (the dimension in the left-right direction of the paper in FIG. 1A) is set to 5 μm. The bump electrode is formed by gold plating. The lengthwise dimension (dimension in the vertical direction of the paper in FIG. 1B) of the intrinsic operating portion of the finger-shaped vertical transistor is 20 μm.
The width of the bump electrode 1 just above the finger is 16 μm. After the flip-chip mounting, the bumps are crushed and spread, and the width dimension of the bump electrode is substantially the same as the longitudinal dimension of the finger-shaped transistor element intrinsic operating portion.

【００５４】次に、本発明の他の実施例であるバンプ電
極を設けた縦型構造トランジスタの断面図を図２（ａ）
に、及びその上面図を図２（ｂ）に示す。ここで、図１
の各符号と同一の符号は同一部材を示している。図１で
示した構造との違いは、縦型構造トランジスタの真性動
作部直上部及び層間絶縁膜１１上に上層配線４が覆って
おり、上層配線４はエミッタ電極３と接続されている。
従って、図１との断面構造の違いは、縦型構造トランジ
スタ上のバンプ電極１が凸形状になっている点である。
なお、後述するフリップチップ実装でのバンプ電極の形
状としては図１または図２に示すどちらの形状でもよい
が、縦型構造トランジスタへの応力緩和を重視する場合
は図１のバンプ形状の方が好ましい。なおあ、上層配線
４を設けずにバンプ電極を設けてもバンプ電極は凸形状
になる。Next, FIG. 2A is a sectional view of a vertical structure transistor having bump electrodes according to another embodiment of the present invention.
2 and a top view thereof are shown in FIG. Here, FIG.
The same symbols as the respective symbols of 1 indicate the same members. The difference from the structure shown in FIG. 1 is that the upper layer wiring 4 covers the portion directly above the intrinsic operating portion of the vertical structure transistor and the interlayer insulating film 11, and the upper layer wiring 4 is connected to the emitter electrode 3.
Therefore, the difference in cross-sectional structure from FIG. 1 is that the bump electrode 1 on the vertical structure transistor has a convex shape.
The shape of the bump electrode in flip-chip mounting described later may be either shape shown in FIG. 1 or FIG. 2, but if stress relaxation to the vertical structure transistor is important, the bump shape of FIG. preferable. Even if a bump electrode is provided without providing the upper layer wiring 4, the bump electrode has a convex shape.

【００５５】次に、図３に、上記図１に示したバンプ電
極を設けた縦型構造トランジスタを含んだチップをメタ
ルパターンを具備したＡｌＮ基板上にフリップチップ実
装後の半導体装置の断面図を示す。ここで、１５はＡｌ
Ｎ基板上の金属電極、１６はＡｌＮ基板、１７は縦型構
造トランジスタを示すトランジスタ部、１８は電極引き
出し用バンプ（トランジスタ単体の場合は例えばベー
ス）、１９は電極引き出し用バンプ１８と別電位の電極
引き出し用バンプ（トランジスタ単体の場合は例えばコ
レクタ）を示し、他の符号は図１と同一の符号で示して
いる。ここで、半絶縁性基板１０直下はエポキシ樹脂で
満たされている。バンプ電極１を具備するチップ（半絶
縁性基板１０上のバンプ電極を有するトランジスタ部）
をフリップチップ実装する際のバンプつぶれ量は９μｍ
で、フィンガー状の縦型構造トランジスタ素子真性動作
部もしくはフィンガー状の縦型構造トランジスタの真性
動作部及び層間絶縁膜で他の電極と絶縁されている部分
の直上のバンプ高さと、バンプの他の部分との高さの差
４μｍより大と設定されている。上記バンプ電極１のＡ
ｌＮ基板１６への接地幅は４２μｍで、基板接続高さ２
０μｍの２倍より大である。Next, FIG. 3 is a cross-sectional view of a semiconductor device after flip-chip mounting of a chip including the vertical structure transistor having the bump electrode shown in FIG. 1 on an AlN substrate having a metal pattern. Show. Where 15 is Al
A metal electrode on the N substrate, 16 is an AlN substrate, 17 is a transistor portion showing a vertical structure transistor, 18 is an electrode extraction bump (for example, a base in the case of a single transistor), 19 is a potential different from that of the electrode extraction bump 18. The electrode lead-out bumps (for example, a collector in the case of a single transistor) are shown, and other reference numerals are the same as those in FIG. Here, the area directly under the semi-insulating substrate 10 is filled with epoxy resin. Chip provided with bump electrode 1 (transistor portion having bump electrode on semi-insulating substrate 10)
The bump collapse amount when flip chip mounting is 9 μm
Then, the bump height immediately above the finger-shaped vertical structure transistor element intrinsic operation part or the intrinsic operation part of the finger-shaped vertical structure transistor and the portion insulated from other electrodes by the interlayer insulating film, The height difference from the portion is set to be larger than 4 μm. A of the bump electrode 1
The ground width to the IN board 16 is 42 μm, and the board connection height is 2
Greater than twice 0 μm.

【００５６】次に、図１に示す縦型構造トランジスタと
して用いたｎｐｎエミッタアップ型ＨＢＴの作製方法に
ついて説明する。Next, a method of manufacturing the npn emitter-up type HBT used as the vertical structure transistor shown in FIG. 1 will be described.

【００５７】まず、よく知られている方法（例えば電子
通信学会技術研究報告ＥＤ９０−１３５）を用いて半絶
縁性基板上にＡｌＧａＡｓ／ＧａＡｓのｎｐｎエミッタ
アップ型ＨＢＴを形成する。ｎｐｎエミッタアップ型Ｈ
ＢＴは縦型構造トランジスタであり、図１で示したよう
に、下からサブコレクタ層９、コレクタ層７、ベース層
８、エミッタ層により形成されている。First, an AlGaAs / GaAs npn emitter-up type HBT is formed on a semi-insulating substrate by using a well-known method (for example, Technical Report of the Institute of Electronics and Communication Engineers ED90-135). npn emitter up type H
BT is a vertical structure transistor, and as shown in FIG. 1, is formed by a subcollector layer 9, a collector layer 7, a base layer 8 and an emitter layer from the bottom.

【００５８】しかる後、層間絶縁膜１１としてポリイミ
ドを用い、ベース電極６、コレクタ電極１２上をカバー
し、エミッタ直上部を開口する。（ベース，コレクタへ
のコンタクト部はメタル配線を用いて引き出し、離れた
場所にそれぞれの引き出し用電極を設ける）しかる後
に、トランジスタ素子の直上にＴｉ／Ｐｔ／Ａｕからな
るバンプ用電極を略Ｈ型にパターン形成する。この工程
は下層配線を形成する工程を兼ねており、同時に下層配
線が形成され、引き出し用電極となる。After that, polyimide is used as the interlayer insulating film 11, the base electrode 6 and the collector electrode 12 are covered, and the region right above the emitter is opened. (Contact parts to the base and collector are drawn out by using metal wiring, and lead-out electrodes are provided at distant places.) Then, a bump electrode made of Ti / Pt / Au is formed in a substantially H-shape directly above the transistor element. To form a pattern. This step also serves as the step of forming the lower layer wiring, and at the same time, the lower layer wiring is formed and becomes the extraction electrode.

【００５９】しかる後に図示しないＳｉＮxをパッシベ
ーション兼ＭＩＭ膜として堆積し、フォトリソグラフィ
と緩衝フッ酸エッチングによって、バンプ電極を設ける
部分及び上層配線とのコンタクト部に、開口する。Thereafter, SiN x ( not shown) is deposited as a passivation and MIM film, and openings are formed in the portions where the bump electrodes are provided and the contact portions with the upper wiring by photolithography and buffer hydrofluoric acid etching.

【００６０】しかる後に、保護用レジストを塗布し、フ
ォトリソグラフィによって、上層配線を設けるべき領域
を開口する。この際、トランジスタの真性動作部の直上
を含む、適当な距離（３〜１０μｍ）には上層配線を設
けず、その直近に上層配線を具備するようにパターン配
置する。Thereafter, a protective resist is applied, and a region where an upper layer wiring is to be provided is opened by photolithography. At this time, the upper layer wiring is not provided at an appropriate distance (3 to 10 μm) including immediately above the intrinsic operating portion of the transistor, and the pattern is arranged so that the upper layer wiring is provided in the immediate vicinity thereof.

【００６１】しかる後に、上層配線の一部であるＴｉ／
Ａｕを全面に蒸着し、メッキ用電極とする。しかる後に
上層配線メッキ用レジストを塗布し、フォトリソグラフ
ィ技術を用いて、上層配線を設ける部分のみ開口する。Then, Ti / which is a part of the upper wiring is
Au is vapor-deposited on the entire surface to serve as a plating electrode. Thereafter, an upper layer wiring plating resist is applied, and only the portion where the upper layer wiring is provided is opened using a photolithography technique.

【００６２】しかる後に、メッキ法によりＡｕからなる
上層配線（９μｍ）を形成する。この工程により、縦型
構造トランジスタの真性動作部の直上は（上層配線９μ
ｍ）−（トランジスタのメサ高さ〜３μｍ）−（ポリイ
ミド高さ〜２μｍ）＝〜４μｍ程度低くなる。Thereafter, an upper wiring (9 μm) made of Au is formed by a plating method. Through this step, the portion directly above the intrinsic operating portion of the vertical structure transistor (upper layer wiring 9 μm
m) − (transistor mesa height˜3 μm) − (polyimide height˜2 μm) = ˜4 μm.

【００６３】しかる後に上層配線メッキ用レジストを除
去し、引き続き、下層配線以外のＡｕをエッチング除去
し、引き続き下層配線以外のＴｉを、保護用レジストに
よるリフトオフによって除去した。Thereafter, the upper layer wiring plating resist was removed, Au other than the lower layer wiring was removed by etching, and then Ti other than the lower layer wiring was removed by lift-off with the protective resist.

【００６４】しかる後に、保護用レジストを塗布し、フ
ォトリソグラフィによってバンプ電極を設けるべき領域
に略Ｈ型の開口を設ける。しかる後に、Ｔｉ／Ａｕを全
面に蒸着し、メッキ用電極とする。After that, a protective resist is applied, and a substantially H-shaped opening is provided in the region where the bump electrode is to be provided by photolithography. After that, Ti / Au is vapor-deposited on the entire surface to form a plating electrode.

【００６５】しかる後にバンプメッキ用レジストを塗布
し、フォトリソグラフィ技術を用いて、バンプ電極を設
ける部分のみ開口する。Thereafter, a resist for bump plating is applied, and a photolithography technique is used to open only a portion where a bump electrode is provided.

【００６６】しかる後に、メッキ法により、Ａｕバンプ
を形成する。バンプは略Ｈ型形状をしており、略Ｈ型中
央部の縦方向幅寸法（図１（ｂ）において紙面の上下方
向の寸法）は１６μｍ，Ｈ型部の横方向幅寸法（図１
（ｂ）において紙面の上下方向の寸法）はメッキ後の仕
上がり寸法で４０μｍ，Ａｕバンプ高さは２０μｍとし
た。Thereafter, Au bumps are formed by plating. The bumps are substantially H-shaped, and the vertical width dimension of the substantially H-shaped central portion (dimension in the vertical direction of the paper in FIG. 1B) is 16 μm, and the horizontal width dimension of the H-shaped portion (FIG. 1).
In (b), the vertical dimension of the paper surface is 40 μm as the finished dimension after plating, and the Au bump height is 20 μm.

【００６７】なお、上面からのバンプ形状は放熱効果を
高めるため略Ｈ型形状であるが、必ずしも略Ｈ型形状に
限らず、フィンガー状の縦型構造トランジスタの真性動
作部の直上とフィンガー長手方向とにまたがるようにか
つ、フィンガー状の縦型構造トランジスタの真性動作部
からはみ出さないように設ければよい。The shape of the bump from the upper surface is substantially H-shaped in order to enhance the heat dissipation effect, but it is not limited to the substantially H-shaped shape, and it is just above the intrinsic operating portion of the finger-shaped vertical structure transistor and the finger longitudinal direction. It suffices that it is provided so as to straddle the vertical axis and not to protrude from the intrinsic operating portion of the finger-shaped vertical structure transistor.

【００６８】しかる後にバンプメッキ用レジストを除去
し、引き続き、バンプ直下以外のＡｕをエッチング除去
し、引き続きバンプ直下以外のＴｉを、保護用レジスト
によるリフトオフによって除去した。しかる後に、通常
の方法により、ラッピング、ダイシングを行い、半導体
チップを完成した。After that, the bump plating resist was removed, Au other than immediately below the bump was removed by etching, and then Ti other than immediately below the bump was removed by lift-off with a protective resist. After that, lapping and dicing were performed by a usual method to complete a semiconductor chip.

【００６９】上記方法によって作製された半導体チップ
を、メタルパターンを具備したＡｌＮ基板に対して、フ
リップチップボンダを用いてフリップチップ実装した。
ボンディング時にはパルスヒート方式を用い、素子にか
かる熱を極力低減した。ボンディング時のバンプつぶれ
量は９μｍとなるよう圧力（図１に示した構造では、
２．２ｋｇ，後述する図４に示した構造では３．０ｋ
ｇ）とヒート温度３５０℃及び時間５ｓｅｃに調節し
た。これにより、バンプ電極を具備するチップをフリッ
プチップ実装する際のバンプつぶれ量は、フィンガー状
の縦型構造トランジスタの真性動作部、もしくはフィン
ガー状の縦型構造トランジスタ真性動作部及び層間絶縁
体で他の電極と絶縁されている部分の直上のバンプ高さ
と、バンプの他の部分との高さの差４μｍより大きい９
μｍと設定して行うことができた。なお、バンプつぶれ
量はバンプ電極の凹部を本実施例ではつぶしきるように
設定したが、つぶしきる方が放熱効率を考慮すると望ま
しいが、完全につぶれきらない量に設定してもよい。The semiconductor chip manufactured by the above method was flip-chip mounted on an AlN substrate having a metal pattern using a flip-chip bonder.
The pulse heating method was used during bonding to reduce the heat applied to the device as much as possible. The pressure is set so that the bump collapse amount during bonding is 9 μm (in the structure shown in FIG. 1,
2.2 kg, 3.0 k in the structure shown in FIG. 4 described later
g) and heat temperature of 350 ° C. and time of 5 sec. As a result, the bump collapse amount when flip-chip mounting a chip including bump electrodes is different depending on whether the intrinsic operating portion of the finger-shaped vertical structure transistor or the intrinsic operating portion of the finger-shaped vertical structure transistor and the interlayer insulator. Difference between the height of the bump directly above the part insulated from the electrode and the height of the other part of the bump is larger than 4 μm 9
It was possible to set it to μm. Although the bump crushing amount is set so that the concave portion of the bump electrode is crushed in the present embodiment, it is preferable to crush the bump electrode in consideration of heat dissipation efficiency, but the bump crushing amount may be set so as not to be completely crushed.

【００７０】上述したように、バンプ電極は略Ｈ型形状
をしており、Ｈ型中央部の縦方向幅寸法は１６μｍ，Ｈ
型部の横方向幅寸法は４０μｍとしたが、フリップチッ
プボンディングにより、バンプ形状が変わり、Ｈ型中央
部の縦方向幅寸法は１８μｍ，Ｈ型部の横方向幅寸法は
４２μｍ，接続高さは２０μｍとなった。しかる後、チ
ップ端部に、液状のエポキシ系樹脂を少量滴下させ、該
エポキシ系樹脂は、毛細管現象によってチップとＡｌＮ
基板の間に入り、気泡等を巻き込むことはない。しかる
後窒素雰囲気中１５０℃で２時間樹脂硬化させて半導体
装置は完成する。As described above, the bump electrode is substantially H-shaped, and the vertical width dimension of the H-shaped central portion is 16 μm.
Although the lateral width of the mold is 40 μm, the bump shape is changed by flip chip bonding, the vertical width of the H-shaped center is 18 μm, the lateral width of the H-shaped is 42 μm, and the connection height is It became 20 μm. After that, a small amount of liquid epoxy resin is dropped on the end portion of the chip, and the epoxy resin is separated from the chip and AlN by the capillary phenomenon.
It does not enter the space between the substrates and trap air bubbles. Then, the resin is cured in a nitrogen atmosphere at 150 ° C. for 2 hours to complete the semiconductor device.

【００７１】次に、複数のバンプ電極を設けた縦型構造
トランジスタの断面図を図４（ａ）に、及びその上面図
を図４（ｂ）に示す。ここで、２０はバンプ相互を接続
するバンプを示しており、他の符号は、図１と同一の符
号で示している。フィンガー状の縦型構造トランジスタ
直上の複数のＨ型バンプの間をバンプ２０で相互に接続
するようにバンプメッキパターンを形成することにより
作製される。すなわち、上述した実施例と同様の工程に
より作製することができる。Next, a sectional view of a vertical structure transistor provided with a plurality of bump electrodes is shown in FIG. 4 (a), and a top view thereof is shown in FIG. 4 (b). Here, reference numeral 20 denotes a bump that connects the bumps to each other, and other reference numerals are the same as those in FIG. It is manufactured by forming a bump plating pattern so that the plurality of H-shaped bumps directly above the finger-shaped vertical structure transistors are connected to each other by the bumps 20. That is, it can be manufactured by the same steps as those in the above-described embodiments.

【００７２】上記実施例では、コレクタ，ベース及びエ
ミッタをこの順番で半導体基板上に形成したが、この反
対に、エミッタ，ベース及びコレクタをこの順番で半導
体基板上に形成してもよい。また、半導体層の導電型を
実施例の導電型から反転させてもよい。バイポーラトラ
ンジスタの構造についても、エミッタのみがバンドギャ
ップの大きい、いわゆるシングルヘテロバイポーラトラ
ンジスタ（ＳＨＢＴ）や、コレクタにもワイドバンドギ
ャップ材料を用いたいわゆるダブルヘテロバイポーラト
ランジスタ（ＤＨＢＴ）でも良い。また、Ｏ+，Ｂ+，Ｈ
+イオン等を外部ベース直下に注入してＣbcを低減する
方法、あるいはイオン注入による素子間分離法との組み
合わせも可能である。In the above embodiment, the collector, the base and the emitter are formed in this order on the semiconductor substrate, but conversely, the emitter, the base and the collector may be formed in this order on the semiconductor substrate. Further, the conductivity type of the semiconductor layer may be reversed from the conductivity type of the embodiment. Regarding the structure of the bipolar transistor, a so-called single heterobipolar transistor (SHBT) in which only the emitter has a large bandgap or a so-called double heterobipolar transistor (DHBT) in which a wide bandgap material is used for the collector may also be used. In addition, O + , B + , H
A method of implanting + ions or the like directly below the external base to reduce C bc , or a combination with an element isolation method by ion implantation is also possible.

【００７３】また、上記実施例では、能動素子としてＨ
ＢＴを用いたが、用いる素子はこれに限らず、例えば縦
型構造素子では、通常のバイポーラトランジスタ，サイ
リスタ，ＨＥＴ（Hot Electron Transistor)，共鳴トン
ネルトランジスタ等でもよく、例えば横型構造素子では
ＦＥＴ(Field Effect Transistor)，横型バイポーラト
ランジスタ、ＨＥＭＴ(High Electron Mobility Transi
stor) 等でもよく、またこれらの組み合わせ、あるいは
発光、受光素子との組み合わせも可能なことは言うまで
もない。In the above embodiment, H is used as the active element.
Although the BT is used, the element to be used is not limited to this. For example, in a vertical structure element, a normal bipolar transistor, a thyristor, a HET (Hot Electron Transistor), a resonance tunnel transistor, or the like may be used. Effect Transistor), lateral bipolar transistor, HEMT (High Electron Mobility Transi)
Needless to say, it is also possible to combine them, or to combine them, or to combine a light emitting element and a light receiving element.

【００７４】また、上記実施例ではマイクロ波電力増幅
用トランジスタを例に取ったが、ＭＭＩＣ，超高速用集
積回路等にも応用できることは言うまでもない。本実施
例においては、バンプ電極はエミッタ電極としての役割
も果たしているが、例えば、大電力を扱うＭＭＩＣ(Mon
olithic Microwave ＩＣ)、超高速集積回路等の用途に
よっては、バンプ電極がエミッタ（ソース）であると都
合が悪い場合がある。このような場合は、バンプ電極
を、ベース（ゲート），あるいはコレクタ（ドレイン）
に接続するか、電極としては使用せず、絶縁膜を介する
等の方法で、熱放散の用途のみに用いてもよい。In the above embodiment, the microwave power amplifying transistor is taken as an example, but it goes without saying that it can be applied to an MMIC, an ultra-high speed integrated circuit and the like. In the present embodiment, the bump electrode also functions as an emitter electrode, but for example, the MMIC (Mon
Depending on the application such as olithic microwave IC) and ultra high speed integrated circuit, it may be inconvenient if the bump electrode is an emitter (source). In such a case, use the bump electrode as the base (gate) or collector (drain).
It may be used only for heat dissipation by a method such as connecting to, or not using as an electrode, but via an insulating film.

【００７５】また、用いられる半導体チップは本実施例
（ＧａＡｓ）に限定されるものでなく、ＩｎＰ，Ｓｉ
Ｃ，ＧａＰ等他の化合物半導体で構成されていてもよ
く、Ｃ，Ｓｉ等の元素半導体であってもよい。また、素
子自体も、例えばＩｎＧａＡｓ（Ｐ）／ＩｎＡｌＡｓ
系、ＩｎＧａＡｓ（Ｐ）／ＩｎＰ系等、他の格子整合系
でも良く、またＩｎＧａＡｓ／ＡｌＧａＡｓ等の格子不
整合系であっても良いことは言うまでもない。The semiconductor chip used is not limited to this embodiment (GaAs), but InP, Si
It may be composed of another compound semiconductor such as C or GaP, or may be an elemental semiconductor such as C or Si. Also, the device itself is made of, for example, InGaAs (P) / InAlAs
It is needless to say that other lattice matching system such as a system, InGaAs (P) / InP system, etc., or a lattice mismatching system such as InGaAs / AlGaAs may be used.

【００７６】また、上記実施例では、フリップチップ用
基板として、メタルパターンを具備するＡｌＮ基板を用
いたが、熱伝導率の良好な材料であれば他の材料をもち
いてもよいことは言うまでもない。また、本実施例に用
いるフリップチップ用基板は必ずしも平面単板である必
要はなく、いわゆるスルーホール，ビアホールを具備し
てもよく、また、積層基板等、平面以外の構造をもって
もよい。Although the AlN substrate having the metal pattern is used as the flip chip substrate in the above embodiment, it goes without saying that another material may be used as long as it has a good thermal conductivity. . Further, the flip chip substrate used in this embodiment is not necessarily a plane single plate, and may have so-called through holes and via holes, and may have a structure other than a plane such as a laminated substrate.

【００７７】なお、上記実施例では素子基板（チップ）
の裏面側からの放熱を特に図らなかったが、当然ながら
チップの裏面を薄く削って伝熱用はんだ，ケースキャッ
プ等を経由して放熱する手段と組み合わせてもよい。In the above embodiment, the element substrate (chip)
Although the heat is not specifically radiated from the back surface side of the above, it may be combined with a means for radiating the heat through solder for heat transfer, a case cap or the like by cutting the back surface of the chip thin.

【００７８】[0078]

【発明の効果】以上述べたように、本発明によれば、半
導体チップの表面からきわめて効率よく放熱できる縦型
構造トランジスタ及びこれを用いた半導体装置を構成で
きる。したがって、本発明によって、熱抵抗の低い半導
体装置が、歩留り良く、低コストで形成出来る。As described above, according to the present invention, it is possible to construct the vertical structure transistor capable of radiating heat from the surface of the semiconductor chip very efficiently and the semiconductor device using the same. Therefore, according to the present invention, a semiconductor device having low thermal resistance can be formed with high yield and at low cost.

【００７９】本発明は、半導体装置の熱抵抗の大幅な低
減を可能にするものであり、特にマイクロ波電力増幅用
ＨＢＴの実用化に道を開く意味で、これによる産業上の
波及効果は著しい。The present invention makes it possible to significantly reduce the thermal resistance of a semiconductor device. In particular, it has a significant industrial ripple effect in the sense of paving the way for the practical application of HBTs for microwave power amplification. .

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）本発明の一実施例に係るバンプ電極を設
けた縦型構造トランジスタの断面構造を示す図である。 （ｂ）本発明の一実施例に係るバンプ電極を設けた縦型
構造トランジスタの上面構造を示す図である。FIG. 1A is a diagram showing a cross-sectional structure of a vertical structure transistor provided with a bump electrode according to an embodiment of the present invention. (B) It is a figure which shows the upper surface structure of the vertical structure transistor which provided the bump electrode which concerns on one Example of this invention.

【図２】（ａ）本発明の他の実施例に係るバンプ電極を
設けた縦型構造トランジスタの断面構造を示す図であ
る。 （ｂ）本発明の他の実施例に係るバンプ電極を設けた縦
型構造トランジスタの上面構造を示す図である。FIG. 2 (a) is a view showing a cross-sectional structure of a vertical structure transistor provided with bump electrodes according to another embodiment of the present invention. (B) It is a figure which shows the upper surface structure of the vertical structure transistor which provided the bump electrode which concerns on the other Example of this invention.

【図３】本発明の一実施例に係るフリップチップ実装後
の半導体装置の断面構造を示す図である。FIG. 3 is a diagram showing a sectional structure of a semiconductor device after flip-chip mounting according to an embodiment of the present invention.

【図４】（ａ）本発明のさらに他の実施例に係るバンプ
電極を設けた縦型構造トランジスタの断面構造を示す図
である。 （ｂ）本発明のさらに他の実施例に係るバンプ電極を設
けた縦型構造トランジスタの上面構造を示す図である。FIG. 4A is a diagram showing a cross-sectional structure of a vertical structure transistor provided with a bump electrode according to still another embodiment of the present invention. (B) It is a figure which shows the upper surface structure of the vertical structure transistor which provided the bump electrode which concerns on the other Example of this invention.

【図５】本発明と従来技術とを比較した熱抵抗の結果を
示す図である。FIG. 5 is a diagram showing the results of thermal resistance comparing the present invention with the prior art.

【図６】エミッタエッジでの電流密度とエミッタ幅の関
係を示す図である。FIG. 6 is a diagram showing a relationship between a current density at an emitter edge and an emitter width.

【符号の説明】[Explanation of symbols]

１ バンプ電極 ３ エミッタ電極 ４ 上層配線 ５ エミッタフィンガー部 ６ ベース電極 ７ コレクタ層 ８ ベース層 ９ サブコレクタ層 １０ 半絶縁性基板 １１ 層間絶縁膜 １２ コレクタ電極 １３ ベース引き出し電極 １４ コレクタ引き出し電極 １５ ＡｌＮ基板上の金属電極 １６ ＡｌＮ基板 １７ トランジスタ部 １８ 電極引き出し用バンプ １９ 別電位の電位引き出し用バンプ ２０ バンプ相互を接続するバンプ 1 bump electrode 3 emitter electrode 4 upper layer wiring 5 emitter finger 6 base electrode 7 collector layer 8 base layer 9 subcollector layer 10 semi-insulating substrate 11 interlayer insulating film 12 collector electrode 13 base extraction electrode 14 collector extraction electrode 15 AlN on substrate Metal electrode 16 AlN substrate 17 Transistor part 18 Electrode extraction bump 19 Potential extraction bump of different potential 20 Bump connecting bumps

フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display area H01L 29/205

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 基板上に形成されたフィンガー状の縦型
構造トランジスタの真性動作部と略直交し、上記縦型構
造トランジスタの非真性動作部までバンプ電極を配設し
たことを特徴とする半導体装置。1. A semiconductor characterized in that bump electrodes are arranged substantially orthogonal to an intrinsic operating portion of a finger-shaped vertical structure transistor formed on a substrate and extending to a non-intrinsic operating portion of the vertical structure transistor. apparatus. 【請求項２】 フィンガー状の縦型構造トランジスタの
真性動作部のフィンガー長手方向のバンプ電極の幅寸法
が非真性動作部の上記バンプ電極の幅寸法より大なるこ
とを特徴とする請求項１に記載の半導体装置。2. The width dimension of the bump electrode in the finger longitudinal direction of the intrinsic operating portion of the finger-shaped vertical structure transistor is larger than the width dimension of the bump electrode of the non-intrinsic operating portion. The semiconductor device described. 【請求項３】 フィンガー状の縦型構造トランジスタの
真性動作部直上のバンプ電極高さが、非真性動作部の上
記バンプ電極高さより低いことを特徴とする請求項１ま
たは請求項２に記載の半導体装置。3. The height of the bump electrode immediately above the intrinsic operating portion of the finger-shaped vertical structure transistor is lower than the height of the bump electrode of the non-intrinsic operating portion. Semiconductor device. 【請求項４】 フィンガー状の縦型構造トランジスタの
真性動作部のフィンガー長手方向と直交する方向のフィ
ンガー幅の寸法がそれぞれ１μｍから１０μｍであるこ
とを特徴とする請求項１または請求項２または請求項３
に記載の半導体装置。4. The dimension of the finger width in the direction orthogonal to the finger longitudinal direction of the intrinsically operating portion of the finger-shaped vertical structure transistor is 1 μm to 10 μm, respectively. Item 3
The semiconductor device according to. 【請求項５】 フィンガー状の縦型構造トランジスタの
真性動作部のフィンガー長手方向の寸法とバンプ電極の
上記フィンガー長手方向の寸法とが略一致していること
を特徴とする請求項１または請求項２または請求項３に
記載の半導体装置。5. The dimension of the intrinsic operating portion of the finger-shaped vertical structure transistor in the finger longitudinal direction and the dimension of the bump electrode in the finger longitudinal direction are substantially the same. The semiconductor device according to claim 2 or claim 3. 【請求項６】 請求項１または請求項２または請求項３
に記載の半導体装置が、同一基板上でバンプ電極が互い
に接続されていることを特徴とする半導体装置。6. Claim 1 or claim 2 or claim 3.
The semiconductor device according to the item (1), wherein bump electrodes are connected to each other on the same substrate. 【請求項７】 請求項１または請求項２または請求項３
または請求項６に記載の半導体装置をメタルパターンを
具備したＡｌＮ基板上にフリップチップ実装したことを
特徴とする半導体装置。7. Claim 1 or claim 2 or claim 3.
Alternatively, the semiconductor device according to claim 6 is flip-chip mounted on an AlN substrate having a metal pattern. 【請求項８】 一方の半導体装置の基板と他方のＡｌＮ
基板との空隙にエポキシ樹脂を満たしたことを特徴とす
る請求項７に記載の半導体装置。8. A semiconductor device substrate on one side and AlN on the other side.
The semiconductor device according to claim 7, wherein an epoxy resin is filled in a gap with the substrate. 【請求項９】 請求項３に記載の半導体装置のフリップ
チップ実装時のバンプ電極のつぶれ量を真性動作部直上
の高さと非真性動作部の高さとの差より大なることを特
徴とする半導体装置。9. A semiconductor device according to claim 3, wherein the bump electrode is crushed when the semiconductor device according to claim 3 is flip-chip mounted, and is larger than the difference between the height immediately above the intrinsic operating portion and the height of the non-intrinsic operating portion. apparatus. 【請求項１０】 バンプ電極のＡｌＮ基板への接地幅は
基板と上記ＡｌＮ基板間の接続高さより２倍以上である
ことを特徴とする請求項７に記載の半導体装置。10. The semiconductor device according to claim 7, wherein a ground width of the bump electrode to the AlN substrate is twice or more than a connection height between the substrate and the AlN substrate. 【請求項１１】 フリップチップ実装後のバンプ電極の
ＡｌＮ基板への傾斜角が４５°以上であることを特徴と
する請求項７に記載の半導体装置。11. The semiconductor device according to claim 7, wherein the inclination angle of the bump electrode with respect to the AlN substrate after flip-chip mounting is 45 ° or more.
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* Cited by examiner, † Cited by third party
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EP0756324A3 (en) * 1995-07-27 1999-06-30 Sharp Kabushiki Kaisha Bump electrode for transistor and method for producing the same
US11158592B2 (en) 2018-12-18 2021-10-26 Murata Manufacturing Co., Ltd. Semiconductor device

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