JPH06349270A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To prevent gradual drop of boosted potential on a word line of a DRAM due to long duration of row address strobe signal in L level. CONSTITUTION:A DRAM feeds a drive signal RX, generated from a drive signal applying circuit 14, to a word line 16 through a drive signal applying circuit 15. The drive signal applying circuit 15 is provided, at the output thereof, with an auxiliary circuit 23 as well as a circuit for generating a clock signal phiwhich goes High for a predetermined time upon rising of a row address strobe signal. This constitution allows writing of an accurate data into a memory cell by feeding a boosted potential Vpp again to the word line 16 upon rising of the row address strobe signal and then lowering the potential of the word line 16.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある期間が比較的長くなる、たとえばペ
ージモード動作が可能なＤＲＡＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more specifically to a row address strobe signal / RA.
The present invention relates to a DRAM in which the period in which S is at the L level is relatively long, for example, page mode operation is possible.

【０００２】[0002]

【従来の技術】図１７は、従来のＤＲＡＭの全体構成を
示すブロック図である。図１７を参照して、このＤＲＡ
Ｍ１は、ダイナミックメモリセルアレイ２と、アドレス
バッファ３と、行アドレスデコーダ４と、列アドレスデ
コーダ５と、センスアンプ６と、入出力バス（Ｉ／Ｏバ
ス）７と、データ入出力バッファ８と、タイミング発生
器９とを備える。2. Description of the Related Art FIG. 17 is a block diagram showing the overall structure of a conventional DRAM. Referring to FIG. 17, this DRA
M1 is a dynamic memory cell array 2, an address buffer 3, a row address decoder 4, a column address decoder 5, a sense amplifier 6, an input / output bus (I / O bus) 7, a data input / output buffer 8, And a timing generator 9.

【０００３】メモリセルアレイ２は、行方向に配設され
た複数本のワード線（図示せず）と、列方向に配設され
た複数対のビット線（図示せず）と、それらワード線と
ビット線とが交差する位置の各々に配設された複数のメ
モリセル（図示せず）とを備える。メモリセルは、ワー
ド線へ電源電位Ｖｃｃ（たとえば５Ｖ）よりも高い所定
の昇圧電位Ｖｐｐ（たとえば７Ｖ）が供給されたとき、
書込時においてはビット線上のデータを格納し、読出時
においてはビット線上へデータを送出する。The memory cell array 2 has a plurality of word lines (not shown) arranged in rows, a plurality of pairs of bit lines (not shown) arranged in columns, and the word lines. A plurality of memory cells (not shown) are provided at respective positions where the bit lines intersect. When a predetermined boosted potential Vpp (eg, 7V) higher than the power supply potential Vcc (eg, 5V) is supplied to the word line, the memory cell is
The data on the bit line is stored at the time of writing, and the data is sent to the bit line at the time of reading.

【０００４】アドレスバッファ３は外部アドレス端子１
０で受けたアドレス信号Ａ０〜Ａｎを内部アドレス信号
に変換し、それを行アドレスデコーダ４または列アドレ
スデコーダ５へ与える。行アドレスデコーダ４はアドレ
スバッファ３から与えられた行アドレス信号に応答して
メモリセルアレイ２内のワード線のうち１本を選択し、
それを立上げる。列アドレスデコーダ５はアドレスバッ
ファ３から与えられた列アドレス信号に応答してメモリ
セルアレイ２内のビット線のうち１対を選択し、それを
立上げる。The address buffer 3 has an external address terminal 1
Address signals A0-An received at 0 are converted into internal address signals, which are applied to row address decoder 4 or column address decoder 5. The row address decoder 4 selects one of the word lines in the memory cell array 2 in response to the row address signal supplied from the address buffer 3.
Launch it. The column address decoder 5 selects one of the bit lines in the memory cell array 2 in response to the column address signal supplied from the address buffer 3 and raises it.

【０００５】センスアンプ６は行アドレスデコーダ４が
ワード線のうち１本を選択している期間、ビット線上の
データを増幅する。データ入出力バッファ８は外部デー
タ入出力端子１１で受けたデータ信号ＤＱｉを内部デー
タ信号に変換し、それを入出力バス７へ与える。データ
入出力バッファ８は、また、入出力バス７から受けたデ
ータ信号を外部データ入出力端子１１へ送出する。The sense amplifier 6 amplifies the data on the bit line while the row address decoder 4 is selecting one of the word lines. The data input / output buffer 8 converts the data signal DQi received at the external data input / output terminal 11 into an internal data signal and supplies it to the input / output bus 7. The data input / output buffer 8 also sends the data signal received from the input / output bus 7 to the external data input / output terminal 11.

【０００６】入出力バス７はデータ入出力バッファ８か
ら受けたデータ信号をメモリセルアレイ２へ送出し、ま
たはメモリセルアレイ２内のデータ信号をデータ入出力
バッファ８へ送出する。タイミング発生器９はクロック
端子１２で受けた行アドレスストローブ信号／ＲＡＳ，
列アドレスストローブ信号／ＣＡＳ，出力イネーブル信
号／ＯＥおよび書込イネーブル信号／Ｗに応答して、種
々の内部制御信号（たとえばＸＤ，ＲＸＴ）を発生す
る。Input / output bus 7 sends the data signal received from data input / output buffer 8 to memory cell array 2, or sends the data signal in memory cell array 2 to data input / output buffer 8. The timing generator 9 receives the row address strobe signal / RAS received at the clock terminal 12,
Various internal control signals (for example, XD and RXT) are generated in response to column address strobe signal / CAS, output enable signal / OE and write enable signal / W.

【０００７】このＤＲＡＭ１はさらに、昇圧電位発生回
路（Ｖｐｐ発生回路）１３と、ワード線駆動信号発生回
路（ＲＸ発生回路）１４と、ワード線駆動信号印加回路
（ＲＸ印加回路）１５とを備える。昇圧電位発生回路１
３は電源電位Ｖｃｃを基にそれよりも高い所定の昇圧電
位Ｖｐｐを発生する。駆動信号発生回路１４はタイミン
グ発生器９から与えられた内部制御信号ＲＸＴに応答し
て、ワード線が行アドレスデコーダ４によって選択され
ることになる期間だけ昇圧電位Ｖｐｐのレベルにある駆
動信号ＲＸを発生する。駆動信号印加回路１５は駆動信
号発生回路１４から与えられた駆動信号ＲＸを行アドレ
スデコーダ４によって選択されたワード線へ印加する。
すなわち、駆動信号発生回路１４および駆動信号印加回
路１５は、昇圧電位発生回路１３によって発生された昇
圧電位Ｖｐｐを行アドレスデコーダ４によって選択され
たワード線へ供給するための駆動手段を構成する。The DRAM 1 further includes a boosted potential generation circuit (Vpp generation circuit) 13, a word line drive signal generation circuit (RX generation circuit) 14, and a word line drive signal application circuit (RX application circuit) 15. Boosted potential generation circuit 1
3 generates a predetermined boosted potential Vpp higher than the power supply potential Vcc. The drive signal generation circuit 14 responds to the internal control signal RXT provided from the timing generator 9 and outputs the drive signal RX which is at the level of the boosted potential Vpp only during the period when the word line is selected by the row address decoder 4. Occur. The drive signal application circuit 15 applies the drive signal RX supplied from the drive signal generation circuit 14 to the word line selected by the row address decoder 4.
That is, the drive signal generation circuit 14 and the drive signal application circuit 15 constitute drive means for supplying the boosted potential Vpp generated by the boosted potential generation circuit 13 to the word line selected by the row address decoder 4.

【０００８】図１８は図１７に示した駆動信号印加回路
１５の具体的構成を示す回路図である。ただし、図１８
では複数あるワード線のうち１本だけに対応するものが
示されている。したがって、駆動信号印加回路１５はワ
ード線と同じ数だけ備えられている。FIG. 18 is a circuit diagram showing a specific structure of the drive signal applying circuit 15 shown in FIG. However, in FIG.
Shows a word line corresponding to only one of a plurality of word lines. Therefore, the same number of drive signal application circuits 15 as the word lines are provided.

【０００９】図１８を参照して、この駆動信号印加回路
１５は昇圧電位Ｖｐｐを供給するための昇圧電源端子１
５１と、ＮチャネルＭＯＳトランジスタ１５２〜１５６
と、ＰチャネルＭＯＳトランジスタ１５７，１５８と、
インバータ１５９とを備える。Referring to FIG. 18, drive signal applying circuit 15 has boosted power supply terminal 1 for supplying boosted potential Vpp.
51 and N-channel MOS transistors 152-156
And P-channel MOS transistors 157 and 158,
And an inverter 159.

【００１０】ここで、駆動信号印加回路１５の動作につ
いて詳細に説明する。図１９のタイミングチャートを参
照して、タイミング発生器９へ与えられた行アドレスス
トローブ信号／ＲＡＳに応答して内部制御信号ＸＤが生
成され、この内部制御信号ＸＤに応答して行アドレスデ
コーダ４が活性化される。これによりアドレスバッファ
３を介して外部から与えられたアドレス信号Ａ０〜Ａｎ
に従って、１本のワード線を選択するための選択信号Ａ
Ｘが行アドレスデコーダ４から出力される。Now, the operation of the drive signal applying circuit 15 will be described in detail. Referring to the timing chart of FIG. 19, internal control signal XD is generated in response to row address strobe signal / RAS applied to timing generator 9, and row address decoder 4 is generated in response to internal control signal XD. Activated. As a result, address signals A0 to An externally applied via the address buffer 3 are supplied.
According to the selection signal A for selecting one word line
X is output from the row address decoder 4.

【００１１】ここで、行アドレスデコーダ４から１本の
ワード線を選択することを意味するＨレベルが出力され
ると、ＮチャネルＭＯＳトランジスタ１５２はオンにな
り、これによりＰチャネルＭＯＳトランジスタ１５８が
オンになる。したがって、ノードａへ昇圧電源端子１５
１から昇圧電位Ｖｐｐが供給され、ＰチャネルＭＯＳト
ランジスタ１５７はオフになる。ＮチャネルＭＯＳトラ
ンジスタ１５４は、そのゲートへ昇圧電位Ｖｐｐが供給
されているのでオン状態にある。そのため、ノードｂの
電位はノードａの電位よりもこのトランジスタ１５４の
しきい値電圧Ｖｔｈ（たとえば０．８Ｖ）だけ低いＶｐ
ｐ−Ｖｔｈになる。When the row address decoder 4 outputs an H level indicating selection of one word line, the N channel MOS transistor 152 is turned on, which turns on the P channel MOS transistor 158. become. Therefore, the boosted power supply terminal 15
The boosted potential Vpp is supplied from 1 and the P-channel MOS transistor 157 is turned off. N-channel MOS transistor 154 is in the ON state because boosted potential Vpp is supplied to its gate. Therefore, the potential of the node b is Vp lower than the potential of the node a by the threshold voltage Vth (for example, 0.8 V) of the transistor 154.
p-Vth.

【００１２】一方、Ｈレベルにある選択信号ＡＸはイン
バータ１５９を介してＮチャネルＭＯＳトランジスタ１
５３および１５６のゲート電極へ与えられるので、それ
らトランジスタ１５３および１５６はともにオフにな
る。On the other hand, the selection signal AX at the H level receives the N channel MOS transistor 1 via the inverter 159.
Given to the gate electrodes of 53 and 156, both transistors 153 and 156 are turned off.

【００１３】タイミング発生器９から与えられた内部制
御信号ＲＸＴに応答して、駆動信号発生回路１４から駆
動信号印加回路１５へ駆動信号ＲＸが与えられる。駆動
信号ＲＸが与えられると、ＮチャネルＭＯＳトランジス
タ１５５のドレイン電極およびゲート電極間の容量結合
に従ってノードｂの電位が上昇する。すなわち、いわゆ
るセルフブースト機能によってノードｂの電位は昇圧電
位Ｖｐｐよりも少しだけ高いＶｐｐ＋αになる。そのた
め、ＮチャネルＭＯＳトランジスタ１５５はオンにな
り、ワード線１６へ駆動信号ＲＸが与えられる。このと
き、ＮチャネルＭＯＳトランジスタ１５４はオフになる
のでノードｂはフローティング状態になる。In response to the internal control signal RXT provided from the timing generator 9, the drive signal RX is provided from the drive signal generating circuit 14 to the drive signal applying circuit 15. When drive signal RX is applied, the potential of node b rises due to capacitive coupling between the drain electrode and the gate electrode of N channel MOS transistor 155. That is, the potential of the node b becomes Vpp + α which is slightly higher than the boosted potential Vpp by the so-called self-boosting function. Therefore, N-channel MOS transistor 155 is turned on, and drive signal RX is applied to word line 16. At this time, since the N-channel MOS transistor 154 is turned off, the node b is in a floating state.

【００１４】一方、行アドレスデコーダ４からワード線
１６を選択しないことを意味するＬレベルにある選択信
号ＡＸが与えられると、ＮチャネルＭＯＳトランジスタ
１５２がオフになり、またその選択信号ＡＸはインバー
タ１５９を介してＮチャネルＭＯＳトランジスタ１５３
および１５６のゲート電極へ与えられるので、それらト
ランジスタ１５３および１５６はオンになる。これによ
りノードａおよびノードｂの電位はともにグランドレベ
ルになり、ＮチャネルＭＯＳトランジスタ１５５はオフ
になる。また、ＮチャネルＭＯＳトランジスタ１５６は
オンになるので、駆動信号発生回路１４から駆動信号Ｒ
Ｘが与えられてもワード線１６の電位ＷＬは常にグラン
ドレベルに維持される。On the other hand, when the row address decoder 4 applies the select signal AX at the L level, which means that the word line 16 is not selected, the N-channel MOS transistor 152 is turned off, and the select signal AX is supplied to the inverter 159. Through N-channel MOS transistor 153
And transistors 153 and 156 are turned on as they are applied to the gate electrodes of. As a result, the potentials of the nodes a and b both become the ground level, and the N-channel MOS transistor 155 is turned off. Further, since the N-channel MOS transistor 156 is turned on, the drive signal generating circuit 14 drives the drive signal R
Even if X is given, the potential WL of the word line 16 is always maintained at the ground level.

【００１５】[0015]

【発明が解決しようとする課題】ところで、このような
ＤＲＡＭ１において、任意の１行に順次データを書込ん
だり、逆に任意の１行から順次データを読出したりす
る、いわゆるページモード動作が実行される場合があ
る。By the way, in such a DRAM 1, a so-called page mode operation of sequentially writing data in any one row or reading data sequentially from any one row is executed. There is a case.

【００１６】このようなページモード動作においては、
外部からＬレベルの期間が長い行アドレスストローブ信
号／ＲＡＳが与えられ、それに応答して長期間駆動信号
ＲＸがワード線１６へ与えられる。この場合、時間の経
過に伴ってＮチャネルＭＯＳトランジスタ１５５のゲー
ト電極におけるノードｂの電位は徐々に低下するため、
このトランジスタ１５５のオン抵抗は徐々に高くなる。
その結果、ワード線１６の電位ＷＬは徐々に低下し、最
終的にＶｐｐ−２Ｖｔｈまで低下する。そのため、書込
時においては正確なデータをメモリセルへ書込むことが
できないという問題があった。また、読出時においても
同様に、読出されたデータと同一の正確なデータを再び
メモリセルへ書込むことができないという問題があっ
た。In such a page mode operation,
A row address strobe signal / RAS having a long L level period is externally applied, and in response thereto, a long-term drive signal RX is applied to word line 16. In this case, since the potential of the node b at the gate electrode of the N-channel MOS transistor 155 gradually decreases with the passage of time,
The on resistance of the transistor 155 gradually increases.
As a result, the potential WL of the word line 16 gradually decreases, and finally decreases to Vpp-2Vth. Therefore, there is a problem that accurate data cannot be written in the memory cell at the time of writing. Further, also at the time of reading, similarly, there is a problem that the same accurate data as the read data cannot be written into the memory cell again.

【００１７】しかも、駆動信号印加回路１５から遠いワ
ード線１６上の位置においては周辺からノイズの影響を
受けやすく、ワード線１６の電位ＷＬはさらに低下する
傾向にある。これを防止するため、駆動信号発生回路１
４には駆動信号ＲＸを昇圧電位Ｖｐｐレベルに維持する
ためのサスティン回路が設けられているが、十分に機能
を果たし得ない。Moreover, at a position on the word line 16 far from the drive signal applying circuit 15, the influence of noise from the periphery is likely to occur, and the potential WL of the word line 16 tends to further decrease. In order to prevent this, the drive signal generation circuit 1
4 is provided with a sustain circuit for maintaining the drive signal RX at the boosted potential Vpp level, but cannot fully function.

【００１８】この発明はこのような問題を解決するため
になされたもので、行アドレスストローブ信号／ＲＡＳ
がＬレベルにある期間が長く、ワード線が長期間立上げ
られる場合でも、正確なデータをメモリセルへ書込むこ
とができるようにすることを目的とする。The present invention has been made in order to solve the above problem, and a row address strobe signal / RAS is provided.
It is an object to enable accurate data to be written in a memory cell even when the word line is at the L level for a long period and the word line is activated for a long time.

【００１９】[0019]

【課題を解決するための手段】この発明に従った半導体
記憶装置は、比較的長期間ワード線が選択されることに
よってデータの書込および読出を行なうための半導体記
憶装置であって、メモリセルアレイと、行選択手段と、
列選択手段と、センスアンプ手段と、昇圧電位発生手段
と、駆動手段と、確保手段とを備える。メモリセルアレ
イは、複数本のワード線、それらワード線と交差する複
数対のビット線、およびそれらワード線とビット線とが
交差する位置の各々に配設され、それらワード線へ電源
電位よりも高い所定の昇圧電位が供給されたとき、それ
らビット線上のデータを格納しまたはそれらビット線上
へデータを送出するための複数のメモリセルを含む。A semiconductor memory device according to the present invention is a semiconductor memory device for writing and reading data by selecting a word line for a relatively long time. And row selection means,
A column selecting means, a sense amplifier means, a boosted potential generating means, a driving means, and a securing means are provided. The memory cell array is arranged at each of a plurality of word lines, a plurality of pairs of bit lines intersecting the word lines, and a position where the word lines intersect the bit lines, and the word lines are higher than the power supply potential. It includes a plurality of memory cells for storing the data on the bit lines or transmitting the data on the bit lines when a predetermined boosted potential is supplied.

【００２０】行選択手段はワード線のうち１本を選択す
る。列選択手段はビット線のうち１対を選択する。セン
スアンプ手段は、行選択手段がワード線のうち１本を選
択している期間、ビット線上のデータを増幅する。The row selecting means selects one of the word lines. The column selection means selects a pair of bit lines. The sense amplifier means amplifies the data on the bit line while the row selecting means is selecting one of the word lines.

【００２１】昇圧電位発生手段は、電源電位よりも高い
所定の昇圧電位を発生する。駆動手段は、昇圧電位発生
手段によって発生された昇圧電位を行選択手段によって
選択されたワード線へ供給する。確保手段は、行選択手
段がワード線のうち１本を選択している期間のうち少な
くともその選択の終了直前におけるワード線の電位を昇
圧電位に確保する。The boosted potential generating means generates a predetermined boosted potential higher than the power supply potential. The driving means supplies the boosted potential generated by the boosted potential generating means to the word line selected by the row selecting means. The securing means secures the potential of the word line to the boosted potential at least immediately before the end of the selection in the period in which the row selecting means selects one of the word lines.

【００２２】また、上記半導体記憶装置において、上記
確保手段は、クロック信号発生手段と、補助手段とを備
える。クロック信号発生手段は、行選択手段がワード線
のうち１本を選択し終える直前の一定期間だけ所定のク
ロック信号を発生する。補助手段は、クロック信号発生
手段によって発生されたクロック信号に応答して、昇圧
電位発生手段によって発生された昇圧電位を行選択手段
によって選択されているワード線へ供給する。In the semiconductor memory device, the securing means includes a clock signal generating means and an auxiliary means. The clock signal generating means generates a predetermined clock signal only for a certain period immediately before the row selecting means finishes selecting one of the word lines. The auxiliary means supplies the boosted potential generated by the boosted potential generating means to the word line selected by the row selecting means in response to the clock signal generated by the clock signal generating means.

【００２３】また、上記半導体記憶装置において、上記
駆動手段は、駆動信号発生手段と、駆動信号印加手段と
を備え、上記確保手段は、上記クロック信号発生手段
と、同一のクロック信号発生手段と補助手段とを備え
る。駆動信号発生手段は、ワード線が行選択手段によっ
て選択されることになる期間だけ昇圧電位のレベルにあ
る駆動信号を発生する。駆動信号印加手段は、駆動信号
発生手段によって発生された駆動信号を受けるためのド
レイン電極、およびワード線へ接続されるソース電極を
持つＮチャネルトランジスタを含み、そのトランジスタ
のドレイン電極へ与えられた駆動信号が立上がるとき、
そのトランジスタのドレイン電極およびゲート電極間の
容量結合に従ってそのゲート電極の電位を上昇させ、そ
のトランジスタをオンにすることによってワード線へ駆
動信号を与える。補助手段は、クロック信号発生手段に
よって発生されたクロック信号に応答して、駆動信号印
加手段におけるＮチャネルトランジスタのゲート電極の
電位を上昇させる。In the semiconductor memory device, the drive means includes drive signal generation means and drive signal application means, and the securing means is the same clock signal generation means as the clock signal generation means and auxiliary. And means. The drive signal generating means generates the drive signal at the level of the boosted potential only during the period when the word line is selected by the row selecting means. The drive signal applying means includes an N-channel transistor having a drain electrode for receiving the drive signal generated by the drive signal generating means and a source electrode connected to the word line, and the drive applied to the drain electrode of the transistor. When the signal rises,
According to the capacitive coupling between the drain electrode and the gate electrode of the transistor, the potential of the gate electrode is raised and the transistor is turned on to give a drive signal to the word line. The auxiliary means raises the potential of the gate electrode of the N-channel transistor in the drive signal applying means in response to the clock signal generated by the clock signal generating means.

【００２４】また、上記半導体記憶装置において、上記
駆動手段は、上記駆動信号発生手段と同一の駆動信号発
生手段と、上記駆動信号印加手段と同一の駆動信号印加
手段とを備え、上記確保手段は、上記クロック信号発生
手段と同一のクロック信号発生手段と、補助手段とを備
える。補助手段は、クロック信号発生手段によって発生
されたクロック信号に応答して、駆動信号発生手段に一
旦駆動信号の発生を停止させ、その後再び駆動信号の発
生を開始させる。In the semiconductor memory device, the drive means includes drive signal generation means same as the drive signal generation means and drive signal application means same as the drive signal application means, and the securing means is The clock signal generating means is the same as the clock signal generating means, and the auxiliary means. In response to the clock signal generated by the clock signal generation means, the auxiliary means causes the drive signal generation means to temporarily stop the generation of the drive signal and then restart the generation of the drive signal.

【００２５】また、上記半導体記憶装置において、上記
確保手段は、ワード線の電位が所定のしきい値よりも高
い場合、ワード線の電位を昇圧電位まで引上げる。Further, in the semiconductor memory device, the securing means raises the potential of the word line to the boosted potential when the potential of the word line is higher than a predetermined threshold value.

【００２６】[0026]

【作用】この発明に従った半導体記憶装置によれば、ワ
ード線のうち１本が選択されている期間のうち少なくと
もその選択の終了直前におけるワード線の電位が昇圧電
位に確保されるので、ワード線の選択時間が長い場合で
あっても正確なデータがメモリセルへ書込まれる。According to the semiconductor memory device of the present invention, the potential of the word line is secured at the boosted potential at least immediately before the end of the selection of one of the word lines. Accurate data is written to the memory cell even if the line selection time is long.

【００２７】また、ワード線のうち１本が選択され終わ
る直前の一定期間だけ所定のクロック信号が発生され、
そのクロック信号に応答して、選択されたワード線へ昇
圧電位が供給されるので、その選択の終了直前における
ワード線の電位が昇圧電位に確保され、正確なデータが
メモリセルへ書込まれる。Further, a predetermined clock signal is generated only for a certain period immediately before the end of selecting one of the word lines,
In response to the clock signal, the boosted potential is supplied to the selected word line, so that the potential of the word line immediately before the end of the selection is secured at the boosted potential and accurate data is written in the memory cell.

【００２８】また、上記クロック信号に応答して駆動信
号印加手段におけるＮチャネルトランジスタのゲート電
極の電位が上昇させられ、そのトランジスタがオンにさ
れるので、昇圧電位のレベルにある駆動信号がワード線
へ与えられる。したがって、その選択の終了直前におけ
るワード線の電位が昇圧電位に確保されるので、正確な
データがメモリセルへ書込まれる。Further, the potential of the gate electrode of the N-channel transistor in the drive signal applying means is raised in response to the clock signal and the transistor is turned on, so that the drive signal at the boosted potential level is applied to the word line. Given to. Therefore, the potential of the word line just before the end of the selection is secured to the boosted potential, and accurate data is written in the memory cell.

【００２９】また、上記クロック信号に応答して一旦駆
動信号の発生が停止させられ、その後再び駆動信号の発
生が開始されるので、駆動信号印加手段におけるトラン
ジスタのドレイン電極およびゲート電極間の容量結合に
従って再びそのゲート電極の電位が上昇させられ、その
トランジスタがオンにされる。これにより昇圧電位のレ
ベルにある駆動信号がワード線へ再び与えられるので、
その選択の終了直前におけるワード線の電位は昇圧電位
に確保され、正確なデータがメモリセルへ書込まれる。Further, in response to the clock signal, the generation of the drive signal is once stopped, and then the generation of the drive signal is started again, so that the capacitive coupling between the drain electrode and the gate electrode of the transistor in the drive signal applying means is performed. Then, the potential of the gate electrode is raised again and the transistor is turned on. As a result, the drive signal at the level of the boosted potential is given to the word line again,
Immediately before the end of the selection, the potential of the word line is secured at the boosted potential, and accurate data is written in the memory cell.

【００３０】また、ワード線の電位が所定のしきい値よ
りも高い場合、ワード線の電位が昇圧電位まで引上げら
れるので、ワード線の電位が徐々に低下することはな
く、その選択の終了直前におけるワード線の電位も昇圧
電位に確保され、正確なデータがメモリセルへ書込まれ
る。When the potential of the word line is higher than the predetermined threshold value, the potential of the word line is raised to the boosted potential, so that the potential of the word line does not gradually decrease and immediately before the end of the selection. The potential of the word line at is also secured to the boosted potential, and accurate data is written in the memory cell.

【００３１】[0031]

【実施例】次に、この発明に従った半導体記憶装置の実
施例について図面を参照して詳しく説明する。Embodiments of the semiconductor memory device according to the present invention will now be described in detail with reference to the drawings.

【００３２】［実施例１］図２はこの発明の第１実施例
によるＤＲＡＭの全体構成を示すブロック図である。な
お、図中同一符号で示される部分は同一または相当部分
を示す。[Embodiment 1] FIG. 2 is a block diagram showing an overall structure of a DRAM according to a first embodiment of the present invention. In addition, in the drawings, the portions denoted by the same reference numerals indicate the same or corresponding portions.

【００３３】図２を参照して、このＤＲＡＭ２０は、ダ
イナミックメモリセルアレイ２と、アドレスバッファ３
と、行アドレスデコーダ４と、列アドレスデコーダ５
と、センスアンプ６と、入出力バス７と、データ入出力
バッファ８と、タイミング発生器２１とを備える。タイ
ミング発生器２１はさらに、クロック信号発生回路２２
を備える。クロック信号発生回路２２は、行アドレスデ
コーダ４がワード線のうち１本を選択し終える直前の一
定期間だけＨレベルになるクロック信号φを発生する。Referring to FIG. 2, this DRAM 20 includes a dynamic memory cell array 2 and an address buffer 3.
, Row address decoder 4, column address decoder 5
1, a sense amplifier 6, an input / output bus 7, a data input / output buffer 8, and a timing generator 21. The timing generator 21 further includes a clock signal generation circuit 22.
Equipped with. The clock signal generation circuit 22 generates a clock signal φ which becomes H level only for a certain period immediately before the row address decoder 4 finishes selecting one of the word lines.

【００３４】このＤＲＡＭ２０はさらに、昇圧電位発生
回路１３と、ワード線駆動信号発生回路１４と、ワード
線駆動信号印加回路１５と、補助回路２３とを備える。
ここで、この第１実施例の最大の特徴はタイミング発生
器２１内にクロック信号発生回路２２を設け、さらに補
助回路２３を設けたことにある。The DRAM 20 further includes a boosted potential generation circuit 13, a word line drive signal generation circuit 14, a word line drive signal application circuit 15, and an auxiliary circuit 23.
Here, the greatest feature of the first embodiment resides in that the clock signal generating circuit 22 is provided in the timing generator 21 and the auxiliary circuit 23 is further provided.

【００３５】図１は図２に示した駆動信号印加回路１５
および補助回路２３の具体的構成を示す回路図である。
駆動信号印加回路１５は従来のＤＲＡＭ１におけるもの
と同一であるので、その詳細な説明は省略する。FIG. 1 shows the drive signal applying circuit 15 shown in FIG.
3 is a circuit diagram showing a specific configuration of an auxiliary circuit 23. FIG.
Since the drive signal application circuit 15 is the same as that in the conventional DRAM 1, its detailed description is omitted.

【００３６】一方、補助回路２３はクロック信号発生回
路２２によって発生されたクロック信号φに応答して、
昇圧電位発生回路１３によって発生された昇圧電位Ｖｐ
ｐを行アドレスデコーダ４によって選択されているワー
ド線１６へ供給するもので、図１を参照して、昇圧電位
Ｖｐｐを供給するための昇圧電源端子１５１と、Ｎチャ
ネルＭＯＳトランジスタ２３１および２３２と、キャパ
シタ２３３とを備える。ＮチャネルＭＯＳトランジスタ
２３１は昇圧電源端子１５１とワード線１６との間に接
続されている。ＮチャネルＭＯＳトランジスタ２３２は
そのトランジスタ２３１のゲート電極とワード線１６と
の間に接続され、さらにそのゲート電極は昇圧電源端子
１５１に接続されている。また、トランジスタ２３１の
ゲート電極とトランジスタ２３２のドレイン電極とが接
続されているノードｃには、キャパシタ２３３を介して
クロック信号発生回路２２が接続されている。On the other hand, the auxiliary circuit 23 responds to the clock signal φ generated by the clock signal generating circuit 22,
Boosted potential Vp generated by boosted potential generation circuit 13
p is supplied to the word line 16 selected by the row address decoder 4, and referring to FIG. 1, a boosting power supply terminal 151 for supplying the boosted potential Vpp, N-channel MOS transistors 231 and 232, And a capacitor 233. The N-channel MOS transistor 231 is connected between the boosted power supply terminal 151 and the word line 16. N-channel MOS transistor 232 is connected between the gate electrode of transistor 231 and word line 16, and its gate electrode is connected to boosted power supply terminal 151. The clock signal generation circuit 22 is connected via a capacitor 233 to a node c to which the gate electrode of the transistor 231 and the drain electrode of the transistor 232 are connected.

【００３７】図３は図２に示したクロック信号発生回路
２２の具体的な構成を示す回路図である。クロック信号
発生回路２２は行アドレスデコーダ４がワード線のうち
１本を選択し終える直前の一定期間だけＨレベルになる
ようなクロック信号φを発生するもので、図３を参照し
て、インバータ２２１〜２２６と、ＮＡＮＤゲート２２
７とを備える。そのうち５つのインバータ２２１〜２２
５は直列に接続されていて、終段のインバータ２２５の
出力端子はＮＡＮＤゲート２２７の一方の入力端子に接
続され、初段のインバータ２２１の入力端子はＮＡＮＤ
ゲート２２７の他方の入力端子に接続されている。ま
た、インバータ２２６はＮＡＮＤゲート２２７の出力端
子に接続されている。FIG. 3 is a circuit diagram showing a specific structure of clock signal generating circuit 22 shown in FIG. The clock signal generation circuit 22 generates a clock signal φ that is at the H level for a certain period immediately before the row address decoder 4 finishes selecting one of the word lines, and referring to FIG. ~ 226 and the NAND gate 22
7 and 7. Five of them, inverters 221-22
5 is connected in series, the output terminal of the inverter 225 in the final stage is connected to one input terminal of the NAND gate 227, and the input terminal of the inverter 221 in the first stage is NAND.
It is connected to the other input terminal of the gate 227. Further, the inverter 226 is connected to the output terminal of the NAND gate 227.

【００３８】したがって、このクロック信号発生回路２
２は外部から入力された行アドレスストローブ信号／Ｒ
ＡＳを受け、その信号／ＲＡＳが立上がるときに一定時
間だけＨレベルになるクロック信号φを発生する。Therefore, this clock signal generation circuit 2
2 is the row address strobe signal / R input from the outside
Upon receiving AS, a clock signal φ which is at H level for a fixed time is generated when the signal / RAS rises.

【００３９】次に、このＤＲＡＭ２０の動作について説
明する。ここでは、行アドレスストローブ信号／ＲＡＳ
がＬレベルにある期間内に列アドレスストローブ信号／
ＣＡＳが複数回立下がる、いわゆるページモード動作の
場合について説明する。Next, the operation of the DRAM 20 will be described. Here, the row address strobe signal / RAS
Column address strobe signal /
A case of so-called page mode operation in which CAS falls a plurality of times will be described.

【００４０】図４のタイミングチャートを参照して、ク
ロック端子１２から入力された行アドレスストローブ信
号／ＲＡＳがＨレベルからＬレベルへ立下がると、外部
アドレス端子１０から入力されたアドレス信号Ａｄｄ
（Ａ０〜Ａｎ）がアドレスバッファ３を介して行アドレ
スＲｏｗとして行アドレスデコーダ４に格納される。Referring to the timing chart of FIG. 4, when row address strobe signal / RAS input from clock terminal 12 falls from H level to L level, address signal Add input from external address terminal 10 is entered.
(A0 to An) is stored in the row address decoder 4 as the row address Row via the address buffer 3.

【００４１】次いでタイミング発生器２１から行アドレ
スデコーダ４へ与えられる内部制御信号ＸＤがＬレベル
からＨレベルへ立上がると、行アドレスデコーダ４が活
性化され、その格納された行アドレスＲｏｗに従って、
メモリセルアレイ２内の複数のワード線のうち１本だけ
を選択することを意味する選択信号ＡＸがＬレベルから
Ｈレベルへ立上がる。Then, when the internal control signal XD applied from the timing generator 21 to the row address decoder 4 rises from the L level to the H level, the row address decoder 4 is activated and according to the stored row address Row.
Select signal AX, which means that only one of the plurality of word lines in memory cell array 2 is selected, rises from the L level to the H level.

【００４２】選択信号ＡＸがＨレベルになると、前述し
た場合と同様にＮチャネルＭＯＳトランジスタ１５６は
オフになる。また、ＮチャネルＭＯＳトランジスタ１５
５のゲート電極におけるノードｂの電位は、ノードａの
電位Ｖｐｐよりもトランジスタ１５４のしきい値電圧Ｖ
ｔｈだけ低いＶｐｐ−Ｖｔｈになる。When selection signal AX attains H level, N channel MOS transistor 156 is turned off as in the case described above. In addition, the N-channel MOS transistor 15
The potential of the node b at the gate electrode of 5 is higher than the potential Vpp of the node a by the threshold voltage V of the transistor 154.
It becomes Vpp-Vth lower by th.

【００４３】このような状態で、行アドレスストローブ
信号／ＲＡＳに応答してタイミング発生器２１から駆動
信号発生回路１４へ内部制御信号ＲＸＴが与えられ、そ
の信号ＲＸＴが立上がると、駆動信号発生回路１４から
駆動信号印加回路１５へ与えられる駆動信号ＲＸが立上
がる。このときの駆動信号ＲＸの電位は電源電位Ｖｃｃ
よりも高い昇圧電位Ｖｐｐレベルにある。駆動信号ＲＸ
が立上がると、ＮチャネルＭＯＳトランジスタ１５５の
セルフブースト機能によってそのゲート電極におけるノ
ードｂの電位はＶｐｐ−ＶｔｈからＶｐｐ＋αまで上昇
する。これによりトランジスタ１５５は完全にオンにな
り、駆動信号ＲＸはトランジスタ１５５を介してワード
線１６へ与えられ、その結果ワード線１６の電位ＷＬは
昇圧電位Ｖｐｐレベルになる。In this state, the timing generator 21 applies the internal control signal RXT to the drive signal generation circuit 14 in response to the row address strobe signal / RAS, and when the signal RXT rises, the drive signal generation circuit. The drive signal RX applied from 14 to the drive signal application circuit 15 rises. The potential of the drive signal RX at this time is the power source potential Vcc.
It is at a higher boosted potential Vpp level. Drive signal RX
Rises, the potential of the node b at its gate electrode rises from Vpp-Vth to Vpp + α by the self-boosting function of the N-channel MOS transistor 155. As a result, transistor 155 is completely turned on, drive signal RX is applied to word line 16 via transistor 155, and as a result, potential WL of word line 16 becomes boosted potential Vpp level.

【００４４】まず書込動作時においては、列アドレスス
トローブ信号／ＣＡＳが立下がると、外部アドレス端子
１０から入力されたアドレス信号Ａｄｄが列アドレスデ
コーダ５に列アドレスＣｏｌ０として格納される。これ
によりメモリセルアレイ２内の複数のビット線のうち１
対だけが選択され、クロック端子１２から入力される書
込イネーブル信号／ＷがＬレベルになると、そのとき外
部データ入出力端子１１へ与えられているデータＤａｔ
ａ０がデータ入出力バッファ８および入出力バス７を介
してその選択されたビット線上へ送出され、さらにその
送出されたデータ信号はセンスアンプ６によって増幅さ
れ、かつラッチされる。First, in the write operation, when the column address strobe signal / CAS falls, the address signal Add input from the external address terminal 10 is stored in the column address decoder 5 as the column address Col0. As a result, one of the plurality of bit lines in the memory cell array 2 is
When only the pair is selected and the write enable signal / W input from the clock terminal 12 becomes L level, the data Dat being given to the external data input / output terminal 11 at that time.
a0 is transmitted onto the selected bit line via data input / output buffer 8 and input / output bus 7, and the transmitted data signal is amplified and latched by sense amplifier 6.

【００４５】再び列アドレスストローブ信号／ＣＡＳが
立下がると、そのとき外部アドレス端子１０へ与えられ
ているアドレス信号Ａｄｄが列アドレスデコーダ５に列
アドレスＣｏｌ１として格納される。この列アドレスＣ
ｏｌ１に従って列アドレスデコーダ５が１対のビット線
を選択する。これにより外部データ入出力端子１１へ与
えられているデータ信号Ｄａｔａ１がデータ入出力バッ
ファ８および入出力バス７を介してその選択されたビッ
ト線上へ送出される。その送出されたデータＤａｔａ１
はセンスアンプ６によって増幅され、かつラッチされ
る。When the column address strobe signal / CAS falls again, the address signal Add applied to the external address terminal 10 at that time is stored in the column address decoder 5 as the column address Col1. This column address C
The column address decoder 5 selects a pair of bit lines according to ol1. As a result, the data signal Data1 applied to the external data input / output terminal 11 is transmitted to the selected bit line via the data input / output buffer 8 and the input / output bus 7. The transmitted data Data1
Are amplified and latched by the sense amplifier 6.

【００４６】同様にして外部アドレス端子１０から入力
された列アドレスＣｏｌ２、Ｃｏｌ３に従ってビット線
が選択され、そのビット線上に対応するデータＤａｔａ
２，Ｄａｔａ３が送出される。Similarly, a bit line is selected according to the column addresses Col2 and Col3 input from the external address terminal 10, and the corresponding data Data on the bit line is selected.
2, Data3 is transmitted.

【００４７】このようにワード線１６が立上げられてか
ら立下げられるまでの間に４対のビット線が立上げら
れ、そのビット線上に外部から入力されたデータ信号Ｄ
ａｔａ０〜Ｄａｔａ３がラッチされる。In this way, four pairs of bit lines are raised during the period from the rise of the word line 16 to the fall thereof, and the data signal D inputted from the outside onto the bit lines.
data0 to Data3 are latched.

【００４８】ところで、このように行アドレスストロー
ブ信号／ＲＡＳの立下がり時間が長く、ワード線１６が
長い間立上げられていると、そのワード線１６の電位Ｗ
Ｌは徐々に低下するが、行アドレスストローブ信号／Ｒ
ＡＳが立上がると同時に一定期間だけＨレベルにあるク
ロック信号φがクロック信号発生回路２２によって生成
され、そのクロック信号φが補助回路２３内のキャパシ
タ２３３へ与えられる。By the way, when the fall time of the row address strobe signal / RAS is long and the word line 16 is raised for a long time, the potential W of the word line 16 is increased.
L gradually decreases, but row address strobe signal / R
At the same time as AS rises, clock signal φ that is at H level for a certain period is generated by clock signal generating circuit 22, and the clock signal φ is applied to capacitor 233 in auxiliary circuit 23.

【００４９】ここで、補助回路２３内のＮチャネルＭＯ
Ｓトランジスタ２３２は、そのゲート電極が昇圧電源端
子１５１に接続されているので、オン状態にある。その
ため、ワード線１６の電位ＷＬがＶｐｐレベルにあると
きはトランジスタ２３２のドレインのノードｃの電位は
昇圧電位Ｖｐｐよりもそのトランジスタ２３２のしきい
値電圧Ｖｔｈだけ低いＶｐｐ−Ｖｔｈレベルにある。Here, the N channel MO in the auxiliary circuit 23
Since the gate electrode of the S transistor 232 is connected to the boost power source terminal 151, the S transistor 232 is in the ON state. Therefore, when the potential WL of the word line 16 is at the Vpp level, the potential of the node c at the drain of the transistor 232 is at the Vpp-Vth level which is lower than the boosted potential Vpp by the threshold voltage Vth of the transistor 232.

【００５０】この状態で、行アドレスストローブ信号／
ＲＡＳが立上がり、クロック信号発生回路２２によって
クロック信号φが生成されると、補助回路２３内のキャ
パシタ２３３の容量結合によってノードｃの電位はＶｐ
ｐ−ＶｔｈからＶｐｐ＋Ｖｔｈ以上に上昇する。このと
きＮチャネルＭＯＳトランジスタ２３２はオフになるの
で、ノードｃの電位Ｖｐｐ＋Ｖｔｈはそのまま維持され
る。これによりＮチャネルＭＯＳトランジスタ２３１は
完全にオンになり、そのドレイン電極に与えられている
昇圧電位Ｖｐｐがそのままワード線１６へ供給される。
したがって、ワード線１６の電位ＷＬは再びＶｐｐレベ
ルに引上げられる。In this state, the row address strobe signal /
When RAS rises and the clock signal φ is generated by the clock signal generation circuit 22, the potential of the node c is Vp due to the capacitive coupling of the capacitor 233 in the auxiliary circuit 23.
It rises from p-Vth to Vpp + Vth or more. At this time, the N-channel MOS transistor 232 is turned off, so the potential Vpp + Vth of the node c is maintained as it is. As a result, N channel MOS transistor 231 is completely turned on, and boosted potential Vpp applied to its drain electrode is supplied to word line 16 as it is.
Therefore, the potential WL of the word line 16 is again raised to the Vpp level.

【００５１】その後、ワード線１６の電位ＷＬがＶｐｐ
レベルにある状態でワード線１６が立下げられることに
なるので、４対のビット線上にラッチされているデータ
Ｄａｔａ０〜Ｄａｔａ３は正確にメモリセルに格納され
る。After that, the potential WL of the word line 16 is Vpp.
Since the word line 16 is lowered in the state of being at the level, the data Data0 to Data3 latched on the four pairs of bit lines are accurately stored in the memory cells.

【００５２】一方、読出動作時においては、行アドレス
ストローブ信号／ＲＡＳが立下がり、それに従って行ア
ドレスデコーダ４は１本のワード線１６を選択し、その
ワード線１６の電位ＷＬをＶｐｐレベルに立上げる。こ
れによりメモリセルからビット線上へデータが送出さ
れ、そのデータはセンスアンプ６によって増幅され、か
つラッチされる。On the other hand, in the read operation, row address strobe signal / RAS falls, and row address decoder 4 accordingly selects one word line 16 and raises potential WL of word line 16 to Vpp level. increase. As a result, data is transmitted from the memory cell onto the bit line, and the data is amplified and latched by the sense amplifier 6.

【００５３】次いで列アドレス信号／ＣＡＳが立下が
り、それに従って順次ビット線が選択され、出力イネー
ブル信号／ＯＥがＬレベルになると、それらビット線上
のデータＤＱ０〜ＤＱ３は入出力バス７およびデータ入
出力バッファ８を介して順次外部データ入出力端子１１
から出力される。Then, when column address signal / CAS falls and bit lines are sequentially selected and output enable signal / OE attains L level, data DQ0-DQ3 on these bit lines are transferred to input / output bus 7 and data input / output. External data input / output terminal 11 sequentially through the buffer 8
Is output from.

【００５４】この場合も同様に、ワード線１６が立下げ
られる直前にその電位ＷＬがＶｐｐレベルに引上げられ
るので、センスアンプ６によってラッチされたデータＤ
Ｑ０〜ＤＱ３は正確にメモリセルに書込まれる。In this case as well, the potential WL is similarly raised to the Vpp level immediately before the word line 16 falls, so that the data D latched by the sense amplifier 6 is generated.
Q0 to DQ3 are accurately written in the memory cells.

【００５５】なお、以上のことから、クロック信号発生
回路２２におけるＮＡＮＤゲート２２７の前段のインバ
ータ２２１〜２２５は、ワード線１６にＶｐｐレベルを
十分に供給できるだけのパルス幅を生成できればよく、
別段５つに限定されない。From the above, the inverters 221 to 225 in the preceding stage of the NAND gate 227 in the clock signal generation circuit 22 need only generate a pulse width sufficient to supply the Vpp level to the word line 16,
The number is not particularly limited to five.

【００５６】一方、行アドレスデコーダ４から選択信号
ＡＸとしてＬレベルが出力され、ワード線１６が選択さ
れない場合は、駆動信号印加回路１５内のＮチャネルＭ
ＯＳトランジスタ１５６はオン状態にあり、ワード線１
６の電位ＷＬはグランドレベルにある。したがって、Ｎ
チャネルＭＯＳトランジスタ２３２は常にオン状態にあ
るので、キャパシタ２３３へ与えられるクロック信号φ
が立上がり、ノードｃの電位が多少上昇しても、Ｎチャ
ネルＭＯＳトランジスタ２３１がオンになるほどノード
ｃの電位は上昇しない。したがって、ワード線１６の電
位ＷＬは常にグランドレベルで維持される。On the other hand, when the row address decoder 4 outputs the L level as the selection signal AX and the word line 16 is not selected, the N channel M in the drive signal application circuit 15 is selected.
The OS transistor 156 is in the ON state and the word line 1
The potential WL of 6 is at the ground level. Therefore, N
Since channel MOS transistor 232 is always on, clock signal φ applied to capacitor 233 is
Rises and the potential of the node c rises to some extent, the potential of the node c does not rise as much as the N-channel MOS transistor 231 is turned on. Therefore, the potential WL of the word line 16 is always maintained at the ground level.

【００５７】なお、この第１実施例において、駆動信号
発生回路１４および駆動信号印加回路１５は、昇圧電位
発生回路１３によって発生された昇圧電位Ｖｐｐを行ア
ドレスデコーダ４によって選択されたワード線へ供給す
るための駆動手段を構成する。また、クロック信号発生
回路２２および補助回路２３は、行アドレスデコーダ４
がワード線のうち１本を選択している期間のうち少なく
ともその選択の終了直前におけるワード線の電位を昇圧
電位Ｖｐｐに確保するための確保手段を構成する。In the first embodiment, drive signal generating circuit 14 and drive signal applying circuit 15 supply boosted potential Vpp generated by boosted potential generating circuit 13 to the word line selected by row address decoder 4. Drive means for doing so. Further, the clock signal generation circuit 22 and the auxiliary circuit 23 are provided in the row address decoder 4
Constitutes a securing means for securing the potential of the word line at the boosted potential Vpp at least immediately before the end of the selection of one of the word lines.

【００５８】［実施例２］図５は図２に示した補助回路
の他の実施例を示す回路図である。図５を参照して、こ
の補助回路３０はクロック信号発生回路２２によって発
生されたクロック信号φに応答して、駆動信号印加回路
１５から駆動信号ＲＸとして与えられたＶｐｐレベルを
ワード線１６へ供給するもので、昇圧電源端子１５１
と、ＮチャネルＭＯＳトランジスタ３０１，３０２と、
ＰチャネルＭＯＳトランジスタ３０３と、キャパシタ１
０４と、インバータ１０５，１０６と、ＮＡＮＤゲート
１０７とを備える。[Embodiment 2] FIG. 5 is a circuit diagram showing another embodiment of the auxiliary circuit shown in FIG. Referring to FIG. 5, auxiliary circuit 30 responds to clock signal φ generated by clock signal generating circuit 22 and supplies Vpp level given as driving signal RX from driving signal applying circuit 15 to word line 16. The boost power supply terminal 151
And N-channel MOS transistors 301 and 302,
P-channel MOS transistor 303 and capacitor 1
04, inverters 105 and 106, and a NAND gate 107.

【００５９】ＰチャネルＭＯＳトランジスタ３０３およ
びＮチャネルＭＯＳトランジスタ３０１は、昇圧電源端
子１５１とワード線１６との間に直列に接続されてい
る。行アドレスデコーダ４から出力されるデコード信号
ＡＸはインバータ１０６を介してＰチャネルＭＯＳトラ
ンジスタ３０３のゲート電極に与えられるとともに、Ｎ
ＡＮＤゲート１０７の一方の入力端子に与えられる。こ
のＮＡＮＤゲート１０７の他方の入力端子にはクロック
信号発生回路２２によって発生されたクロック信号φが
与えられる。ＮＡＮＤゲート１０７の出力信号Ｓ１はイ
ンバータ１０５およびキャパシタ１０４を介してＮチャ
ネルＭＯＳトランジスタ３０１のゲート電極へ与えられ
る。このＮチャネルＭＯＳトランジスタ３０１のゲート
電極のノードｄはＮチャネルＭＯＳトランジスタ３０２
を介して昇圧電源端子１５１に接続され、そのゲート電
極も昇圧電源端子１５１に接続されている。その他、駆
動信号印加回路１５などは上記第１実施例と同一構成で
あるので、その詳細については省略する。P-channel MOS transistor 303 and N-channel MOS transistor 301 are connected in series between boosting power supply terminal 151 and word line 16. Decode signal AX output from row address decoder 4 is applied to the gate electrode of P channel MOS transistor 303 via inverter 106, and at the same time N
It is applied to one input terminal of AND gate 107. The clock signal φ generated by the clock signal generation circuit 22 is applied to the other input terminal of the NAND gate 107. Output signal S1 of NAND gate 107 is applied to the gate electrode of N-channel MOS transistor 301 via inverter 105 and capacitor 104. The node d of the gate electrode of the N-channel MOS transistor 301 is the N-channel MOS transistor 302.
Is connected to the step-up power supply terminal 151 through a gate electrode, and its gate electrode is also connected to the step-up power supply terminal 151. In addition, the drive signal application circuit 15 and the like have the same configuration as that of the first embodiment, and therefore the details thereof will be omitted.

【００６０】次に、この第２実施例によるＤＲＡＭの動
作について説明する。図６のタイミングチャートを参照
して、外部から入力された行アドレスストローブ信号／
ＲＡＳが立下がると、そのとき外部アドレス端子１０へ
与えられているアドレス信号Ａｄｄ（Ａ０〜Ａｎ）が行
アドレスＲｏｗとして行アドレスデコーダ４に格納され
る。その格納された行アドレスＲｏｗに従って行アドレ
スデコーダ４からＨレベルにある選択信号ＡＸが出力さ
れると、駆動信号印加回路１５内のＮチャネルＭＯＳト
ランジスタ１５６はオフになり、ＮチャネルＭＯＳトラ
ンジスタ１５５のゲート電極のノードｂはＶｐｐ−Ｖｔ
ｈになる。この状態で、駆動信号発生回路１４から出力
される駆動信号ＲＸが立上がると、ＮチャネルＭＯＳト
ランジスタ１５５のセルフブースト機能によってそのト
ランジスタ１５５は完全にオンになり、駆動信号ＲＸは
ワード線１６へ与えられる。これによりワード線１６の
電位ＷＬは昇圧電位Ｖｐｐレベルになる。Next, the operation of the DRAM according to the second embodiment will be described. Referring to the timing chart of FIG. 6, the row address strobe signal /
When RAS falls, address signal Add (A0-An) applied to external address terminal 10 at that time is stored in row address decoder 4 as row address Row. When the row address decoder 4 outputs the selection signal AX at the H level according to the stored row address Row, the N-channel MOS transistor 156 in the drive signal application circuit 15 is turned off and the gate of the N-channel MOS transistor 155 is turned on. The node b of the electrode is Vpp-Vt
becomes h. In this state, when the drive signal RX output from the drive signal generation circuit 14 rises, the transistor 155 is completely turned on by the self-boost function of the N-channel MOS transistor 155, and the drive signal RX is given to the word line 16. To be As a result, the potential WL of the word line 16 becomes the boosted potential Vpp level.

【００６１】上述したように行アドレスストローブ信号
／ＲＡＳがＬレベルにある時間が長く、ワード線１６の
選択時間が長いと、そのワード線１６の電位ＷＬは昇圧
電位Ｖｐｐから徐々に低下する。As described above, when the row address strobe signal / RAS is at the L level for a long time and the word line 16 is selected for a long time, the potential WL of the word line 16 gradually decreases from the boosted potential Vpp.

【００６２】一方、補助回路３０内のＰチャネルＭＯＳ
トランジスタ３０３は、そのゲート電極へインバータ１
０６を介してＨレベルにある選択信号ＡＸが与えられて
いるので、オン状態にある。ＮチャネルＭＯＳトランジ
スタ３０２のドレイン電極およびゲート電極は昇圧電源
端子１５１に接続されているので、そのソース電極にお
けるノードｄの電位は昇圧電位Ｖｐｐよりもそのトラン
ジスタ３０２のしきい値電圧Ｖｔｈだけ低いＶｐｐ−Ｖ
ｔｈにされている。そのため、ＮチャネルＭＯＳトラン
ジスタ３０１はオフ状態にある。On the other hand, the P channel MOS in the auxiliary circuit 30
The transistor 303 has an inverter 1 connected to its gate electrode.
Since the selection signal AX at the H level is given via 06, it is in the ON state. Since the drain electrode and gate electrode of N-channel MOS transistor 302 are connected to boosted power supply terminal 151, the potential of node d at the source electrode thereof is Vpp− which is lower than boosted potential Vpp by threshold voltage Vth of transistor 302. V
It is set to th. Therefore, the N-channel MOS transistor 301 is in the off state.

【００６３】その後、行アドレスストローブ信号／ＲＡ
Ｓが立上がると、クロック信号発生回路２２からＮＡＮ
Ｄゲート１０７の一方の入力端子へクロック信号φが与
えられる。このＮＡＮＤゲート１０７の他方の入力端子
には行アドレスデコーダ４から出力されるＨレベルにあ
る選択信号ＡＸが与えられているので、ＮＡＮＤゲート
１０７の出力信号Ｓ１はクロック信号φが立上がると同
時に立下がる。したがって、インバータ１０５の出力信
号はクロック信号φが立上がると同時に立上がり、キャ
パシタ１０４の容量結合によってノードｄの電位はＶｐ
ｐ−ＶｔｈからＶｐｐ＋Ｖｔｈ以上に引上げられる。こ
れによりＮチャネルＭＯＳトランジスタ３０１は完全に
オンになり、ＰチャネルＭＯＳトランジスタ３０３を介
して与えられた昇圧電位Ｖｐｐは、さらにＮチャネルＭ
ＯＳトランジスタ３０１を介してワード線１６へ供給さ
れる。このため、ワード線１６の電位ＷＬは再び昇圧電
位Ｖｐｐレベルに引上げられる。Thereafter, the row address strobe signal / RA
When S rises, the clock signal generation circuit 22 outputs NAN
Clock signal φ is applied to one input terminal of D gate 107. Since the other input terminal of NAND gate 107 is supplied with selection signal AX at the H level output from row address decoder 4, output signal S1 of NAND gate 107 rises at the same time when clock signal φ rises. Go down. Therefore, the output signal of inverter 105 rises at the same time when clock signal φ rises, and the potential of node d is Vp due to the capacitive coupling of capacitor 104.
It is raised from p-Vth to Vpp + Vth or more. As a result, the N channel MOS transistor 301 is completely turned on, and the boosted potential Vpp applied via the P channel MOS transistor 303 is further converted to the N channel M transistor.
It is supplied to the word line 16 via the OS transistor 301. Therefore, the potential WL of the word line 16 is again raised to the boosted potential Vpp level.

【００６４】したがって、たとえばページモード動作に
よる書込時においては、行アドレスストローブ信号／Ｒ
ＡＳがＬレベルにある期間内に、列アドレスストローブ
信号／ＣＡＳが複数回立下がると、それにより列アドレ
スデコーダ５に格納された列アドレスＣｏｌ０〜Ｃｏｌ
３に従ってビット線上へデータＤａｔａ０〜Ｄａｔａ３
が送出され、センスアンプ６によってラッチされる。し
たがって、ワード線１６の電位ＷＬが一旦昇圧電位Ｖｐ
ｐレベルに立上げられた後グランドレベルに立下げられ
ると、そのビット線上にラッチされているデータＤａｔ
ａ０〜Ｄａｔａ３は正確にメモリセルに格納される。Therefore, for example, at the time of writing in the page mode operation, row address strobe signal / R
When the column address strobe signal / CAS falls a plurality of times within the period when AS is at L level, the column addresses Col0 to Col stored in the column address decoder 5 are thereby increased.
Data0 to Data3 on the bit line according to
Is transmitted and latched by the sense amplifier 6. Therefore, the potential WL of the word line 16 once becomes the boosted potential Vp.
When raised to p level and then lowered to ground level, data Dat latched on the bit line
a0 to Data3 are accurately stored in the memory cells.

【００６５】一方、ページモード動作による読出時にお
いても同様に、メモリセルからビット線上へ読出された
データＤＱ０〜ＤＱ３はセンスアンプ６によってラッチ
され、その状態でワード線１６の電位ＷＬが一旦昇圧電
位Ｖｐｐレベルへ引上げられた後グランドレベルへ引下
げられるので、それらのデータＤＱ０〜ＤＱ３は正確に
メモリセルに格納される。Similarly, at the time of reading by the page mode operation, the data DQ0 to DQ3 read from the memory cells onto the bit lines are latched by the sense amplifier 6, and in that state, the potential WL of the word line 16 is once raised. Since the data is pulled up to the Vpp level and then pulled down to the ground level, the data DQ0 to DQ3 are accurately stored in the memory cells.

【００６６】また、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにあり、ワード線１６が選択
されない場合は、駆動信号印加回路１５内のＮチャネル
ＭＯＳトランジスタ１５６はオン状態にあるので、ワー
ド線１６の電位ＷＬはグランドレベルである。また、Ｌ
レベルにある選択信号ＡＸは補助回路３０内のインバー
タ１０６を介してＰチャネルＭＯＳトランジスタ３０３
のゲート電極へ与えられているので、そのトランジスタ
３０３はオフ状態にある。さらに、Ｌレベルにある選択
信号ＡＸはＮＡＮＤゲート１０７の一方の入力端子にも
与えられているので、クロック信号φが立上がってもＮ
ＡＮＤゲート１０７の出力信号Ｓ１はＨレベルのまま維
持され、ノードｄの電位が引上げられることもない。し
たがって、ワード線１６の電位ＷＬは常にグランドレベ
ルに維持される。When the selection signal AX output from the row address decoder 4 is at L level and the word line 16 is not selected, the N-channel MOS transistor 156 in the drive signal applying circuit 15 is in the ON state. The potential WL of the word line 16 is at the ground level. Also, L
The selection signal AX at the level passes through the inverter 106 in the auxiliary circuit 30 and the P-channel MOS transistor 303.
, The transistor 303 is in the off state. Further, since the selection signal AX at the L level is also given to one input terminal of the NAND gate 107, even if the clock signal φ rises, N
The output signal S1 of the AND gate 107 is maintained at the H level and the potential of the node d is not raised. Therefore, the potential WL of the word line 16 is always maintained at the ground level.

【００６７】このように第２実施例によるＤＲＡＭで
は、行アドレスデコーダ４によって選択されたワード線
だけがクロック信号φに応答して再び昇圧電位Ｖｐｐレ
ベルまで引上げられる。As described above, in the DRAM according to the second embodiment, only the word line selected by row address decoder 4 is again raised to the boosted potential Vpp level in response to clock signal φ.

【００６８】また、上述した第１実施例においてはワー
ド線１６の電位ＷＬが大幅に低下し、キャパシタ２３３
へクロック信号φが与えられてもそのノードｃの電位が
Ｖｐｐ＋Ｖｔｈ以上にならない場合は、ＮチャネルＭＯ
Ｓトランジスタ２３１が完全にオンにならず、正確にデ
ータを書込むことができない。これに対し、第２実施例
によれば、ワード線１６の電位ＷＬがたとえ大幅に低下
した場合であっても、行アドレスストローブ信号／ＲＡ
Ｓの立上がりにともなってワード線１６の電位ＷＬをＶ
ｐｐレベルに引上げることができ、常に正確なデータを
メモリセルに書込むことができる。Further, in the above-described first embodiment, the potential WL of the word line 16 is greatly lowered, and the capacitor 233
If the potential of the node c does not exceed Vpp + Vth even when the clock signal φ is applied to the N-channel MO
The S-transistor 231 is not completely turned on, and data cannot be written accurately. On the other hand, according to the second embodiment, even if the potential WL of the word line 16 is significantly lowered, the row address strobe signal / RA is generated.
With the rise of S, the potential WL of the word line 16 is changed to V
It can be pulled up to the pp level, and accurate data can always be written in the memory cell.

【００６９】なお、この第２実施例において、クロック
信号発生回路２２および補助回路３０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。In the second embodiment, the clock signal generation circuit 22 and the auxiliary circuit 30 are arranged so that the row address decoder 4 selects a word line at least immediately before the end of the selection of one of the word lines. The securing means for securing the potential of the line at the boosted potential Vpp is configured.

【００７０】［実施例３］図７はこの発明の第３実施例
によるＤＲＡＭにおける駆動信号印加回路および補助回
路の具体的構成を示す回路図である。[Third Embodiment] FIG. 7 is a circuit diagram showing a specific structure of a drive signal applying circuit and an auxiliary circuit in a DRAM according to a third embodiment of the present invention.

【００７１】図７を参照して、補助回路４０はＮＡＮＤ
ゲート４０１、インバータ４０２およびキャパシタ４０
３を備え、それらは直列に接続されている。ＮＡＮＤゲ
ート４０１の一方の入力端子にはアドレスデコーダ４か
ら出力される選択信号ＡＸが入力され、その他方の入力
端子にはクロック信号発生回路２２から出力されるクロ
ック信号φが入力される。インバータ４０２の出力端子
はキャパシタ４０３を介して駆動信号印加回路１５内の
ノードｂに接続されている。なお、駆動信号印加回路１
５は従来のものと同じ構成であるので、その詳細な説明
は省略する。Referring to FIG. 7, auxiliary circuit 40 is NAND
Gate 401, inverter 402 and capacitor 40
3, which are connected in series. The selection signal AX output from the address decoder 4 is input to one input terminal of the NAND gate 401, and the clock signal φ output from the clock signal generation circuit 22 is input to the other input terminal. The output terminal of the inverter 402 is connected to the node b in the drive signal applying circuit 15 via the capacitor 403. The drive signal application circuit 1
Since 5 has the same configuration as the conventional one, its detailed description is omitted.

【００７２】次に、この第３実施例によるＤＲＡＭの動
作について説明する。図８のタイミングチャートを参照
して、行アドレスストローブ信号／ＲＡＳが立下がり、
行アドレスデコーダ４からＨレベルにある選択信号ＡＸ
が出力され、ワード線１６が選択されると、駆動信号発
生回路１４から出力される駆動信号ＲＸが駆動信号印加
回路１５内のＮチャネルＭＯＳトランジスタ１５５を介
してワード線１６へ与えられ、その電位ＷＬが昇圧電位
Ｖｐｐレベルにされる。Next, the operation of the DRAM according to the third embodiment will be described. Referring to the timing chart of FIG. 8, the row address strobe signal / RAS falls,
Select signal AX from row address decoder 4 at H level
Is output and the word line 16 is selected, the drive signal RX output from the drive signal generation circuit 14 is applied to the word line 16 via the N-channel MOS transistor 155 in the drive signal application circuit 15, and its potential WL is set to the boosted potential Vpp level.

【００７３】前述したように行アドレスストローブ信号
／ＲＡＳがＬレベルにある時間が長く、ワード線１６が
長時間立上げられると、そのワード線１６の電位ＷＬが
徐々に低下する。その原因はＮチャネルＭＯＳトランジ
スタ１５５のゲート電極のノードｂの電位Ｖ１が徐々に
低下し、これによりそのトランジスタ１５５のオン抵抗
が大きくなるためである。As described above, when row address strobe signal / RAS is at L level for a long time and word line 16 is raised for a long time, potential WL of word line 16 gradually decreases. The reason is that the potential V1 of the node b of the gate electrode of the N-channel MOS transistor 155 gradually decreases, which increases the ON resistance of the transistor 155.

【００７４】そこでこの第３実施例では、ノードｂの電
位Ｖ１を行アドレスストローブ信号／ＲＡＳの立上がり
にともなって再度Ｖｐｐ＋Ｖｔｈ以上に引上げるように
されている。すなわち、補助回路４０内のＮＡＮＤゲー
ト４０１の一方の入力端子にはＨレベルにある選択信号
ＡＸが入力されているので、その他方の入力端子に入力
されているクロック信号φが立上がると、キャパシタ４
０３の容量結合によってノードｂの電位Ｖ１は再びＶｐ
ｐ＋Ｖｔｈ以上に引上げられる。これによりＮチャネル
ＭＯＳトランジスタ１５５は再び完全にオンになり、駆
動信号発生回路１４から出力される駆動信号ＲＸがその
ままワード線１６へ与えられる。その結果、ワード線１
６の電位ＷＬは再び昇圧電位Ｖｐｐレベルへ引上げられ
る。このようにワード線１６が立下がる直前の電位ＷＬ
が昇圧電位Ｖｐｐにされているので、正確なデータがメ
モリセルに格納される。Therefore, in the third embodiment, the potential V1 of the node b is again raised to Vpp + Vth or higher with the rise of the row address strobe signal / RAS. That is, since the selection signal AX at the H level is input to one input terminal of the NAND gate 401 in the auxiliary circuit 40, when the clock signal φ input to the other input terminal rises, the capacitor Four
Due to the capacitive coupling of 03, the potential V1 of the node b is Vp again.
It is raised to p + Vth or more. As a result, N channel MOS transistor 155 is completely turned on again, and drive signal RX output from drive signal generation circuit 14 is applied to word line 16 as it is. As a result, word line 1
The potential WL of 6 is again raised to the boosted potential Vpp level. In this way, the potential WL immediately before the word line 16 falls
Is set to the boosted potential Vpp, accurate data is stored in the memory cell.

【００７５】一方、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにあり、対応するワード線１
６が選択されない場合は、補助回路４０内のＮＡＮＤゲ
ート４０１の一方の入力端子にＬレベルが与えられるこ
とになるので、クロック信号発生回路２２からクロック
信号φが与えられたとしても、ＮＡＮＤゲート４０１の
出力信号はＨレベルで維持され、その結果ノードｂの電
位Ｖ１が再度引上げられることもない。したがって、ワ
ード線１６の電位ＷＬは常にグランドレベルに維持され
る。On the other hand, the selection signal AX output from the row address decoder 4 is at L level, and the corresponding word line 1
When 6 is not selected, the L level is applied to one input terminal of the NAND gate 401 in the auxiliary circuit 40. Therefore, even if the clock signal φ is applied from the clock signal generating circuit 22, the NAND gate 401 Is maintained at the H level, and as a result, the potential V1 of the node b is not pulled up again. Therefore, the potential WL of the word line 16 is always maintained at the ground level.

【００７６】このように第３実施例によれば、行アドレ
スストローブ信号／ＲＡＳの立下がり時間が長い場合で
あっても正確にデータをメモリセルに書込むことができ
ることはもちろん、この補助回路４０を駆動信号印加回
路１５とともにレイアウトすることができるので、これ
らの素子による占有面積が極端に増加することもない。
すなわち、上記第１および第２実施例では、素子密度の
高いワード線上に補助回路を設ける必要があるので、レ
イアウト的には不利である。これに対し第３実施例で
は、素子密度の比較的低い駆動信号印加回路１５の周辺
に補助回路４０を設ければよいので、レイアウト的には
有利である。As described above, according to the third embodiment, the data can be accurately written in the memory cell even if the fall time of the row address strobe signal / RAS is long. Can be laid out together with the drive signal applying circuit 15, so that the area occupied by these elements does not increase extremely.
That is, in the first and second embodiments, it is necessary to provide the auxiliary circuit on the word line having a high element density, which is disadvantageous in layout. On the other hand, in the third embodiment, the auxiliary circuit 40 may be provided around the drive signal applying circuit 15 having a relatively low element density, which is advantageous in layout.

【００７７】なお、この第３実施例において、クロック
信号発生回路２２および補助回路４０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。In the third embodiment, the clock signal generation circuit 22 and the auxiliary circuit 40 have the word address at least immediately before the end of the selection in the period in which the row address decoder 4 selects one of the word lines. The securing means for securing the potential of the line at the boosted potential Vpp is configured.

【００７８】［実施例４］図９はこの発明の第４実施例
によるＤＲＡＭにおける駆動信号印加回路および補助回
路の具体的構成を示す回路図である。[Fourth Embodiment] FIG. 9 is a circuit diagram showing a specific structure of a drive signal applying circuit and an auxiliary circuit in a DRAM according to a fourth embodiment of the present invention.

【００７９】図９を参照して、この補助回路５０はイン
バータ５０１および５０３と、ＮＡＮＤゲート５０２と
を備える。タイミング発生器２１から出力される内部制
御信号ＲＸＴはこの補助回路５０内のＮＡＮＤゲート５
０２の一方の入力端子に入力される。また、このＮＡＮ
Ｄゲート５０２の他方の入力端子にはクロック信号発生
回路２２から出力されたクロック信号φがインバータ５
０１を介して入力される。さらに、ＮＡＮＤゲート５０
２の出力信号はインバータ５０３を介して内部制御信号
ＲＸＴａとして駆動信号発生回路１４へ与えられる。な
お、駆動信号印加回路１５は従来のものと同じ構成であ
るので、その詳細な説明は省略する。Referring to FIG. 9, the auxiliary circuit 50 includes inverters 501 and 503 and a NAND gate 502. The internal control signal RXT output from the timing generator 21 is the NAND gate 5 in the auxiliary circuit 50.
02 is input to one of the input terminals. Also, this NAN
The clock signal φ output from the clock signal generation circuit 22 is applied to the other input terminal of the D gate 502 by the inverter 5
Input via 01. Further, the NAND gate 50
The output signal of No. 2 is given to the drive signal generation circuit 14 as an internal control signal RXTa via an inverter 503. Since the drive signal applying circuit 15 has the same configuration as the conventional one, detailed description thereof will be omitted.

【００８０】次に、この第４実施例によるＤＲＡＭの動
作について説明する。図１０のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳが立下が
り、行アドレスデコーダ４からＨレベルにある選択信号
ＡＸが出力されると、駆動信号印加回路１５内のＮチャ
ネルＭＯＳトランジスタ１５６がオフになり、Ｎチャネ
ルＭＯＳトランジスタ１５５のゲート電極におけるノー
ドｂの電位が昇圧電位ＶｐｐよりもＮチャネルＭＯＳト
ランジスタ１５４のしきい値電圧Ｖｔｈだけ低いＶｐｐ
−Ｖｔｈレベルになる。Next, the operation of the DRAM according to the fourth embodiment will be described. Referring to the timing chart of FIG. 10, when row address strobe signal / RAS falls and row address decoder 4 outputs selection signal AX at the H level, N channel MOS transistor 156 in drive signal applying circuit 15 is output. Is turned off, and the potential of the node b at the gate electrode of the N-channel MOS transistor 155 is lower than the boosted potential Vpp by the threshold voltage Vth of the N-channel MOS transistor 154, Vpp.
-Vth level.

【００８１】この状態で、行アドレスストローブ信号／
ＲＡＳに応答して、タイミング発生器２１からＨレベル
にある内部制御信号ＲＸＴが出力されると、その内部制
御信号ＲＸＴは補助回路５０内のＮＡＮＤゲート５０２
の一方の入力端子に入力される。また、このＮＡＮＤゲ
ート５０２の他方の入力端子にはインバータ５０１を介
してＬレベルにあるクロック信号φが入力されている。
このようにクロック信号φがＬレベルにあるときは、従
来の場合と同様に内部制御信号ＲＸＴがそのまま内部制
御信号ＲＸＴａとして駆動信号発生回路１４へ与えられ
駆動信号発生回路１４が活性化される。これにより駆動
信号発生回路１４から昇圧電位Ｖｐｐレベルにある駆動
信号ＲＸが出力され、駆動信号印加回路１５内のＮチャ
ネルＭＯＳトランジスタ１５５のセルフブースト機能に
よって駆動信号ＲＸはそのトランジスタ１５５を介して
そのままワード線１６へ与えられる。これによりワード
線１６の電位ＷＬは昇圧電位Ｖｐｐレベルにされる。In this state, the row address strobe signal /
When the timing generator 21 outputs the internal control signal RXT at the H level in response to the RAS, the internal control signal RXT is output from the NAND gate 502 in the auxiliary circuit 50.
Is input to one of the input terminals. The clock signal φ at the L level is input to the other input terminal of the NAND gate 502 via the inverter 501.
Thus, when clock signal φ is at the L level, internal control signal RXT is directly applied to drive signal generation circuit 14 as drive control signal generation circuit 14 as in the conventional case, and drive signal generation circuit 14 is activated. As a result, the drive signal RX at the boosted potential Vpp level is output from the drive signal generation circuit 14, and the drive signal RX is directly passed through the transistor 155 by the self-boost function of the N-channel MOS transistor 155 in the drive signal application circuit 15. Given to line 16. As a result, the potential WL of the word line 16 is set to the boosted potential Vpp level.

【００８２】その後、ワード線１６の電位ＷＬは昇圧電
位Ｖｐｐレベルから徐々に低下するが、行アドレススト
ローブ信号／ＲＡＳの立上がりにともなってクロック信
号発生回路２２から出力されるクロック信号φが立上が
ると、補助回路５０から出力される内部制御回路ＲＸＴ
ａは立下がる。さらにクロック信号φが立下がると、内
部制御信号ＲＸＴａは立上がる。このように行アドレス
ストローブ信号／ＲＡＳの立上がりにともなって一旦内
部制御信号ＲＸＴａがＬレベルになった後、再びＨレベ
ルになるので、このとき駆動信号発生回路１４が再び活
性化される。これにより駆動信号発生回路１４から出力
される駆動信号ＲＸが再び立上がり、駆動信号印加回路
１５内のＮチャネルＭＯＳトランジスタ１５５のセルフ
ブースト機能によって再びワード線１６へ昇圧電位Ｖｐ
ｐレベルにある駆動信号ＲＸが与えられる。これにより
ワード線１６の電位ＷＬは再び昇圧電位Ｖｐｐレベルに
引上げられる。After that, the potential WL of the word line 16 gradually decreases from the boosted potential Vpp level, but when the clock signal φ output from the clock signal generation circuit 22 rises with the rise of the row address strobe signal / RAS. , The internal control circuit RXT output from the auxiliary circuit 50
a falls. Further, when clock signal φ falls, internal control signal RXTa rises. As described above, the internal control signal RXTa once becomes L level and then becomes H level again with the rise of the row address strobe signal / RAS. At this time, the drive signal generating circuit 14 is activated again. As a result, the drive signal RX output from the drive signal generation circuit 14 rises again, and the self-boost function of the N-channel MOS transistor 155 in the drive signal application circuit 15 causes the boosted potential Vp to the word line 16 again.
The drive signal RX at the p level is applied. As a result, the potential WL of the word line 16 is again raised to the boosted potential Vpp level.

【００８３】このようにワード線１６の電位ＷＬが一旦
昇圧電位Ｖｐｐレベルに引き上げられた後グランドレベ
ルに引下げられることになるので、正確なデータがメモ
リセルに格納される。ここで、ワード線１６の電位ＷＬ
を一旦グランドレベルにしているにもかかわらず、その
ことが問題にならないのは、行アドレスストローブ信号
／ＲＡＳがＬレベルにある期間中はセンスアンプ６が活
性化されていて、ビット線上のデータがラッチされてい
るからである。Since the potential WL of the word line 16 is once raised to the boosted potential Vpp level and then lowered to the ground level as described above, accurate data is stored in the memory cell. Here, the potential WL of the word line 16
Even though the signal is once set to the ground level, the problem is that the sense amplifier 6 is activated while the row address strobe signal / RAS is at the L level and the data on the bit line is Because it is latched.

【００８４】また、この第４実施例によれば上記第３実
施例と同様に、駆動信号発生回路１４の周辺に補助回路
５０を設ければよいので、素子による占有面積が増大す
ることはほとんどない。Further, according to the fourth embodiment, as in the third embodiment, since the auxiliary circuit 50 may be provided around the drive signal generating circuit 14, the area occupied by the elements hardly increases. Absent.

【００８５】なお、この第４実施例において、クロック
信号発生回路２２および補助回路５０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。In the fourth embodiment, the clock signal generation circuit 22 and the auxiliary circuit 50 operate at least immediately before the end of the selection in the period in which the row address decoder 4 selects one of the word lines. The securing means for securing the potential of the line at the boosted potential Vpp is configured.

【００８６】［実施例５］図１１はこの発明の第５実施
例によるＤＲＡＭにおける駆動信号印加回路および確保
回路の具体的構成を示す回路図である。[Fifth Embodiment] FIG. 11 is a circuit diagram showing a specific structure of a drive signal applying circuit and a securing circuit in a DRAM according to a fifth embodiment of the present invention.

【００８７】図１１を参照して、この確保回路６０は、
ワード線１６の電位ＷＬが所定のしきい値よりも高い場
合、そのワード線１６の電位ＷＬを昇圧電位Ｖｐｐまで
引き上げるもので、ＰチャネルＭＯＳトランジスタ６０
１および６０２と、ＮチャネルＭＯＳトランジスタ６０
３とを備える。ＰチャネルＭＯＳトランジスタ６０１は
昇圧電源端子１５１とワード線１６との間に接続されて
いる。ＰチャネルＭＯＳトランジスタ６０２およびＮチ
ャネルＭＯＳトランジスタ６０３は昇圧電源端子１５１
とグランドとの間に直列に接続され、それらのゲート電
極はともにワード線１６に接続されている。また、それ
らトランジスタ６０２および６０３が互いに接続されて
いる部分はＰチャネルＭＯＳトランジスタ６０１のゲー
ト電極に接続されている。なお、駆動信号印加回路１５
は従来のものと同じ構成であるので、その詳細な説明は
省略する。Referring to FIG. 11, this securing circuit 60 is
When the potential WL of the word line 16 is higher than a predetermined threshold value, the potential WL of the word line 16 is raised to the boosted potential Vpp.
1 and 602 and an N channel MOS transistor 60
3 and 3. The P-channel MOS transistor 601 is connected between the boosted power supply terminal 151 and the word line 16. The P-channel MOS transistor 602 and the N-channel MOS transistor 603 are connected to the boost power supply terminal 151.
And ground are connected in series, and their gate electrodes are both connected to the word line 16. The portion where the transistors 602 and 603 are connected to each other is connected to the gate electrode of the P-channel MOS transistor 601. The drive signal application circuit 15
Since it has the same configuration as the conventional one, detailed description thereof will be omitted.

【００８８】次に、この第５実施例によるＤＲＡＭの動
作について説明する。図１２のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳが立下が
り、行アドレスデコーダ４から出力される選択信号ＡＸ
がＨレベルへ立上がると、駆動信号印加回路１５内のＮ
チャネルＭＯＳトランジスタ１５６がオフになり、Ｎチ
ャネルＭＯＳトランジスタ１５５のゲート電極における
ノードｂの電位はＶｐｐ−Ｖｔｈになる。Next, the operation of the DRAM according to the fifth embodiment will be described. With reference to the timing chart of FIG. 12, row address strobe signal / RAS falls and select signal AX output from row address decoder 4
Rises to H level, N in the drive signal applying circuit 15
Channel MOS transistor 156 is turned off, and the potential of node b at the gate electrode of N channel MOS transistor 155 becomes Vpp-Vth.

【００８９】この状態で駆動信号発生回路１４から出力
される駆動信号ＲＸが昇圧電位Ｖｐｐレベルへ立上がる
と、駆動信号印加回路１５内のＮチャネルＭＯＳトラン
ジスタ１５５はそのセルフブースト機能によってオンに
なり、ワード線１６へトランジスタ１５５を介して駆動
信号ＲＸがそのまま与えられる。これによりワード線１
６の電位ＷＬが昇圧電位Ｖｐｐレベルに引上げられる。When drive signal RX output from drive signal generating circuit 14 rises to the boosted potential Vpp level in this state, N-channel MOS transistor 155 in drive signal applying circuit 15 is turned on by its self-boosting function, The drive signal RX is directly applied to the word line 16 via the transistor 155. This makes word line 1
The potential WL of 6 is raised to the boosted potential Vpp level.

【００９０】そのため、補助回路６０内のＰチャネルＭ
ＯＳトランジスタ６０２はオフになり、ＮチャネルＭＯ
Ｓトランジスタ６０３はオンになる。これによりＰチャ
ネルＭＯＳトランジスタ６０１のゲート電極の電位Ｖ２
はグランドレベルになり、そのトランジスタ６０１は完
全にオンになる。その結果、ワード線１６へはこのトラ
ンジスタ６０１を介して昇圧電位Ｖｐｐが供給される。
したがって、行アドレスストローブ信号／ＲＡＳがＬレ
ベルにある時間が長く、ワード線１６の選択時間が長い
場合であっても、ワード線１６の電位ＷＬが従来のよう
に徐々に低下するようなことはない。Therefore, the P channel M in the auxiliary circuit 60 is
The OS transistor 602 is turned off and the N-channel MO
The S transistor 603 is turned on. As a result, the potential V2 of the gate electrode of the P-channel MOS transistor 601 is
Goes to ground level and its transistor 601 is fully on. As a result, the boosted potential Vpp is supplied to the word line 16 via the transistor 601.
Therefore, even if the row address strobe signal / RAS is at the L level for a long time and the word line 16 is selected for a long time, the potential WL of the word line 16 does not gradually decrease as in the conventional case. Absent.

【００９１】また、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにある場合は、駆動信号印加
回路１５内のＮチャネルＭＯＳトランジスタ１５６はオ
ン状態にあり、ワード線１６の電位ＷＬはグランドレベ
ルにされる。このとき、補助回路６０内のＰチャネルＭ
ＯＳトランジスタ６０２はオンになり、ＮチャネルＭＯ
Ｓトランジスタ６０３はオフになる。これによりＰチャ
ネルＭＯＳトランジスタ６０１は、そのゲート電極の電
位Ｖ２が昇圧電位Ｖｐｐレベルにあるので、オフにな
る。したがって、ワード線１６の電位ＷＬはグランドレ
ベルのまま維持される。When the selection signal AX output from the row address decoder 4 is at the L level, the N-channel MOS transistor 156 in the drive signal applying circuit 15 is in the on state and the potential WL of the word line 16 is at the ground level. Be leveled. At this time, the P channel M in the auxiliary circuit 60
The OS transistor 602 is turned on and the N-channel MO
The S transistor 603 is turned off. As a result, P-channel MOS transistor 601 is turned off because the potential V2 of its gate electrode is at the boosted potential Vpp level. Therefore, the potential WL of the word line 16 is maintained at the ground level.

【００９２】このようにワード線１６の電位ＷＬが一旦
昇圧電位Ｖｐｐレベルに引上げられると、そのレベルの
まま維持され、かつそのようなレベルからワード線１６
が立下げられるので、行アドレスストローブ信号／ＲＡ
Ｓの立下がり時間が長い場合、たとえばページモード動
作による書込時および読出時のいずれにおいても、常に
正確なデータをメモリセルに書込むことができる。Thus, once the potential WL of the word line 16 is once raised to the boosted potential Vpp level, it is maintained at that level and from that level the word line 16 is maintained.
Of the row address strobe signal / RA
When the fall time of S is long, for example, accurate data can be always written in the memory cell in both writing and reading by the page mode operation.

【００９３】また、この第５実施例によれば、駆動信号
発生回路１４が昇圧電位Ｖｐｐレベルへ引上げる能力を
さほど有していない場合であっても、ＮチャネルＭＯＳ
トランジスタ６０３のしきい値電圧を越える程度にワー
ド線１６の電位ＷＬを引上げることができれば、行アド
レスストローブ信号／ＲＡＳがＬレベルにある期間中確
実にワード線１６の電位ＷＬを昇圧電位Ｖｐｐレベルに
維持することができる。Further, according to the fifth embodiment, even if drive signal generating circuit 14 does not have the ability to pull up to boosted potential Vpp level, it is an N channel MOS.
If the potential WL of the word line 16 can be raised to the extent that it exceeds the threshold voltage of the transistor 603, the potential WL of the word line 16 can be surely increased during the period when the row address strobe signal / RAS is at the L level. Can be maintained at.

【００９４】この第５実施例から明らかなように、メモ
リセルに格納されるデータの内容が確定するタイミン
グ、つまりワード線が立下げられる直前における電位が
昇圧電位Ｖｐｐレベルに維持されていればよく、上記第
１ないし第４実施例のように、そのような直前における
電位だけを昇圧電位Ｖｐｐレベルに維持してもよいが、
この第５実施例のように、最初からワード線の電位が低
下しないように常に昇圧電位Ｖｐｐレベルに維持される
ようにしてもよい。As is apparent from the fifth embodiment, the timing at which the content of the data stored in the memory cell is determined, that is, the potential just before the word line is lowered is maintained at the boosted potential Vpp level. As in the first to fourth embodiments, only the potential immediately before such a level may be maintained at the boosted potential Vpp level.
As in the fifth embodiment, the boosted potential Vpp level may always be maintained so that the potential of the word line does not drop from the beginning.

【００９５】［実施例６］図１３はこの発明の第６実施
例によるＤＲＡＭにおけるクロック信号発生回路の具体
的構成を示す回路図である。[Sixth Embodiment] FIG. 13 is a circuit diagram showing a specific structure of a clock signal generating circuit in a DRAM according to a sixth embodiment of the present invention.

【００９６】図１３を参照して、このクロック信号発生
回路７０は、１１のインバータ７０１〜７１１と、３つ
のＰチャネルＭＯＳトランジスタ７１２〜７１４と、３
つのＮチャネルＭＯＳトランジスタ７１５〜７１７と、
ＮＡＮＤゲート７１８とを備える。Referring to FIG. 13, this clock signal generation circuit 70 includes 11 inverters 701 to 711, three P channel MOS transistors 712 to 714, and 3 inverters.
Two N-channel MOS transistors 715-717,
NAND gate 718.

【００９７】９つのインバータ７０２〜７１０は直列に
接続され、入力側から７番目のインバータ７０８までの
各インバータの間には、交互にＮチャネルＭＯＳトラン
ジスタ７１５〜７１７とＰチャネルＭＯＳトランジスタ
７１２〜７１４とが接続されている。さらに、Ｐチャネ
ルＭＯＳトランジスタ７１２〜７１４のゲート電極には
インバータ７０１を介して行アドレスストローブ信号／
ＲＡＳが与えられ、ＮチャネルＭＯＳトランジスタ７１
５〜７１７のゲート電極には行アドレスストローブ信号
／ＲＡＳがそのまま与えられる。Nine inverters 702 to 710 are connected in series, and N-channel MOS transistors 715 to 717 and P-channel MOS transistors 712 to 714 are alternately arranged between the inverters from the input side to the seventh inverter 708. Are connected. Further, the gate electrodes of the P channel MOS transistors 712 to 714 are supplied with a row address strobe signal /
RAS is applied to the N channel MOS transistor 71.
Row address strobe signal / RAS is applied to gate electrodes 5 to 717 as they are.

【００９８】次に、この第６実施例によるＤＲＡＭにお
けるクロック信号発生回路７０の動作をタイミングチャ
ートを参照して説明する。図１４は図１３に示したクロ
ック信号発生回路７０の動作を示すタイミングチャート
で、同図（ａ）は行アドレスストローブ信号／ＲＡＳが
Ｌレベルにある時間が短いときにおけるタイミングチャ
ートで、同図（ｂ）は行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある時間が長いときにおけるタイミング
チャートである。The operation of clock signal generating circuit 70 in the DRAM according to the sixth embodiment will now be described with reference to the timing chart. 14 is a timing chart showing the operation of the clock signal generation circuit 70 shown in FIG. 13, and FIG. 14 (a) is a timing chart when the row address strobe signal / RAS is at the L level for a short time. b) is a row address strobe signal / RA
It is a timing chart when S is in L level for a long time.

【００９９】このクロック信号発生回路７０へ入力され
る行アドレスストローブ信号／ＲＡＳがＨレベルにある
とき、ＰチャネルＭＯＳトランジスタ７１２〜７１４お
よびＮチャネルＭＯＳトランジスタ７１５〜７１７はす
べてオンになっていて、このクロック信号発生回路７０
から出力されるクロック信号φはＬレベルになってい
る。この状態で、行アドレスストローブ信号／ＲＡＳが
ＨレベルからＬレベルへ立下がると、ＰチャネルＭＯＳ
トランジスタ７１２〜７１４およびＮチャネルＭＯＳト
ランジスタ７１５〜７１７はすべてオフになり、クロッ
ク信号φはＬレベルのまま維持される。When row address strobe signal / RAS input to clock signal generating circuit 70 is at H level, P channel MOS transistors 712 to 714 and N channel MOS transistors 715 to 717 are all on, and Clock signal generation circuit 70
The clock signal φ output from is at L level. In this state, when row address strobe signal / RAS falls from H level to L level, P channel MOS
Transistors 712-714 and N-channel MOS transistors 715-717 are all turned off, and clock signal φ is maintained at L level.

【０１００】次いで行アドレスストローブ信号／ＲＡＳ
がＬレベルからＨレベルへ立上がる場合において、その
Ｌレベルにある時間が短いときは、行アドレスストロー
ブ信号／ＲＡＳがＬレベルになったことに応答してＮＡ
ＮＤゲート７１８の一方の入力端子に入力される信号が
ＬレベルからＨレベルへ立上がる前に、そのＮＡＮＤゲ
ート７１８の他方の入力端子に入力される行アドレスス
トローブ信号／ＲＡＳが再びＨレベルになるので、クロ
ック信号φはＨレベルになることなく常にＬレベルのま
ま維持される。Then, row address strobe signal / RAS
Rises from the L level to the H level, and when the time at the L level is short, the NA is responded to the row address strobe signal / RAS becoming the L level.
Before the signal input to one input terminal of the ND gate 718 rises from the L level to the H level, the row address strobe signal / RAS input to the other input terminal of the NAND gate 718 becomes the H level again. Therefore, the clock signal φ is always maintained at the L level without becoming the H level.

【０１０１】一方、行アドレスストローブ信号／ＲＡＳ
がＬレベルからＨレベルへ立上がる場合において、その
Ｌレベルにある時間が長いときは、行アドレスストロー
ブ信号／ＲＡＳがＬレベルになったことに応答してＮＡ
ＮＤゲート７１８の一方の入力端子にすでにＨレベルが
入力されているので、行アドレスストローブ信号／ＲＡ
ＳがＬレベルからＨレベルに立上がるときは３つのイン
バータ７０８〜７１０によるゲート遅延分だけ遅れてＮ
ＡＮＤゲート７１８の一方の入力端子にＬレベルが入力
される。そのため、それら３つのインバータ７０８〜７
１０による遅延時間分だけこのクロック信号発生回路７
０から出力されるクロック信号φはＨレベルになる。On the other hand, row address strobe signal / RAS
Rises from the L level to the H level, and if the time at the L level is long, the NA is responsive to the row address strobe signal / RAS becoming the L level.
Since the H level has already been input to one input terminal of the ND gate 718, the row address strobe signal / RA
When S rises from the L level to the H level, it is delayed by the gate delay by the three inverters 708 to 710 and delayed by N.
The L level is input to one input terminal of the AND gate 718. Therefore, these three inverters 708-7
This clock signal generation circuit 7 is delayed by the delay time of 10.
The clock signal φ output from 0 goes high.

【０１０２】このようなクロック信号発生回路７０を上
記クロック信号発生回路２２に代えて上記第１ないし第
５実施例によるＤＲＡＭに使用すると、行アドレススト
ローブ信号／ＲＡＳがＬレベルにある時間が短いときは
クロック信号φは発生されず、ワード線の電位ＷＬが補
助回路によって昇圧電位Ｖｐｐレベルへ引上げられるこ
とはない。すなわち、行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある時間が短い場合はワード線の電位Ｗ
Ｌはほとんど低下しないので、必要のないクロック信号
φは発生されない。When such a clock signal generating circuit 70 is used in the DRAM according to the first to fifth embodiments in place of the clock signal generating circuit 22, when the row address strobe signal / RAS is at the L level for a short time. The clock signal φ is not generated, and the potential WL of the word line is not raised to the boosted potential Vpp level by the auxiliary circuit. That is, the row address strobe signal / RA
When S is at L level for a short time, word line potential W
Since L is hardly reduced, the unnecessary clock signal φ is not generated.

【０１０３】このようなクロック信号発生回路７０を用
いれば、行アドレスストローブ信号／ＲＡＳがＬレベル
にある時間が長い場合も短い場合も関係なくクロック信
号φを発生させる上記第１ないし第５の実施例の場合に
比べて、１サイクルあたりの動作時間を短くすることが
できる。By using the clock signal generating circuit 70 as described above, the clock signal φ is generated regardless of whether the row address strobe signal / RAS is at the L level for a long time or a short time. The operation time per cycle can be shortened as compared with the case of the example.

【０１０４】［実施例７］図１５はこの発明の第７実施
例によるＤＲＡＭにおけるクロック信号発生回路の具体
的構成を示す回路図である。[Seventh Embodiment] FIG. 15 is a circuit diagram showing a specific structure of a clock signal generating circuit in a DRAM according to a seventh embodiment of the present invention.

【０１０５】図１５を参照して、このクロック信号発生
回路８０は、１４のインバータ８０１〜８１４と、３つ
のＰチャネルＭＯＳトランジスタ８１５〜８１７と、３
つのＮチャネルＭＯＳトランジスタ８１８〜８２０と、
ＮＡＮＤゲート８２１とを備える。Referring to FIG. 15, clock signal generating circuit 80 includes 14 inverters 801-814, three P-channel MOS transistors 815-817, and 3 P-channel MOS transistors 815-817.
Two N-channel MOS transistors 818-820,
And a NAND gate 821.

【０１０６】６つのインバータ８０２〜８０７は直列に
接続され、初段のインバータ８０２に内部制御信号ＲＸ
Ｔが入力され、終段のインバータ８０７からの出力信号
はＮＡＮＤゲート８２１の１つの入力端子に入力され
る。また、これら６つのインバータ８０２〜８０７の出
力端子には交互にＰチャネルＭＯＳトランジスタ８１５
〜８１７およびＮチャネルＭＯＳトランジスタ８１８〜
８２０が接続されている。さらに、ＰチャネルＭＯＳト
ランジスタ８１５〜８１７のゲート電極には内部制御信
号ＲＸＴが与えられ、ＮチャネルＭＯＳトランジスタ８
１８〜８２０のゲート電極にはインバータ８０１を介し
て内部制御信号ＲＸＴが与えられる。The six inverters 802 to 807 are connected in series, and the internal control signal RX is supplied to the first-stage inverter 802.
T is input, and the output signal from the inverter 807 at the final stage is input to one input terminal of the NAND gate 821. Further, P-channel MOS transistors 815 are alternately provided at the output terminals of these six inverters 802 to 807.
~ 817 and N-channel MOS transistor 818 ~
820 is connected. Further, the internal control signal RXT is applied to the gate electrodes of the P channel MOS transistors 815 to 817, and the N channel MOS transistor 8
An internal control signal RXT is applied to the gate electrodes of 18 to 820 via an inverter 801.

【０１０７】一方、ＮＡＮＤゲート８２１の出力信号は
６つのインバータ８０９〜８１４を介して再びＮＡＮＤ
ゲート８２１の１つの入力端子に入力される。On the other hand, the output signal of the NAND gate 821 is again NANDed through the six inverters 809 to 814.
It is input to one input terminal of the gate 821.

【０１０８】次に、このクロック信号発生回路８０の動
作について説明する。図１６のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳがＨレベル
にある間は、内部制御信号ＲＸＴとしてＬレベルが入力
される。この場合は、ＮＡＮＤゲート８２１の１の入力
端子に直接Ｌレベルにある内部制御信号ＲＸＴが入力さ
れることになるので、クロック信号φはＬレベルにあ
る。Next, the operation of the clock signal generating circuit 80 will be described. Referring to the timing chart of FIG. 16, L level is input as internal control signal RXT while row address strobe signal / RAS is at H level. In this case, since the internal control signal RXT at L level is directly input to the 1 input terminal of the NAND gate 821, the clock signal φ is at L level.

【０１０９】次いで行アドレスストローブ信号／ＲＡＳ
がＬレベルに立下がり、これに従って内部制御信号ＲＸ
ＴがＬレベルからＨレベルに立上がると、ＰチャネルＭ
ＯＳトランジスタ８１５〜８１７およびＮチャネルＭＯ
Ｓトランジスタ８１８〜８２０はすべてオフになる。し
たがって、内部制御信号ＲＸＴは６つのインバータ８０
２〜８０７のゲート遅延によって一定時間だけ遅れてＮ
ＡＮＤゲート８２１へ伝達される。すなわち、内部制御
信号ＲＸＴがＬレベルからＨレベルへ立上がってから一
定時間経過した後ＮＡＮＤゲート８２１の１つの入力端
子に入力される信号がＬレベルからＨレベルへ立上が
る。このとき、未だに行アドレスストローブ信号／ＲＡ
ＳがＬレベルに維持され、それに従って内部制御信号Ｒ
ＸＴがＨレベルのまま維持されていれば、ＮＡＮＤゲー
ト８２１の出力信号はＨレベルからＬレベルへ立下が
る。これによりインバータ８０８から出力されるクロッ
ク信号φはＬレベルからＨレベルへ立上がった後、ＮＡ
ＮＤゲート８２１の入出力端子に接続された６つのイン
バータ８０９〜８１４のゲート遅延によって一定時間経
過した後ＨレベルからＬレベルへ立下がる。その後、内
部制御信号ＲＸＴとしてＨレベルが入力される間、ＮＡ
ＮＤ８２１の入出力端子に接続された６つのインバータ
８０９〜８１４のゲート遅延分の周期でクロック信号φ
は立上がったり立下がったりする。Next, row address strobe signal / RAS
Falls to the L level, and accordingly the internal control signal RX
When T rises from L level to H level, P channel M
OS transistors 815-817 and N-channel MO
S-transistors 818-820 are all off. Therefore, the internal control signal RXT has six inverters 80.
Delayed by a certain time due to the gate delay of 2 to 807, N
It is transmitted to the AND gate 821. That is, a signal input to one input terminal of NAND gate 821 rises from the L level to the H level after a lapse of a fixed time after the internal control signal RXT rises from the L level to the H level. At this time, the row address strobe signal / RA is still present.
S is maintained at L level, and internal control signal R
If XT is maintained at H level, the output signal of NAND gate 821 falls from H level to L level. As a result, the clock signal φ output from the inverter 808 rises from the L level to the H level and then becomes NA.
The gate delays of the six inverters 809 to 814 connected to the input / output terminals of the ND gate 821 cause the H level to fall to the L level after a predetermined time has elapsed. After that, while the H level is input as the internal control signal RXT, NA
The clock signal φ is generated at a cycle of the gate delay of the six inverters 809 to 814 connected to the input / output terminals of the ND821.
Rises and falls.

【０１１０】そして、行アドレスストローブ信号／ＲＡ
ＳがＨレベルへ立上がり、それに従って内部制御信号Ｒ
ＸＴがＬレベルへ立下がると、ＮＡＮＤゲート８２１の
１つの入力端子にＬレベルが入力されるので、クロック
信号φは直ちにＬレベルになる。Then, row address strobe signal / RA
S rises to H level, and accordingly internal control signal R
When XT falls to the L level, the L level is input to one input terminal of NAND gate 821, so that clock signal φ immediately attains the L level.

【０１１１】このクロック信号発生回路８０によれば、
行アドレスストローブ信号／ＲＡＳがＬレベルにある時
間が一定以上ある場合にのみ周期的にクロック信号φが
発生され、これによりワード線の電位ＷＬが昇圧電位Ｖ
ｐｐレベルへ引上げられる。このため、周期的に正確な
データをメモリセルに書込むことが可能である。According to this clock signal generation circuit 80,
The clock signal φ is periodically generated only when the row address strobe signal / RAS is at the L level for a certain period of time or more, whereby the potential WL of the word line is raised.
Raised to pp level. Therefore, it is possible to periodically write accurate data to the memory cell.

【０１１２】[0112]

【発明の効果】以上のように、この発明に従った半導体
記憶装置によれば、ワード線のうち１本が選択されてい
る期間のうち少なくともその選択の終了直前におけるワ
ード線の電位が昇圧電位に確保されているので、ワード
線が長時間立上げられる場合であっても正確なデータを
メモリセルに書込むことができる。As described above, according to the semiconductor memory device of the present invention, the potential of the word line at least immediately before the end of the selection of the word line is the boosted potential during the period when one of the word lines is selected. Therefore, accurate data can be written in the memory cell even when the word line is activated for a long time.

【０１１３】また、クロック信号発生回路によって発生
されたクロック信号に応答して、駆動信号印加回路にお
けるＮチャネルトランジスタのゲート電極の電位を上昇
させるための補助回路であれば、メモリセルアレイの近
傍ではなく、その周辺に設けることができるので、レイ
アウト的に有利である。If it is an auxiliary circuit for raising the potential of the gate electrode of the N-channel transistor in the drive signal applying circuit in response to the clock signal generated by the clock signal generating circuit, it is not in the vicinity of the memory cell array. Since it can be provided around it, it is advantageous in terms of layout.

【０１１４】また、クロック信号発生回路によって発生
されたクロック信号に応答して、一旦駆動信号の発生を
停止させ、その後再び駆動信号の発生を開始させるため
の補助回路であれば、前述と同様にメモリセルアレイの
近傍ではなく、その周辺に設けることができるので、レ
イアウト的に有利である。Further, as long as it is an auxiliary circuit for temporarily stopping the generation of the drive signal and then restarting the generation of the drive signal in response to the clock signal generated by the clock signal generation circuit, it is similar to the above. Since it can be provided not in the vicinity of the memory cell array but in the periphery thereof, it is advantageous in terms of layout.

【０１１５】さらに、ワード線の電位が所定のしきい値
よりも高い場合、ワード線の電位を昇圧電位まで引上げ
るようにすれば、駆動信号発生回路の駆動信号を発生す
る能力が低い場合であっても確実にワード線の電位を昇
圧電位に維持することができ、その結果、常に正確なデ
ータをメモリセルに書込むことができる。Furthermore, when the potential of the word line is higher than a predetermined threshold value, the potential of the word line is raised to the boosted potential, so that the drive signal generating circuit has a low ability to generate a drive signal. Even if there is, the potential of the word line can be reliably maintained at the boosted potential, and as a result, accurate data can always be written in the memory cell.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。FIG. 1 is a circuit diagram showing a specific configuration of a drive signal application circuit and an auxiliary circuit in a DRAM according to a first embodiment of the present invention.

【図２】図１に示した第１実施例によるＤＲＡＭの全体
構成を示すブロック図である。FIG. 2 is a block diagram showing an overall configuration of a DRAM according to the first embodiment shown in FIG.

【図３】図２に示したＤＲＡＭにおけるクロック信号発
生回路の具体的構成を示す回路図である。3 is a circuit diagram showing a specific configuration of a clock signal generation circuit in the DRAM shown in FIG.

【図４】図１ないし図３に示した第１実施例によるＤＲ
ＡＭの動作を示すタイミングチャートである。FIG. 4 is a DR according to the first embodiment shown in FIGS. 1 to 3;
6 is a timing chart showing the operation of the AM.

【図５】この発明の第２実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。FIG. 5 is a circuit diagram showing a specific configuration of a drive signal applying circuit and an auxiliary circuit in a DRAM according to a second embodiment of the present invention.

【図６】図５に示した第２実施例によるＤＲＡＭの動作
を示すタイミングチャートである。FIG. 6 is a timing chart showing the operation of the DRAM according to the second embodiment shown in FIG.

【図７】この発明の第３実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。FIG. 7 is a circuit diagram showing a specific configuration of a drive signal applying circuit and an auxiliary circuit in a DRAM according to a third embodiment of the present invention.

【図８】図７に示した第３実施例によるＤＲＡＭの動作
を示すタイミングチャートである。FIG. 8 is a timing chart showing the operation of the DRAM according to the third embodiment shown in FIG.

【図９】この発明の第４実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。FIG. 9 is a circuit diagram showing a specific configuration of a drive signal applying circuit and an auxiliary circuit in a DRAM according to a fourth embodiment of the present invention.

【図１０】図９に示した第４実施例によるＤＲＡＭの動
作を示すタイミングチャートである。FIG. 10 is a timing chart showing the operation of the DRAM according to the fourth exemplary embodiment shown in FIG.

【図１１】この発明の第５実施例によるＤＲＡＭにおけ
る駆動信号印加回路および確保回路の具体的構成を示す
回路図である。FIG. 11 is a circuit diagram showing a specific configuration of a drive signal applying circuit and a securing circuit in a DRAM according to a fifth embodiment of the present invention.

【図１２】図１１に示した第５実施例によるＤＲＡＭの
動作を示すタイミングチャートである。12 is a timing chart showing the operation of the DRAM according to the fifth embodiment shown in FIG.

【図１３】この発明の第６実施例によるＤＲＡＭにおけ
るクロック信号発生回路の具体的構成を示す回路図であ
る。FIG. 13 is a circuit diagram showing a specific configuration of a clock signal generation circuit in a DRAM according to a sixth embodiment of the present invention.

【図１４】図１３に示したクロック信号発生回路の動作
を示すタイミングチャートであり、（ａ）は行アドレス
ストローブ信号／ＲＡＳがＬレベルにある時間が短いと
きにおける動作を示すもので、（ｂ）は行アドレススト
ローブ信号／ＲＡＳがＬレベルにある時間が長いときに
おける動作を示すものである。14 is a timing chart showing the operation of the clock signal generating circuit shown in FIG. 13, (a) showing the operation when the row address strobe signal / RAS is at the L level for a short time, and (b) ) Indicates the operation when the row address strobe signal / RAS is at the L level for a long time.

【図１５】この発明の第７実施例によるＤＲＡＭにおけ
るクロック信号発生回路の具体的構成を示す回路図であ
る。FIG. 15 is a circuit diagram showing a specific configuration of a clock signal generation circuit in a DRAM according to a seventh embodiment of the present invention.

【図１６】図１５に示したクロック信号発生回路の動作
を示すタイミングチャートである。16 is a timing chart showing the operation of the clock signal generation circuit shown in FIG.

【図１７】従来のＤＲＡＭの一例を示すブロック図であ
る。FIG. 17 is a block diagram showing an example of a conventional DRAM.

【図１８】図１７に示した従来のＤＲＡＭにおける駆動
信号印加回路の具体的構成を示す回路図である。18 is a circuit diagram showing a specific configuration of a drive signal applying circuit in the conventional DRAM shown in FIG.

【図１９】図１７および図１８に示した従来のＤＲＡＭ
の動作を示すタイミングチャートである。FIG. 19 is a conventional DRAM shown in FIGS. 17 and 18.
3 is a timing chart showing the operation of FIG.

【符号の説明】[Explanation of symbols]

２０ ＤＲＡＭ（半導体記憶装置） ２ メモリセルアレイ ４ 行アドレスデコーダ ５ 列アドレスデコーダ ６ センスアンプ １３ 昇圧電位発生回路 １４ ワード線駆動信号発生回路 １５ ワード線駆動信号印加回路 ２２，７０，８０ クロック信号発生回路 ２３，３０，４０，５０ 補助回路 ６０ 確保回路 20 DRAM (semiconductor memory device) 2 memory cell array 4 row address decoder 5 column address decoder 6 sense amplifier 13 boosted potential generation circuit 14 word line drive signal generation circuit 15 word line drive signal application circuit 22, 70, 80 clock signal generation circuit 23 , 30, 40, 50 Auxiliary circuit 60 Securing circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 比較的長期間ワード線が選択されること
によってデータの書込および読出を行なうための半導体
記憶装置であって、 複数本のワード線、前記ワード線と交差する複数対のビ
ット線、および前記ワード線と前記ビット線とが交差す
る位置の各々に配設され、前記ワード線へ電源電位より
も高い所定の昇圧電位が供給されたとき、前記ビット線
上のデータを格納しまたは前記ビット線上へデータを送
出するための複数のメモリセルを含むメモリセルアレイ
と、 前記ワード線のうち１本を選択するための行選択手段
と、 前記ビット線のうち１対を選択するための列選択手段
と、 前記行選択手段が前記ワード線のうち１本を選択してい
る期間、前記ビット線上のデータを増幅するためのセン
スアンプ手段と、 前記電源電位よりも高い所定の昇圧電位を発生するため
の昇圧電位発生手段と、 前記昇圧電位発生手段によって発生された昇圧電位を前
記行選択手段によって選択されたワード線へ供給するた
めの駆動手段と、 前記行選択手段が前記ワード線のうち１本を選択してい
る期間のうち少なくともその選択の終了直前における前
記ワード線の電位を前記昇圧電位に確保するための確保
手段とを備える、半導体記憶装置。1. A semiconductor memory device for writing and reading data by selecting a word line for a relatively long period of time, comprising a plurality of word lines and a plurality of pairs of bits intersecting the word lines. A line, and each of the positions where the word line and the bit line intersect, and when the word line is supplied with a predetermined boosted potential higher than a power supply potential, stores data on the bit line, or A memory cell array including a plurality of memory cells for transmitting data onto the bit lines, a row selecting means for selecting one of the word lines, and a column for selecting a pair of the bit lines. Higher than the power supply potential, a selection means, a sense amplifier means for amplifying data on the bit line while the row selection means is selecting one of the word lines. Boosted potential generating means for generating a constant boosted potential; driving means for supplying the boosted potential generated by the boosted potential generating means to a word line selected by the row selecting means; and the row selecting means Of the word line, at least immediately before the end of the selection in the period in which one of the word lines is selected, the securing means for securing the potential of the word line to the boosted potential. 【請求項２】 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
る直前の一定期間だけ所定のクロック信号を発生するた
めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
信号に応答して、前記昇圧電位発生手段によって発生さ
れた昇圧電位を前記行選択手段によって選択されている
ワード線へ供給するための補助手段とを備える、請求項
１に記載の半導体記憶装置。2. A clock signal generating means for generating a predetermined clock signal for a certain period immediately before the row selecting means finishes selecting one of the word lines, and the clock signal generating means. 2. An auxiliary means for supplying the boosted potential generated by the boosted potential generating means to the word line selected by the row selecting means in response to the clock signal generated by the means. The semiconductor memory device described. 【請求項３】 前記駆動手段は、 前記ワード線が前記行選択手段によって選択されること
になる期間だけ前記昇圧電位のレベルにある駆動信号を
発生するための駆動信号発生手段と、 前記駆動信号発生手段によって発生された駆動信号を受
けるためのドレイン電極、および前記ワード線へ接続さ
れるソース電極を持つＮチャネルトランジスタを含み、
前記トランジスタのドレイン電極へ与えられた前記駆動
信号が立上がるとき、前記トランジスタのドレイン電極
およびゲート電極間の容量結合に従ってそのゲート電極
の電位を上昇させ、前記トランジスタをオンにすること
によって前記ワード線へ前記駆動信号を与えるための駆
動信号印加手段とを備え、 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
る直前の一定期間だけ所定のクロック信号を発生するた
めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
信号に応答して、前記駆動信号印加手段における前記Ｎ
チャネルトランジスタのゲート電極の電位を上昇させる
ための補助手段とを備える、請求項１に記載の半導体記
憶装置。3. The drive signal generating means for generating a drive signal at the level of the boosted potential only during a period when the word line is selected by the row selecting means, the drive signal. An N-channel transistor having a drain electrode for receiving the drive signal generated by the generating means, and a source electrode connected to the word line;
When the drive signal given to the drain electrode of the transistor rises, the potential of the gate electrode is raised according to capacitive coupling between the drain electrode and the gate electrode of the transistor, and the transistor is turned on to turn on the word line. Drive signal applying means for applying the drive signal to the row selecting means, and the securing means generates the predetermined clock signal only for a certain period immediately before the row selecting means finishes selecting one of the word lines. The clock signal generating means, and the N in the drive signal applying means in response to the clock signal generated by the clock signal generating means.
The semiconductor memory device according to claim 1, further comprising: auxiliary means for increasing the potential of the gate electrode of the channel transistor. 【請求項４】 前記駆動手段は、 前記ワード線が前記行選択手段によって選択されること
になる期間だけ前記昇圧電位のレベルにある駆動信号を
発生するための駆動信号発生手段と、 前記駆動信号発生手段によって発生された駆動信号を受
けるためのドレイン電極、および前記ワード線へ接続さ
れるソース電極を持つＮチャネルトランジスタを含み、
前記トランジスタのドレイン電極へ与えられた前記駆動
信号が立上がるとき、前記トランジスタのドレイン電極
およびゲート電極間の容量結合に従ってそのゲート電極
の電位を上昇させ、前記トランジスタをオンにすること
によって前記ワード線へ前記駆動信号を与えるための駆
動信号印加手段とを備え、 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
る直前の一定期間だけ所定のクロック信号を発生するた
めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
信号に応答して、前記駆動信号発生手段に一旦前記駆動
信号の発生を停止させ、その後再び前記駆動信号の発生
を開始させるための補助手段とを備える、請求項１に記
載の半導体記憶装置。4. The drive signal generating means for generating a drive signal at the level of the boosted potential only during a period when the word line is selected by the row selecting means, the drive signal. An N-channel transistor having a drain electrode for receiving the drive signal generated by the generating means, and a source electrode connected to the word line;
When the drive signal given to the drain electrode of the transistor rises, the potential of the gate electrode is raised according to capacitive coupling between the drain electrode and the gate electrode of the transistor, and the transistor is turned on to turn on the word line. Drive signal applying means for applying the drive signal to the row selecting means, and the securing means generates the predetermined clock signal only for a certain period immediately before the row selecting means finishes selecting one of the word lines. The clock signal generating means, and in order to cause the drive signal generating means to temporarily stop the generation of the drive signal and then to restart the generation of the drive signal in response to the clock signal generated by the clock signal generating means. The semiconductor memory device according to claim 1, further comprising: 【請求項５】 前記確保手段は、前記ワード線の電位が
所定のしきい値よりも高い場合、前記ワード線の電位を
前記昇圧電位まで引上げる、請求項１に記載の半導体記
憶装置。5. The semiconductor memory device according to claim 1, wherein said securing means raises the potential of said word line to said boosted potential when the potential of said word line is higher than a predetermined threshold value.