JPH0634681A - Fft analyzer - Google Patents

Abstract

PURPOSE:To obtain a highly pure spectrum analyzer even if a window function is used by multiplying the window function at a position where the relative position between an A/D conversion data and the window function is shifted in integral-multiples of the sampling clock synchronization of FFT and then performing FFT operation processing. CONSTITUTION:A trigger pulse generation control circuit 100 and a waveform memory control circuit 110 are connected in parallel to the later stage of an A/D converter 4, a delay is generated in the measurement waveform or the trigger pulse using the circuits 100 and 110 by the number specified, sweeping is performed while changing a trigger, and the output is input to a window function multiplier 6. Then, an FFT operation 7 is performed at a sampling period of FFT for each sweeping and a pluralty of FFT operation processing data trains are stored in a memory 8 for display. By averaging the plurality of data trains using an averaging circuit 120, the error of an FFT spectrum can be reduced and probability of amplitude information and phase information can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＦＦＴアナライザに関す
るものであり、詳しくは、スペクトル測定におけるスペ
クトル純度の改善に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FFT analyzer, and more particularly to improvement of spectral purity in spectrum measurement.

【０００２】[0002]

【従来の技術】ＦＦＴアナライザは、回転機械の振動解
析など、各種の振動波形のスペクトル解析に広く用いら
れている。図６はＦＦＴアナライザの測定概念図であ
る。図において、（ａ）に示すような測定アナログ入力
信号波形の周波数スペクトルを求める場合には、（ｂ）
のようにサンプリングされた波形が繰り返すものとして
演算を行い、（ｃ）に示すようなスペクトル成分を算出
する。2. Description of the Related Art FFT analyzers are widely used for spectrum analysis of various vibration waveforms such as vibration analysis of rotating machinery. FIG. 6 is a measurement conceptual diagram of the FFT analyzer. In the figure, when obtaining the frequency spectrum of the measured analog input signal waveform as shown in (a), (b)
The calculation is performed assuming that the sampled waveform is repeated as described above, and the spectrum component as shown in (c) is calculated.

【０００３】ここで、測定アナログ入力信号波形の周期
がＦＦＴの１波形のサンプリング周期に等しいか整数倍
であれば正確な計算が行われることになり、正しいスペ
クトルを求めることができる。これに対し、図７（ａ）
の測定アナログ入力信号波形と（ｂ）のサンプリング波
形のように測定アナログ入力信号波形とサンプリング波
形の周期が整数倍にならない場合には不連続点を持った
歪波として演算が行われることになり、リーケージエラ
ーと呼ばれる不要なスペクトルが生じて正しいスペクト
ルを求めることができなくなってしまう。Here, if the period of the measured analog input signal waveform is equal to or an integral multiple of the sampling period of one waveform of the FFT, accurate calculation will be performed and the correct spectrum can be obtained. On the other hand, FIG.
When the measured analog input signal waveform and the sampling waveform of (b) do not have an integral multiple of the period of the measured analog input signal waveform and the sampling waveform, the calculation is performed as a distorted wave having a discontinuity point. , An unnecessary spectrum called leakage error occurs, and it becomes impossible to obtain a correct spectrum.

【０００４】そこで、このようなサンプリング波形の不
連続に起因する不都合を解決する方法として、図８
（ａ）のような測定アナログ入力信号波形のサンプリン
グにあたって（ｂ）のような窓関数を用いて測定アナロ
グ入力信号波形を歪ませ、（ｃ）に示すようにサンプリ
ング期間の信号波形の始めと終わりを零にすることが行
われている。この結果、図７のような不連続点がなくな
ることから、図８（ｄ）に示すようにスペクトル特性は
改善される。なお、このような窓関数としては、図９
（ａ）のようなハニング窓，（ｂ）のようなガウシャン
窓，（ｃ）のようなブラックマン窓など、用途に応じて
種々の特性のものが用いられる。Therefore, as a method for solving the inconvenience caused by such discontinuity of the sampling waveform, FIG.
When sampling the measured analog input signal waveform as shown in (a), the measured analog input signal waveform is distorted by using a window function as shown in (b), and as shown in (c), the beginning and end of the signal waveform in the sampling period Is being made zero. As a result, the discontinuity as shown in FIG. 7 is eliminated, so that the spectral characteristic is improved as shown in FIG. 8 (d). Note that such a window function is shown in FIG.
Various properties such as a Hanning window as shown in (a), a Gaussian window as shown in (b), and a Blackman window as shown in (c) are used depending on the application.

【０００５】図１０は従来のＦＦＴアナライザの一例の
要部を示すブロック図である。図において、１は波形入
力を増幅する入力アンプであり、その出力はサンプリン
グに伴う折り返し雑音を防止するためのアンチエリアシ
ングフィルタ２を介してサンプルホールド回路３に入力
されている。サンプルホールド回路３でサンプルホール
ドされた波形入力はＡ／Ｄ変換器４に入力されてデジタ
ル信号に変換される。Ａ／Ｄ変換器４の出力データはト
リガ回路５に加えられるとともに窓関数乗算器６に加え
られている。トリガ回路５はトリガ開始条件が整うとト
リガ信号を窓関数乗算器６に出力し、窓関数乗算器６は
トリガ信号が加えられることによりＡ／Ｄ変換器４の出
力データに窓関数を乗算する。窓関数乗算器６の出力は
ＦＦＴ演算器７に入力され、ＦＦＴ演算処理が施され
る。ＦＦＴ演算器７での演算結果は表示用メモリ８に一
旦格納された後、ＣＲＴなどの表示器９に表示される。FIG. 10 is a block diagram showing a main part of an example of a conventional FFT analyzer. In the figure, reference numeral 1 is an input amplifier for amplifying a waveform input, and its output is inputted to a sample hold circuit 3 via an anti-aliasing filter 2 for preventing aliasing noise due to sampling. The waveform input sample-held by the sample-hold circuit 3 is input to the A / D converter 4 and converted into a digital signal. The output data of the A / D converter 4 is applied to the trigger circuit 5 and the window function multiplier 6. When the trigger start condition is satisfied, the trigger circuit 5 outputs a trigger signal to the window function multiplier 6, and the window function multiplier 6 multiplies the output data of the A / D converter 4 by the window function by adding the trigger signal. . The output of the window function multiplier 6 is input to the FFT calculator 7 and subjected to FFT calculation processing. The calculation result of the FFT calculator 7 is temporarily stored in the display memory 8 and then displayed on the display 9 such as a CRT.

【０００６】[0006]

【発明が解決しようとする課題】しかし、このような従
来のＦＦＴアナライザにおいて、窓関数を用いること自
体、解析対象になっている入力波形を歪ませることにな
り、窓関数を用いる限りは不要なスペクトラム成分を完
全に除去することはできない。具体的には、例えば図１
１（ａ）のようなバースト的に発生する波形に（ｂ）の
ようなハニング窓を用いて窓関数処理を施して原波形に
周期性を与えて解析しようとする場合、（ｃ）のように
波形を切り出す両端部分に歪が発生して正しい周波数ス
ペクトラムを表さなくなってしまう恐れがある。そこ
で、このようなバースト波形に関しては、窓関数処理を
施さないことも一般的である。However, in such a conventional FFT analyzer, using the window function itself distorts the input waveform to be analyzed, and is unnecessary as long as the window function is used. Spectral components cannot be completely removed. Specifically, for example, FIG.
When a window function process is applied to a bursty waveform such as 1 (a) using a Hanning window as shown in (b) to give periodicity to the original waveform for analysis, as shown in (c) There is a risk that distortion will occur at both ends where the waveform is cut out, and the correct frequency spectrum will not be displayed. Therefore, it is general that window function processing is not performed on such a burst waveform.

【０００７】ところが、バースト波形に窓関数処理を施
さないことは（ｄ）に示すように方形波窓で切り出した
のと等価になり、方形波窓で切り出した波形が無限に続
く周期関数としてフーリエ展開されることになる。この
結果、前述のリーケージエラーの問題は残ってしまう。
すなわち、窓関数処理を施してリーケージエラーを抑え
ようとすると原波形の歪が大きくなり、方形波窓で切り
出すとリーケージエラーが大きくなるという二律背反の
問題が生じている。However, not performing the window function processing on the burst waveform is equivalent to cutting out with a square wave window as shown in (d), and the waveform cut out with the square wave window is a Fourier function as an infinitely continuous periodic function. Will be deployed. As a result, the problem of leakage error described above remains.
That is, there is a trade-off problem that distortion of the original waveform becomes large when the window function process is applied to suppress the leakage error, and leakage error becomes large when the waveform is cut out by the square wave window.

【０００８】本発明はこのような問題点を解決するもの
であり、その目的は、窓関数を用いながらも純度の高い
スペクトラムが得られるＦＦＴアナライザを実現するこ
とにある。The present invention solves such a problem, and an object thereof is to realize an FFT analyzer capable of obtaining a spectrum with high purity while using a window function.

【０００９】[0009]

【課題を解決するための手段】本発明は、このような問
題点を解決するために、測定アナログ入力信号をＡ／Ｄ
変換器に加えてデジタル信号に変換し、このデジタル信
号に対して窓関数を乗算した後ＦＦＴ演算処理を行うＦ
ＦＴアナライザにおいて、Ａ／Ｄ変換器の出力データを
波形データとして格納する第１のメモリと、第１のメモ
リに格納された波形データと窓関数の相対位置をＦＦＴ
のサンプリングクロック周期の整数倍の時間関係で複数
の位置にずらせるように制御するトリガ制御回路と、ト
リガ制御回路で設定されたそれぞれの位置関係における
複数のＦＦＴ演算処理データ列を格納する第２のメモリ
と、第２のメモリに格納された複数のＦＦＴ演算処理デ
ータ列を平均化演算する平均化回路、を設けたことを特
徴とする。SUMMARY OF THE INVENTION In order to solve such a problem, the present invention uses a measurement analog input signal as an A / D signal.
In addition to the converter, the signal is converted into a digital signal, the digital signal is multiplied by a window function, and then FFT calculation processing is performed.
In the FT analyzer, the first memory for storing the output data of the A / D converter as the waveform data, and the relative position of the waveform data and the window function stored in the first memory are FFT.
Of a trigger control circuit that controls to shift to a plurality of positions with a time relationship that is an integer multiple of the sampling clock cycle of, and a plurality of FFT operation processing data strings in each position relationship set by the trigger control circuit. Memory and an averaging circuit for averaging a plurality of FFT operation processing data sequences stored in the second memory.

【００１０】[0010]

【作用】第１のメモリに格納されているＡ／Ｄ変換器の
出力データと窓関数の相対位置をＦＦＴのサンプリング
クロック周期の整数倍の時間関係でずらせたそれぞれの
位置関係において窓関数を乗算した後ＦＦＴ演算処理が
行われ、複数のＦＦＴ演算処理データ列が第２のメモリ
に格納される。そして、第２のメモリに格納された複数
のＦＦＴ演算処理データ列に対して平均化回路により平
均化演算が施される。According to the present invention, the relative position of the output data of the A / D converter stored in the first memory and the relative position of the window function are shifted by a time relationship which is an integral multiple of the sampling clock cycle of the FFT, and the window function is multiplied in each positional relationship. After that, FFT operation processing is performed, and a plurality of FFT operation processing data strings are stored in the second memory. Then, the averaging circuit performs an averaging operation on the plurality of FFT operation processing data strings stored in the second memory.

【００１１】これにより、波形１周期分に対する窓関数
による影響は平均的に発生し、これらの平均化処理によ
り窓関数演算処理に伴う歪の影響を軽減できる。As a result, the effect of the window function on one cycle of the waveform occurs evenly, and the effect of the distortion associated with the window function calculation process can be reduced by the averaging process.

【００１２】[0012]

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の要部のブロック図であ
り、図６と共通する部分には同一符号を付けている。図
１において、Ａ／Ｄ変換器４の後段には、トリガパルス
発生制御回路１００と波形メモリ制御回路１１０が並列
に接続されている。これらトリガパルス発生制御回路１
００と波形メモリ制御回路１１０の出力は窓関数乗算器
６に入力されている。ＦＦＴ演算器７での演算結果は表
示用メモリ８に一旦格納されるとともに平均化回路１２
０にも加えられている。平均化回路１２０には表示用メ
モリ８の出力も加えられ、平均化回路１２０の出力は平
均化演算処理を行った結果として再び表示用メモリ８に
入力される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an essential part of an embodiment of the present invention, and the portions common to FIG. 6 are designated by the same reference numerals. In FIG. 1, a trigger pulse generation control circuit 100 and a waveform memory control circuit 110 are connected in parallel at the subsequent stage of the A / D converter 4. These trigger pulse generation control circuits 1
00 and the output of the waveform memory control circuit 110 are input to the window function multiplier 6. The calculation result of the FFT calculator 7 is temporarily stored in the display memory 8 and the averaging circuit 12
It is also added to 0. The output of the display memory 8 is also added to the averaging circuit 120, and the output of the averaging circuit 120 is input to the display memory 8 again as a result of performing the averaging calculation process.

【００１３】図２は図１のトリガパルス発生制御回路１
００および波形メモリ制御回路１１０の具体例図であ
る。１０１はトリガレベル比較器であり、一方の入力端
子ＡにはＡ／Ｄ変換器４の出力ＡＤＤＡＴＡが入力され
て他方の入力端子Ｂにはトリガスレシオールドが入力さ
れ、トリガ条件が満たされた場合にイネーブル信号出力
ＥＮＴＲＧがトリガパルス発生器１０２に入力される。
トリガパルス発生器１０２のクロック端子には全回路の
基準クロックＭＣＬＫが入力されている。トリガパルス
発生器１０２の出力ＰＵＬＳＥは計測回数カウンタ１０
３および遅延回路１０７に入力されている。計測回数カ
ウンタ１０３のクロック端子には基準クロックＭＣＬＫ
が入力されている。このカウンタ１０３の出力ＣＯＵＮ
Ｔは、カウント値比較器１０４の一方の入力端子Ａ，遅
延数演算器１０５の一方の入力端子Ｘ，波形メモリ制御
回路１１０を構成するカウント値比較器１１１の一方の
入力端子Ａ，読み出し開始アドレス演算器１１２の一方
の入力端子ＸおよびＣＰＵ１０に入力されている。な
お、これらカウント値比較器１０４，遅延数演算器１０
５およびカウント値比較器１１１，読み出し開始アドレ
ス演算器１１２のそれぞれの他方の入力端子Ｂ，Ｙには
ＣＰＵ１０からそれぞれ所定のデータＳＥＴＤＡＴが入
力設定され、それぞれのクロック端子には基準クロック
ＭＣＬＫが入力されている。カウント値比較器１０４の
出力は選択制御信号ＳＬＣＴとしてマルチプレクサ１０
６に入力されている。マルチプレクサ１０６の一方の入
力端子Ｄ０には０が入力され他方の入力端子Ｄ１には遅
延数演算器１０５の出力が遅延カウント数制御信号ＤＬ
ＣＮＴとして入力されている。マルチプレクサ１０６の
出力ＤＥＬＡＹは遅延回路１０７に入力されている。ま
た、遅延回路１０７のクロック端子にはＦＦＴサンプリ
ングクロックＳＣＬＫが入力されていて、この遅延回路
１０７からトリガＴＲＧが出力される。FIG. 2 shows the trigger pulse generation control circuit 1 of FIG.
00 and a waveform memory control circuit 110. Reference numeral 101 denotes a trigger level comparator. One input terminal A receives the output ADDATA of the A / D converter 4 and the other input terminal B receives trigger gas reciprocal, and the trigger condition is satisfied. In this case, the enable signal output ENTRG is input to the trigger pulse generator 102.
The reference clock MCLK of all circuits is input to the clock terminal of the trigger pulse generator 102. The output PULSE of the trigger pulse generator 102 is the measurement counter 10
3 and the delay circuit 107. The reference clock MCLK is applied to the clock terminal of the measurement counter 103.
Has been entered. Output COUN of this counter 103
T is one input terminal A of the count value comparator 104, one input terminal X of the delay number calculator 105, one input terminal A of the count value comparator 111 that constitutes the waveform memory control circuit 110, and a read start address. It is input to one input terminal X of the arithmetic unit 112 and the CPU 10. The count value comparator 104 and the delay number calculator 10
5 and the count value comparator 111 and the read start address calculator 112, the other input terminals B and Y are respectively set with predetermined data SETDAT from the CPU 10, and the reference clock MCLK is input to each clock terminal. ing. The output of the count value comparator 104 is the multiplexer 10 as the selection control signal SLCT.
It has been entered in 6. 0 is input to one input terminal D0 of the multiplexer 106, and the output of the delay number calculator 105 is input to the other input terminal D1 of the delay count number control signal DL.
It is entered as CNT. The output DELAY of the multiplexer 106 is input to the delay circuit 107. The FFT sampling clock SCLK is input to the clock terminal of the delay circuit 107, and the trigger TRG is output from the delay circuit 107.

【００１４】波形メモリ制御回路１１０を構成する波形
メモリ１１３には、Ａ／Ｄ変換器４の出力ＡＤＤＡＴ
Ａ，カウント値比較器１１１の一方の出力である読みだ
しイネーブル信号ＲＤＥＮおよび読み出し開始アドレス
演算器１１２の出力ＲＤＡＤＲが入力され、クロック端
子にはＦＦＴサンプリングクロックＳＣＬＫが入力され
ている。カウント値比較器１１１の他方の出力は選択制
御信号ＤＳＬＣＴとしてマルチプレクサ１１４に入力さ
れている。マルチプレクサ１１４の一方の入力端子Ｄ０
にはＡ／Ｄ変換器４の出力ＡＤＤＡＴＡが入力され、他
方の入力端子Ｄ１には波形メモリ１１３の出力ＤＬＤＡ
Ｔが入力されていて、選択制御信号ＤＳＬＣＴに従って
これらのいずれかがデータＤＡＴＡとして出力される。The waveform memory 113 constituting the waveform memory control circuit 110 includes an output ADDAT of the A / D converter 4.
A, the read enable signal RDEN, which is one output of the count value comparator 111, and the output RDADR of the read start address calculator 112 are input, and the FFT sampling clock SCLK is input to the clock terminal. The other output of the count value comparator 111 is input to the multiplexer 114 as the selection control signal DSLCT. One input terminal D0 of the multiplexer 114
The output ADDATA of the A / D converter 4 is input to the input terminal D1, and the output DLDA of the waveform memory 113 is input to the other input terminal D1.
T is input, and either of them is output as data DATA according to the selection control signal DSLCT.

【００１５】図３は平均化回路１２０の具体例図であ
る。図３において、加算器１２１の一方の入力端子Ａに
はＦＦＴ演算器７の出力ＦＦＴＤＡＴが入力され、他方
の入力端子Ｂには波形メモリ８の出力ＭＥＭＤＡＴが入
力され、クロック端子には基準クロックＭＣＬＫが入力
されている。加算器１２１の出力ＴＯＴＡＬは除算器１
２２の一方の入力端子Ａおよびマルチプレクサ１２３の
一方の入力端子Ｄ０に入力されている。除算器１２２の
他方の入力端子ＢにはＣＰＵからＦＦＴの演算回数の最
大値データＭＡＸが入力され、クロック端子には基準ク
ロックＭＣＬＫが入力されている。１２４はＦＦＴの演
算回数をカウントする規定回数カウンタであり、ＣＰＵ
からＦＦＴの演算毎に出力されるクロックＦＦＴＣＬＫ
が入力されている。この規定回数カウンタ１２４の出力
は比較器１２５の一方の入力端子Ａに入力されている。
なお、クロックＦＦＴＣＬＫは加算器１２１および除算
器１２２にも入力されている。比較器１２５の他方の入
力端子ＢにはＣＰＵからＦＦＴの演算回数の最大値デー
タＭＡＸが入力され、その出力はマルチプレクサ１２３
の選択制御信号として入力されている。マルチプレクサ
１２３は選択制御信号に従っていずれかの入力をＭＥＭ
ＯＵＴとして出力する。１２６は表示メモリ書込みアド
レス発生器であり、基準クロックＭＣＬＫが入力されて
いて、アドレスデータＡＤＲＳを出力する。FIG. 3 shows a concrete example of the averaging circuit 120. In FIG. 3, the output FFTDAT of the FFT calculator 7 is input to one input terminal A of the adder 121, the output MEMDAT of the waveform memory 8 is input to the other input terminal B, and the reference clock MCLK is input to the clock terminal. Has been entered. The output TOTAL of the adder 121 is the divider 1
22 is input to one input terminal A and one input terminal D0 of the multiplexer 123. The maximum value data MAX of the number of FFT operations is input from the CPU to the other input terminal B of the divider 122, and the reference clock MCLK is input to the clock terminal. Reference numeral 124 denotes a prescribed number counter that counts the number of FFT calculations,
To FFTCLK that is output by each calculation of FFT from
Has been entered. The output of the specified number of times counter 124 is input to one input terminal A of the comparator 125.
The clock FFTCLK is also input to the adder 121 and the divider 122. The maximum value data MAX of the number of FFT operations is input from the CPU to the other input terminal B of the comparator 125, and its output is the multiplexer 123.
Is input as a selection control signal. The multiplexer 123 inputs one of the inputs to the MEM according to the selection control signal.
Output as OUT. A display memory write address generator 126 receives the reference clock MCLK and outputs address data ADRS.

【００１６】このような構成において、トリガパルス発
生制御回路１００および波形メモリ制御回路１１０によ
り指定された回数だけ測定波形またはトリガパルスに遅
延を生じさせ、トリガ点を変化させながら掃引を行う。
そして、各掃引毎にＦＦＴのサンプリング周期でＦＦＴ
演算を行い、複数のＦＦＴ演算処理データ列を表示用メ
モリ８に格納する。平均化回路１２０はこれら複数のＦ
ＦＴ演算処理データ列を平均化する。この結果、ＦＦＴ
スペクトラムの誤差は軽減され、振幅情報や位相情報の
確度も向上する。In such a configuration, the measured waveform or the trigger pulse is delayed by the number of times specified by the trigger pulse generation control circuit 100 and the waveform memory control circuit 110, and the sweep is performed while changing the trigger point.
Then, for each sweep, the FFT is performed at the FFT sampling cycle.
Calculation is performed and a plurality of FFT calculation processing data strings are stored in the display memory 8. The averaging circuit 120 uses the plurality of F
The FT operation processing data string is averaged. As a result, FFT
Spectral errors are reduced and the accuracy of amplitude and phase information is improved.

【００１７】このようなＦＦＴ演算のタイミングは、大
きく〜の３つの場合に分けられる。 トリガ設定点からＦＦＴ演算を行う（窓関数の始点を
トリガ設定点に指定する）場合 トリガ設定点よりも前にトリガをかけて（プリトリ
ガ）ＦＦＴ演算を行う（窓関数の始点が当初のトリガ設
定点よりも前になる）場合 トリガ設定点よりも後にトリガをかけて（ポストトリ
ガ）ＦＦＴ演算を行う（窓関数の始点が当初のトリガ設
定点よりも後になる）場合 これらのＦＦＴ演算をＣＰＵ１０の設定に従ってトリガ
点のタイミングをＦＦＴのサンプリング周期の整数倍ず
つ自動的にずらしながら行い、複数のＦＦＴ演算処理デ
ータ列を得る。そして、これらの演算結果を平均化処理
する。The timing of such FFT calculation is roughly divided into three cases. When FFT calculation is performed from the trigger set point (when the start point of the window function is specified as the trigger set point) Trigger before the trigger set point (pre-trigger) to perform FFT calculation (when the window function start point is the original trigger setting) (Before the point) When triggering after the trigger set point (post-trigger) to perform FFT operation (when the start point of the window function is after the original trigger set point) These FFT operations of the CPU 10 According to the setting, the timing of the trigger point is automatically shifted by an integer multiple of the FFT sampling period to obtain a plurality of FFT operation processing data strings. Then, these arithmetic results are averaged.

【００１８】具体例で説明する。図４に示すように、正
規のトリガ設定点Ｏの前に（２Ｋ−Ｎ−１）点、トリガ
設定点Ｏの後にＮ点ずつ（トリガ設定点を含めて全部で
２Ｋ点）、トリガ点をずらしながら測定する場合を考え
る。まず、Ａ／Ｄ変換器４の変換出力ＡＤＤＡＴＡがト
リガパルス発生制御回路１００に入力されることによ
り、トリガレベル比較器１０１でトリガスレシオールド
レベルと比較される。トリガレベル比較器１０１は比較
条件を満たす毎にトリガパルス発生器１０２にトリガイ
ネーブル信号ＥＮＴＲＧを入力し、トリガパルス発生器
１０２はその都度トリガパルスＰＵＬＳＥを出力する。
トリガ発生条件としては、例えばトリガスロープを＋と
してトリガスレシオールドレベルを越えた時点でイネー
ブルとすることなど、種々の条件が考えられる。A specific example will be described. As shown in FIG. 4, (2K-N-1) points before the regular trigger set point O, N points after the trigger set point O (2K points in total including the trigger set point), Consider the case of measuring while shifting. First, the conversion output ADDATA of the A / D converter 4 is input to the trigger pulse generation control circuit 100, and compared with the trigger level comparator 101 by the trigger level comparator 101. The trigger level comparator 101 inputs the trigger enable signal ENTRG to the trigger pulse generator 102 each time the comparison condition is satisfied, and the trigger pulse generator 102 outputs the trigger pulse PULSE each time.
As the trigger generation condition, various conditions are conceivable, for example, the trigger slope is set to + and the trigger is enabled when the trigger gas exceeds the trigger resistance level.

【００１９】計測回数カウンタ１０３はこのトリガパル
スＰＵＬＳＥに従って０からインクリメントし、その計
測回数データＣＯＵＮＴをカウント値比較器１０４，遅
延数演算器１０５，カウント値比較器１１１および読み
出し開始アドレス演算器１１２に加える。ここで、カウ
ント値をＭとすると、Ｍ≦２Ｋ≦ＦＦＴ点数の関係にあ
る。The count counter 103 increments from 0 in accordance with the trigger pulse PULSE, and adds the count data COUNT to the count value comparator 104, the delay number calculator 105, the count value comparator 111 and the read start address calculator 112. . Here, when the count value is M, there is a relation of M ≦ 2K ≦ FFT score.

【００２０】ＣＰＵ１０により設定されるカウント値比
較器１０４の比較対象データＳＥＴＤＡＴをＮ＋１とす
ると、カウント値比較器１０４はＭ＜（Ｎ＋１）である
かどうかを比較し、Ｍが（Ｎ＋１）未満であれば後段の
マルチプレクサ１０６の選択出力を１にして遅延数演算
器１０５の出力ＤＬＣＮＴの遅延数データを遅延回路１
０７に出力させる。なお、遅延数演算器１０５は、後段
のトリガパルスの遅延回路１０７の遅延クロック数とし
て（Ｍ−１）の値を演算出力し、（Ｎ＋１）以上であれ
ばマルチプレクサ１０６の選択出力を０にしてトリガパ
ルスの遅延を行わない。すなわち、マルチプレクサ１０
６の出力ＤＥＬＡＹはトリガパルスの遅延数を表してい
て、遅延回路１０７はＤＥＬＡＹで与えられる遅延数×
ＦＦＴサンプリングクロック数だけトリガパルスＰＵＬ
ＳＥを遅延させてトリガ信号ＴＲＧとして出力する。Assuming that the comparison data SETDAT of the count value comparator 104 set by the CPU 10 is N + 1, the count value comparator 104 compares whether M <(N + 1) or not, and if M is less than (N + 1). For example, the selected output of the multiplexer 106 in the subsequent stage is set to 1 and the delay number data of the output DLCNT of the delay number calculator 105 is set to the delay circuit 1
It is output to 07. The delay number calculator 105 calculates and outputs the value of (M-1) as the delay clock number of the delay circuit 107 of the trigger pulse in the subsequent stage, and when it is (N + 1) or more, the selection output of the multiplexer 106 is set to 0. Does not delay the trigger pulse. That is, the multiplexer 10
The output DELAY of 6 represents the delay number of the trigger pulse, and the delay circuit 107 has the delay number given by DELAY ×
Trigger pulse PUL for the number of FFT sampling clocks
SE is delayed and output as a trigger signal TRG.

【００２１】これに対し、波形メモリ１１３に関して
は、カウント値比較器１１１により計測回数カウンタ１
０３のカウント数ＭがＭ＜（Ｎ＋１）であるかどうかを
比較して、Ｍが（Ｎ＋１）未満であれば遅延を行わない
こととしてＤＳＬＣＴをディセーブルにし、マルチプレ
クサ１１４はＡ／Ｄ変換器４の変換出力ＡＤＤＡＴＡを
選択して波形メモリ１１３を経ずに遅延なしで後段回路
に波形データＤＡＴＡとして出力する。On the other hand, regarding the waveform memory 113, the count counter 1 uses the count value comparator 111.
If the count number M of 03 is M <(N + 1), and if M is less than (N + 1), DSLCT is disabled because delay is not performed, and the multiplexer 114 causes the A / D converter 4 The converted output ADDATA is selected and output as waveform data DATA to the subsequent circuit without delay through the waveform memory 113.

【００２２】以上により、測定回数が（Ｎ＋１）未満の
場合には前述のの条件で測定が行われることになり、
図４に示すようにトリガ設定点から徐々に遅れたトリガ
点から窓関数演算処理が始まることになる。逆に、カウ
ント数Ｍが（Ｎ＋１）を越えると、カウント値比較器１
１１の出力ＲＤＥＮ，ＤＳＬＣＴがイネーブルになり、
マルチプレクサ１１４は波形メモリ１１３の出力ＤＬＤ
ＡＴを選択する。そして、読み出し開始アドレス演算器
１１２により（Ｎ−Ｍ）の演算を行い、波形メモリ１１
３の読み出し位置を（トリガ設定点に相当するアドレス
＋（Ｎ−Ｍ））と定めて波形データＤＬＤＡＴを出力す
る。From the above, when the number of measurements is less than (N + 1), the measurement is performed under the above-mentioned conditions,
As shown in FIG. 4, the window function calculation process starts from the trigger point that is gradually delayed from the trigger set point. Conversely, when the count number M exceeds (N + 1), the count value comparator 1
11 outputs RDEN and DSLCT are enabled,
The multiplexer 114 outputs the output DLD of the waveform memory 113.
Select AT. Then, the read start address calculator 112 calculates (N−M), and the waveform memory 11
The read position of 3 is defined as (address corresponding to the trigger set point + (NM)), and the waveform data DLDAT is output.

【００２３】図５は波形メモリ１１３の構成説明図であ
る。波形メモリ１１３にはトリガ設定点以前からのＡ／
Ｄ変換器４の出力データが格納されている。従って、波
形メモリ１１３の読み出しアドレスをトリガ点以前に設
定して波形データを読み出すことにより波形データに所
望の遅延時間を与えることができる。このとき、トリガ
パルスには遅延は生じないため見かけ上波形入力よりも
先にトリガがかかるプリトリガ状態になり、前述のの
状態が実現する。⌒このような，，の処理を順次
行って毎回のＦＦＴ結果を平均化回路１２０で平均化す
ることにより、窓関数による誤差を軽減できる。なお、
平均化回路１２０は、毎回のＦＦＴ演算結果と、表示用
メモリ８の一部に格納されたその加算結果を加算器１２
１により累算し、測定回数が２Ｋに達した時点で除算器
１２２により累算結果を２Ｋで除算して最終的な結果を
表示メモリ８に出力する。FIG. 5 is an explanatory diagram of the configuration of the waveform memory 113. The waveform memory 113 stores A /
The output data of the D converter 4 is stored. Therefore, it is possible to give a desired delay time to the waveform data by setting the read address of the waveform memory 113 before the trigger point and reading the waveform data. At this time, since the trigger pulse is not delayed, the pre-trigger state in which the trigger is apparently applied before the waveform input is entered, and the above-mentioned state is realized. ⌒ By sequentially performing the above processes, and averaging the FFT results every time by the averaging circuit 120, the error due to the window function can be reduced. In addition,
The averaging circuit 120 adds the FFT calculation result for each time and the addition result stored in a part of the display memory 8 to the adder 12
When the number of measurements reaches 2K, the divider 122 divides the accumulated result by 2K and outputs the final result to the display memory 8.

【００２４】他の実施例として、以下の態様が考えられ
る。 基準となるトリガ設定は、入力波形データそのものに
限るものではなく、外部からユーザーが入力する外部ト
リガパルスであってもよい。この場合も、その基準パル
スを遅延させたり、波形データを遅延させることによっ
て同様の測定が行える。As another embodiment, the following modes can be considered. The reference trigger setting is not limited to the input waveform data itself, and may be an external trigger pulse input by the user from the outside. Also in this case, the same measurement can be performed by delaying the reference pulse or the waveform data.

【００２５】基準点前後のトリガ点を順次選択する順
序は、実施例のように始めにトリガパルスを遅延させて
次に波形データを遅延させる例に限るものではなく、前
後で交互に選択するなど自由である。 平均化処理にあたっては、掃引回数や掃引部分の限定
による重み付けなど、測定対象に応じて、単純平均以外
の手法を用いてもよい。The order of sequentially selecting the trigger points before and after the reference point is not limited to the example in which the trigger pulse is first delayed and then the waveform data is delayed as in the embodiment, but the trigger points are alternately selected before and after. Be free. In the averaging process, a method other than simple averaging may be used depending on the measurement target, such as the number of sweeps or weighting by limiting the sweep portion.

【００２６】ＦＦＴ点数が可変の場合、波形メモリの
容量を調節することによってさらに長い周期でのトリガ
掃引が可能になり、周波数確度を高めることができる。 トリガイネーブル信号ＥＮＴＲＧを、ＣＰＵ１０から
直接トリガの設定条件を強制的に満たすようにして発生
させることもできる。これは、計測回数カウンタ１０３
のカウント出力ＣＯＵＮＴがＣＰＵ１０にも入力されて
いるのでＣＰＵ１０自体でトリガ条件を満たせることに
よる。When the number of FFT points is variable, by adjusting the capacity of the waveform memory, the trigger sweep can be performed in a longer period, and the frequency accuracy can be improved. The trigger enable signal ENTRG can be generated directly from the CPU 10 so as to forcibly satisfy the trigger setting condition. This is the measurement counter 103
Since the count output COUNT of is also input to the CPU 10, the CPU 10 itself can satisfy the trigger condition.

【００２７】すなわち、ＦＦＴ波形の測定に関しては、 ａ）バースト的に被測定波形が発生するもののトリガ条
件がその都度満たされてその都度トリガパルスがトリガ
レベル比較器１０１とトリガパルス発生器１０２により
発生される場合（画像メモリ３の内容は逐次更新され
る） ｂ）全くの単発波形としてあるいはａ）のようにはある
程度連続的にトリガ条件が満たされることのない被測定
波形となる場合などが考えられる。That is, regarding the measurement of the FFT waveform, a) Although the waveform to be measured is generated in a burst, the trigger condition is satisfied each time and the trigger pulse is generated by the trigger level comparator 101 and the trigger pulse generator 102 each time. When (the contents of the image memory 3 are sequentially updated) b) As a completely single-shot waveform, or as in a), there may be a case where the measured waveform is such that the trigger condition is not satisfied to some extent continuously. To be

【００２８】ａ）では、時間間隔が広がるものの毎回似
通った被測定波形が入力されることを想定している。こ
のような場合、トリガ条件が満たされる度に波形メモリ
１１３のデータまたはトリガクロックのいずれかを遅延
させて平均化処理を行うことで測定回数が増す毎にＦＦ
Ｔ演算結果の信頼性を高めることができる。この場合に
は、単純にトリガレベル比較器１０１の出力のみでトリ
ガイネーブル信号ＥＮＴＲＧを発生させて、トリガパル
ス発生器１０２からトリガパルスを生成させればよい。In a), it is assumed that a similar measured waveform is input every time although the time interval is widened. In such a case, each time the trigger condition is satisfied, either the data in the waveform memory 113 or the trigger clock is delayed to perform the averaging process, so that the FF is increased each time the number of measurements increases.
The reliability of the T calculation result can be improved. In this case, the trigger enable signal ENTRG may be generated only by the output of the trigger level comparator 101, and the trigger pulse may be generated from the trigger pulse generator 102.

【００２９】これに対し、ｂ）の場合には、一旦波形メ
モリ１１３に取り込んだ被測定データに対してＣＰＵ１
０の設定によってもトリガイネーブル信号ＥＮＴＲＧを
発生させられるようにしておき、例えば最初のトリガパ
ルスがトリガレベル比較器１０１とトリガパルス発生器
１０２により発生した後はＣＰＵ１０は計測回数カウン
タ１０３の出力ＣＯＵＮＴをモニタしてＳＥＴＤＡＴの
設定とともに自動的にトリガ点を変化させ、平均化処理
することを可能にする。なお、ａ）とｂ）の切換は測定
者がＣＰＵ１０に対して説低するものとする。On the other hand, in the case of b), the CPU 1 operates on the data to be measured once loaded in the waveform memory 113.
The trigger enable signal ENTRG is generated even by setting 0, and for example, after the first trigger pulse is generated by the trigger level comparator 101 and the trigger pulse generator 102, the CPU 10 changes the output COUNT of the measurement counter 103. It is possible to monitor and automatically change the trigger point together with the setting of SETDAT to perform the averaging process. It should be noted that the switching between a) and b) is assumed by the measurer to the CPU 10.

【００３０】[0030]

【発明の効果】以上説明したように、本発明によれば、
窓関数を用いながらも純度の高いスペクトラムが得られ
るＦＦＴアナライザを実現することにある。そして、時
間的な平均化処理では平均化できなかった位相情報につ
いても平均化処理が同時に行える。As described above, according to the present invention,
It is to realize an FFT analyzer that can obtain a spectrum with high purity while using a window function. Then, the averaging process can be simultaneously performed on the phase information that could not be averaged by the temporal averaging process.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の要部のブロック図である。FIG. 1 is a block diagram of a main part of an embodiment of the present invention.

【図２】図２のトリガパルス発生制御回路，波形メモリ
制御回路の具体例図である。FIG. 2 is a specific example diagram of a trigger pulse generation control circuit and a waveform memory control circuit of FIG.

【図３】図３の平均化回路の具体例図である。FIG. 3 is a specific example diagram of the averaging circuit of FIG.

【図４】図１の動作説明図である。FIG. 4 is an operation explanatory diagram of FIG. 1.

【図５】図２の波形メモリの動作説明図である。5 is an explanatory diagram of an operation of the waveform memory of FIG.

【図６】測定アナログ入力信号とサンプリングクロック
の周波数が等しいか整数倍の場合の動作説明図である。FIG. 6 is an operation explanatory diagram when the frequency of the measurement analog input signal and the frequency of the sampling clock are equal to each other or an integral multiple.

【図７】測定アナログ入力信号とサンプリングクロック
の周波数が等しくない場合の動作説明図である。FIG. 7 is an operation explanatory diagram when the frequencies of the measured analog input signal and the sampling clock are not equal.

【図８】窓関数を用いた場合の動作説明図である。FIG. 8 is an operation explanatory diagram when a window function is used.

【図９】窓関数の説明図である。FIG. 9 is an explanatory diagram of a window function.

【図１０】従来のＦＦＴアナライザの一例の要部のブロ
ック図である。FIG. 10 is a block diagram of a main part of an example of a conventional FFT analyzer.

【図１１】従来のバースト波形の解析説明図である。FIG. 11 is a diagram illustrating analysis of a conventional burst waveform.

【符号の説明】[Explanation of symbols]

１ 入力アンプ ２ アンチエイリアシングフィルタ ３ サンプルホールド回路 ４ Ａ／Ｄ変換器 ６ 窓関数乗算器 ７ ＦＦＴ演算器 ８ 表示用メモリ ９ 表示器 １００ トリガパルス発生制御回路 １１０ 波形メモリ制御回路 １２０ 平均化回路 1 Input Amplifier 2 Anti-aliasing Filter 3 Sample Hold Circuit 4 A / D Converter 6 Window Function Multiplier 7 FFT Calculator 8 Display Memory 9 Display 100 Trigger Pulse Generation Control Circuit 110 Waveform Memory Control Circuit 120 Averaging Circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】測定アナログ入力信号をＡ／Ｄ変換器に加
えてデジタル信号に変換し、このデジタル信号に対して
窓関数を乗算した後ＦＦＴ演算処理を行うＦＦＴアナラ
イザにおいて、 Ａ／Ｄ変換器の出力データを波形データとして格納する
第１のメモリと、 第１のメモリに格納された波形データと窓関数の相対位
置をＦＦＴのサンプリングクロック周期の整数倍の時間
関係で複数の位置にずらせるように制御するトリガ制御
回路と、 トリガ制御回路で設定されたそれぞれの位置関係におけ
る複数のＦＦＴ演算処理データ列を格納する第２のメモ
リと、 第２のメモリに格納された複数のＦＦＴ演算処理データ
列を平均化演算する平均化回路、を設けたことを特徴と
するＦＦＴアナライザ。1. An A / D converter for use in an FFT analyzer for converting a measured analog input signal to an A / D converter to convert it into a digital signal, multiplying the digital signal by a window function, and then performing an FFT operation process. The first memory for storing the output data of the waveform data as the waveform data, and the relative positions of the waveform data and the window function stored in the first memory are shifted to a plurality of positions with a time relationship that is an integral multiple of the FFT sampling clock cycle. Control circuit for controlling as described above, a second memory for storing a plurality of FFT operation processing data strings in respective positional relationships set by the trigger control circuit, and a plurality of FFT operation processing stored in the second memory An FFT analyzer comprising an averaging circuit for averaging data strings.