JPH063441Y2 - Differential output circuit for actuator drive - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、アクチュエータ駆動用差動出力回路、特に、
ディジタルオートパイロットで航空機のエルロン，エレ
ベータ等を駆動するアクチュエータを駆動するアクチュ
エータ駆動用差動出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a differential output circuit for driving an actuator, in particular,
The present invention relates to an actuator driving differential output circuit for driving an actuator that drives an aileron, elevator, etc. of an aircraft by a digital autopilot.

〔従来の技術〕[Conventional technology]

従来のアクチュエータ駆動用差動出力回路は、制御信
号，ジャイロ信号，アクチュエータからのフィードバッ
ク信号およびディザ用三角波をアナログ回路により加減
算し増幅した後、アナログコンパレータによりＰＷＭ化
した差動信号（２−ＣＨ出力）を出力する。この差動信
号によりアクチュエータはディザ作動（出力軸を低周期
で微小量の正逆回転させる。）しながら制御信号に比例
した角度まで回転する。In the conventional actuator driving differential output circuit, a control signal, a gyro signal, a feedback signal from an actuator, and a dither triangular wave are added / subtracted by an analog circuit, amplified, and then PWM-converted by an analog comparator (2-CH output). ) Is output. The differential signal causes the actuator to rotate to an angle proportional to the control signal while performing dithering (the output shaft is rotated by a small amount in the forward and reverse directions in a low cycle).

〔考案が解決しようとする問題点〕[Problems to be solved by the invention]

しかしながら、このような上述した従来のアクチュエー
タ駆動用差動出力回路は、アナログ方式特有の抵抗やコ
ンデンサおよび演算増幅器等の性能のバラツキがあるた
め、オフセットおよびゲイン調整作業が製造時において
個々の製品ごとに必要という欠点がある。However, in the above-described conventional actuator driving differential output circuit, there are variations in the performance of resistors, capacitors, operational amplifiers, etc. peculiar to the analog method, so the offset and gain adjustment work is performed for each individual product during manufacturing. It has the drawback of being necessary.

本考案の目的は上述した欠陥である調整が不用でありパ
ルス幅の精度が高く、かつ温度変動に対しても安定なア
クチュエータ駆動用差動出力回路を提供することにあ
る。An object of the present invention is to provide an actuator driving differential output circuit which does not require the above-mentioned adjustment which is a defect, has a high pulse width accuracy, and is stable against temperature fluctuations.

〔問題点を解決するための手段〕[Means for solving problems]

本考案のアクチュエータ駆動用差動出力回路は、航空機
のエルロン、エレベータ等を作動させるアクチュエータ
の駆動回路において、マイクロコンピュータから出力す
る一対の同期した制御信号をディジタル信号のまま信号
処理するレジスタ，コンパレータ，クロック，カウン
タ，フリップフロップ，ディジタルスイッチ等の電子回
路および電子回路から作り出した切替信号によってマイ
クロコンピュータから各レジスタへ制御信号と制御信号
の補数を出力するためのプログラムとから構成される。The actuator driving differential output circuit of the present invention is a register for driving a pair of synchronized control signals output from a microcomputer as a digital signal in a drive circuit of an actuator for operating an aileron, elevator, etc. of an aircraft, a comparator, It is composed of an electronic circuit such as a clock, a counter, a flip-flop, and a digital switch, and a program for outputting a control signal from the microcomputer to each register by a switching signal generated from the electronic circuit and a complement of the control signal.

〔実施例〕〔Example〕

次に、本考案の実施例について、図面を参照して説明す
る。Next, an embodiment of the present invention will be described with reference to the drawings.

第１図は本考案の一実施例を示すブロック図、第２図は
第１図に示す切替信号によって起動されるマイクロコン
ピュータの動作を説明するためのフローチャート、第３
図は第１図に示す各部の信号波形図である。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a flow chart for explaining the operation of the microcomputer activated by the switching signal shown in FIG. 1, and FIG.
The figure is a signal waveform diagram of each part shown in FIG.

第１図に示すアクチュエータ駆動用差動出力回路は、ク
ロック１と、カウンタ２と、マイクロコンピュータ３
と、レジスタ４−１，４−２と、コンパレータ５−１，
５−２と、フリップフロップ６−１，６−２と、ディジ
タルスイッチ７−１，７−２とを含んで構成される。The actuator driving differential output circuit shown in FIG. 1 includes a clock 1, a counter 2, and a microcomputer 3.
, Registers 4-1, 4-2, comparators 5-1,
5-2, flip-flops 6-1 and 6-2, and digital switches 7-1 and 7-2 are included.

クロック１はＰＷＭ（パルス幅変調）された第３図に示
すＣＷ信号２１１およびＣＣＷ信号２１２の分解能を決
定するクロック信号２０１を出力する。The clock 1 outputs the clock signal 201 which determines the resolution of the CW signal 211 and the CCW signal 212 shown in FIG. 3 which are PWM (pulse width modulation).

カウンタ２はクロック信号２０１を入力し、バイナリカ
ウンタによりカウントダウンするとともに、カウント値
をコンパレータ５−１，５−２へ出力する。また、アク
チュエータにディザ作動させるため半周期ごとに第３図
に示すセット信号２０５をフリップフロップ６−１，６
−２へ出力するとともにマイクロコンピュータ３へ割込
信号として出力して割込処理プログラムを起動させる。The counter 2 inputs the clock signal 201, counts down by the binary counter, and outputs the count value to the comparators 5-1 and 5-2. Further, in order to cause the actuator to perform dithering, the set signal 205 shown in FIG.
-2 and outputs it as an interrupt signal to the microcomputer 3 to activate the interrupt processing program.

さらに、セット信号２０５を分周してディザ周期に合致
した切替信号２０２をディジタルスイッチ７−１，７−
２へ出力する。Further, the set signal 205 is frequency-divided to output the switching signal 202 that matches the dither cycle to the digital switches 7-1 and 7-.
Output to 2.

マイクロコンピュータ３はカウンタ２からセット信号２
０５を入力してその半周期ごとに第２図に示すプログラ
ムを起動する。The microcomputer 3 outputs the set signal 2 from the counter 2.
When 05 is input, the program shown in FIG. 2 is started every half cycle.

割込処理プログラムが起動すると、処理ステップ１０１
での判断処理により切替が奇数回であるか偶数回である
か判定する。奇数回であれば処理ステップ１０２での出
力処理によりレジスタ４−１へマイクロコンピュータ３
からアクチュエータを制御するためのレジスタ２０３を
出力するとともに処理ステップ１０３での出力処理によ
りレジスタ４−２へアクチュエータを制御するためのレ
ジスタ出力２０８を出力する。When the interrupt processing program is started, processing step 101
It is determined whether the switching is an odd number of times or an even number of times by the determination processing in. If it is an odd number of times, the output process in the process step 102 is performed to the register 4-1 to the microcomputer 3
To output a register 203 for controlling the actuator and output a register output 208 for controlling the actuator to the register 4-2 by the output processing in process step 103.

次に、奇数回終了および割込終了処理を行なう処理ステ
ップ１０４を終え元に戻る。偶数回であれば処理ステッ
プ１０５での出力処理によりレジスタ４−１へアクチュ
エータを制御するためのレジスタ出力２０３を出力する
とともに処理ステップ１０６での出力処理によりレジス
タ４−２へアクチュエータを制御するためのレジスタ出
力２０８を出力する。Next, the processing step 104 for executing the odd number end processing and the interrupt end processing is ended and the process returns to the original. If it is an even number, the register output 203 for controlling the actuator is output to the register 4-1 by the output processing in the processing step 105, and the actuator output is controlled in the register 4-2 by the output processing in the processing step 106. The register output 208 is output.

次に、奇数回終了および割込終了処理を行なう処理ステ
ップ１０４を終え元に戻る。偶数回であれば処理ステッ
プ１０５での出力処理によりレジスタ４−１へアクチュ
エータを制御するためのレジスタ出力２０３を出力する
とともに処理ステップ１０６での出力処理によりレジス
タ４−２へアクチュエータを制御するためのレジスタ出
力２０８を出力する。Next, the processing step 104 for executing the odd number end processing and the interrupt end processing is ended and the process returns to the original. If it is an even number, the register output 203 for controlling the actuator is output to the register 4-1 by the output processing in the processing step 105, and the actuator output is controlled in the register 4-2 by the output processing in the processing step 106. The register output 208 is output.

次に、偶数回終了および割込終了処理を行なう処理ステ
ップ１０７を終え元に戻る。Next, the processing step 107 for performing the even-numbered end processing and the interrupt end processing is ended, and the processing returns to the original.

レジスタ４−１，４−２はマイクロコンピュータ３から
入力したアクチュエータ制御信号をラッチしてコンパレ
ータ５−１，５−２へ出力する。The registers 4-1 and 4-2 latch the actuator control signal input from the microcomputer 3 and output it to the comparators 5-1 and 5-2.

コンパレータ５−１，５−２はレジスタ４−１，４−２
から入力した制御信号とカウンタ２から入力したカウン
ト値とを比較して合致したときリセット信号２０４をフ
リップフロップ６−１，６−２へ出力する。The comparators 5-1 and 5-2 are registers 4-1 and 4-2.
The control signal input from the counter and the count value input from the counter 2 are compared, and when they match, the reset signal 204 is output to the flip-flops 6-1 and 6-2.

フリップフロップ６−１，６−２はカウンタ２から入力
したセット信号２０５とコンパレータ５−１，５０２か
ら入力したリセット信号２０４から制御信号に比例した
パルス幅のフリップフロップＱ出力２０６，２０９およ
びその反転信号であるフリップフロップ出力２０７，
２１０を出力する。The flip-flops 6-1 and 6-2 output the set signal 205 input from the counter 2 and the reset signal 204 input from the comparators 5-1 and 502, and flip-flop Q outputs 206 and 209 having pulse widths proportional to the control signal and their inversions. A flip-flop output 207 which is a signal,
210 is output.

ディジタルスイッチ７−１，７−２はカウンタ２の切替
信号２０２およびフリップフロップ６−１，６−２のフ
リップフロップＱ出力２０６，２０９およびフリップフ
ロップ出力２０７，２１０を入力する。The digital switches 7-1 and 7-2 input the switching signal 202 of the counter 2, the flip-flop Q outputs 206 and 209 and the flip-flop outputs 207 and 210 of the flip-flops 6-1 and 6-2.

レジスタ４−１，４−２が制御信号の補数を入力した場
合はフリップフロップ出力２０７，２１０を出力し、
制御信号を入力した場合はフリップフロップＱ出力２０
６，２０９を出力するよう切替えることによりＣＷ信号
２１１およびＣＣＷ信号２１２から互いに周期が一定で
差動の動きを行うＰＷＭ信号を出力する。このＰＷＭ信
号によってアクチュエータを駆動すると、第３図に示す
アクチュエータ作動２１３を得ることができる。When the registers 4-1 and 4-2 input the complement of the control signal, the flip-flop outputs 207 and 210 are output,
Flip-flop Q output 20 when a control signal is input
By switching so as to output 6, 209, PWM signals for outputting a constant motion are output from the CW signal 211 and the CCW signal 212. When the actuator is driven by this PWM signal, the actuator operation 213 shown in FIG. 3 can be obtained.

〔考案の効果〕[Effect of device]

本考案のアクチュエータ駆動用差動出力回路は、ディジ
タル回路化することによって、これまで必要であった電
気調整が不用となり、パルス幅の精度が向上し、かつ温
度変動に対しても安定にできるという効果がある。又処
理系を２系統で独立して構成することによって、制御信
号及びその補数を同一周期中に出力できるので、アクチ
ュエータをより正確に差動動作させることができる。The actuator drive differential output circuit of the present invention, by making it a digital circuit, eliminates the need for the electrical adjustment that has been required up to now, improves the accuracy of the pulse width, and stabilizes it against temperature fluctuations. effective. Further, since the control system and the complement thereof can be output in the same cycle by independently configuring the processing system with two systems, the actuator can be operated more accurately in the differential operation.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案の一実施例を示すブロック図、第２図は
第１図に示す切替信号によって起動されるマイクロコン
ピュータの動作を説明するためのフローチャート、第３
図は第１図に示す各部の信号波形図、第４図は従来の一
例を示すブロック図である。 １…クロック、２…カウンタ、３…マイクロコンピュー
タ、４−１，４−２…レジスタ、５−１，５−２…コン
パレータ、６−１，６−２…フリップフロップ、７−
１，７−２…ディジタルスイッチ、１００〜１０８…処
理ステップ、２０１…クロック信号、２０２…切替信
号、２０３，２０８…レジスタ出力、２０４…リセット
信号、２０５…セット信号、２０６，２０９…フリップ
フロップＱ出力、２０７，２１０…フリップフロップ
出力、２１１…ＣＷ信号、２１２…ＣＣＷ信号、２１３
…アクチュエータ作動。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a flow chart for explaining the operation of the microcomputer activated by the switching signal shown in FIG. 1, and FIG.
FIG. 4 is a signal waveform diagram of each part shown in FIG. 1, and FIG. 4 is a block diagram showing an example of the conventional art. 1 ... Clock, 2 ... Counter, 3 ... Microcomputer, 4-1, 4-2 ... Register, 5-1, 5-2 ... Comparator, 6-1, 6-2 ... Flip-flop, 7-
1, 7-2 ... Digital switch, 100-108 ... Processing step, 201 ... Clock signal, 202 ... Switching signal, 203, 208 ... Register output, 204 ... Reset signal, 205 ... Set signal, 206, 209 ... Flip-flop Q Outputs, 207, 210 ... Flip-flop outputs, 211 ... CW signals, 212 ... CCW signals, 213
… Actuator actuation.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】２系統の独立したディジタル処理系を備
え、この処理系からの出力をアクチュエータの差動駆動
用の制御信号とその補数として出力可能としたアクチュ
エータ駆動用差動出力回路において、 一対の同期した第１及び第２のディジタル出力を発生す
るマイクロコンピュータと、クロック信号を出力するク
ロックと、このクロック信号をカウントするカウンタと
を備え、 前記ディジタル処理系のうち第１の系統は、前記第１の
ディジタル出力をそれぞれ格納しレジスタ出力として出
力する第１のレジスタと、前記カウンタの出力と前記第
１のレジスタ出力をそれぞれ比較する第１のコンパレー
タと、前記カウンタの出力でセットされ前記第１のコン
パレータの出力にもとづいてリセットされうる第１のフ
リップフロップと、この第１のフリップフロップのそれ
ぞれについてＱ出力及び出力のいずれかを選択し差動
出力を出力する第１のディジタルスイッチとを含み、 前記ディジタル処理系のうち第２の系統は、前記第２の
ディジタル出力をそれぞれ格納しレジスタ出力として出
力する第２のレジスタと、前記カウンタの出力と前記第
２のレジスタ出力をそれぞれ比較する第２のコンパレー
タと、前記カウンタの出力でセットされ前記第２のコン
パレータの出力にもとづいてリセットされうる第２のフ
リップフロップと、この第２のフリップフロップのそれ
ぞれについてＱ出力及び出力のいずれかを選択し差動
出力を出力する第２のディジタルスイッチとを含み、 前記第１のレジスタと第２のレジスタに格納される数値
はそれぞれ交互に制御信号及び制御信号の補数とし、 前記第１及び第２のディジタルスイッチからの出力がこ
のスイッチの切り換え周期中に同時に制御信号及びその
補数として出力されることを特徴とするアクチュエータ
駆動用差動出力回路。1. A differential output circuit for driving an actuator, comprising two independent digital processing systems, wherein an output from this processing system can be output as a control signal for differential driving of an actuator and a complement thereof. A microcomputer for generating synchronized first and second digital outputs, a clock for outputting a clock signal, and a counter for counting the clock signal. A first register that stores the first digital output and outputs it as a register output, a first comparator that compares the output of the counter with the output of the first register, and a first register that is set by the output of the counter A first flip-flop that can be reset based on the output of the first comparator; A first digital switch for selecting one of the Q output and the output for each of the flip-flops and outputting a differential output, wherein a second system of the digital processing system outputs the second digital output. A second register for storing and outputting as a register output, a second comparator for comparing the output of the counter with the output of the second register, and an output of the second comparator set by the output of the counter A second flip-flop that can be reset based on the first flip-flop; and a second digital switch that outputs a differential output by selecting either the Q output or the output for each of the second flip-flops. Numerical values stored in the register and the second register are alternately the control signal and the complement of the control signal, An actuator driving differential output circuit, wherein the outputs from the first and second digital switches are simultaneously output as a control signal and its complement during a switching cycle of the switches.