JPH06337812A - Address generating mechanism - Google Patents

Abstract

PURPOSE:To efficiently generate an address without saving an address storage means in the middle of use to a data memory in an interruption processing and a sub-routine processing by using the plural address storage means and selectively using the plural address storage means. CONSTITUTION:The plural address storage means 61 and 62, an address allocation unit 5 generating the address from an address register, a control register 10 where selection information of the address storage means 61 and 62 are stored, an interruption detection part 9 detecting an interruption signal 8 and an instruction decoder 3 reading and decoding an instruction are provided. The selection of the address storage means 61 and 62 enables the easy switching of the address storage means 61 and 62 in accordance with address selection information stored in the control register 10.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、データメモリを有し、
そのデータメモリの内容を基にして処理を進めるディジ
タルシグナルプロセッサ（以下ＤＳＰと称する。）のア
ドレス生成機構に関し、特にデータメモリのアドレスを
指定するアドレス記憶手段を用いて、演算を行う場合の
アドレス記憶手段の使用方法に関するものである。The present invention has a data memory,
An address generation mechanism of a digital signal processor (hereinafter referred to as a DSP) that advances processing based on the contents of the data memory, and particularly, an address storage when an operation is performed by using an address storage means for designating an address of the data memory. It relates to how to use the means.

【０００２】[0002]

【従来の技術】半導体技術、マイクロプロセッサアーキ
テクチャなどの進歩により、プロセッサのメモリ空間を
プログラムメモリ空間とデータメモリ空間に分割し、命
令実行の高速化を図るハーバードアーキテクチャを採用
したＲＩＳＣプロセッサ、ＤＳＰ等の実用化が進んでい
る。2. Description of the Related Art With advances in semiconductor technology and microprocessor architecture, the memory space of a processor is divided into a program memory space and a data memory space, and RISC processors, DSPs, etc. adopting a Harvard architecture for speeding up instruction execution. Practical application is progressing.

【０００３】斯かるＤＳＰで行う信号処理は、アナログ
処理に比較して高精度処理が可能であり、またパラメー
タの設定によりフィルタ特性などの任意の特性が安定し
て均一に得られる。さらにＤＳＰの使用により、アナロ
グ構成に比べて部品の精度に起因する微調整を行うこと
が不要であるなどの特徴を有しており、近年様々な分野
で急速に普及が進んでいる。このＤＳＰの応用分野とし
ては、音声信号処理、通信信号処理、計測信号処理、画
像信号処理、音響処理等のディジタル信号処理の幅広い
分野において利用されている。The signal processing performed by such a DSP can be performed with higher accuracy than analog processing, and arbitrary characteristics such as filter characteristics can be stably and uniformly obtained by setting parameters. Further, the use of the DSP has a feature that it is not necessary to perform fine adjustment due to the precision of parts as compared with the analog configuration, and has been rapidly popularized in various fields in recent years. The DSP is used in a wide range of digital signal processing such as voice signal processing, communication signal processing, measurement signal processing, image signal processing, and sound processing as an application field.

【０００４】例えば、ＤＳＰにおいて音声信号処理を行
う場合には、一定時間間隔で割り込みを発生させ、その
タイミングに従って、音声データをＡＤコンバータによ
り取り込み、そのデータを基に割り込み処理、或るいは
サブルーチンコールなどの処理を行っていた。このよう
な割り込み処理においては、アドレスレジスタの内容を
データメモリなどに保存しておいて、新たにアドレスレ
ジスタに値を設定することによリ処理を行い、その処理
の終了後、保存されているアドレスレジスタの内容を読
み出すことにより、元の処理を継続していた。For example, in the case of performing voice signal processing in a DSP, an interrupt is generated at a constant time interval, voice data is taken in by an AD converter in accordance with the timing, and interrupt processing is performed based on the data, or a subroutine call is made. And so on. In such an interrupt process, the contents of the address register are saved in a data memory or the like, and a new process is performed by setting a new value in the address register, and the process is saved after the end of the process. The original processing was continued by reading the contents of the address register.

【０００５】図４は、従来のＤＳＰにおけるアドレス記
憶手段を備えた、アドレス生成機構の概略構成図であ
る。FIG. 4 is a schematic configuration diagram of an address generation mechanism provided with an address storage means in a conventional DSP.

【０００６】図４における１は次に実行するプログラム
のアドレスが格納されているプログラムカウンタ、２は
プログラムの命令コードなどが格納されているプログラ
ムメモリ、３はプログラムメモリ２に格納されている命
令コードを読み込み、解読する命令デコーダ、４は演算
に用いるデータが格納されているデータメモリ、５はデ
ータメモリ４のアドレスを指定するアドレスアロケーシ
ョンユニット、６はアドレスアロケーションユニット５
のアドレスを指定するために用いられるアドレス記憶部
であり、このアドレス記憶部６は、第１のアドレス記憶
手段６１及び第２のアドレス記憶手段６２から構成され
ている。７は割り込み信号、８は割り込み信号７を検出
する割り込み検出部、９はアドレスアロケーションユニ
ット５の出力と、アドレス記憶部６の内容とが一致する
か否かの判定を行うアドレス比較器である。In FIG. 4, 1 is a program counter in which the address of the program to be executed next is stored, 2 is a program memory in which the instruction code of the program is stored, and 3 is an instruction code stored in the program memory 2. An instruction decoder for reading and decoding the data, 4 is a data memory in which data used for operation is stored, 5 is an address allocation unit for designating an address of the data memory 4, and 6 is an address allocation unit 5.
The address storage unit 6 is used to specify the address of the address storage unit 6. The address storage unit 6 includes a first address storage unit 61 and a second address storage unit 62. Reference numeral 7 is an interrupt signal, 8 is an interrupt detection unit that detects the interrupt signal 7, and 9 is an address comparator that determines whether or not the output of the address allocation unit 5 and the contents of the address storage unit 6 match.

【０００７】次に図５は、前記第１のアドレス記憶手段
６１の内部構成を示す構成図である。同図における６１
ａはアドレスアロケーションユニット５で生成されるア
ドレスの基となるアドレスが格納されている第１のアド
レスレジスタ、６１ｂは第１のアドレスレジスタ６１ａ
に対する増減値が格納されている第１のオフセットレジ
スタ、６１ｃはデータメモリ４のループ開始アドレスが
格納されている第１のループアドレスレジスタ、６１ｄ
はデータメモリ４のループ終了アドレスが格納されてい
る第１のループエンドアドレスレジスタである。Next, FIG. 5 is a configuration diagram showing an internal configuration of the first address storage means 61. 61 in FIG.
a is a first address register that stores the address that is the basis of the address generated by the address allocation unit 5, and 61b is the first address register 61a.
61c is a first offset register that stores the increase / decrease value with respect to, and 61c is a first loop address register that stores the loop start address of the data memory 4, 61d
Is a first loop end address register in which the loop end address of the data memory 4 is stored.

【０００８】図６は、前記第２のアドレス記憶手段６２
の内部構成を示す構成図であり、その内部構成は図５に
示す第１のアドレス記憶手段６１の内部構成と同じであ
るので説明は省略する。FIG. 6 shows the second address storage means 62.
6 is a configuration diagram showing the internal configuration of the first address storage means 61, and its description is omitted.

【０００９】図７、及び図８は、従来のＤＳＰにおける
サブルーチンコールを含んだプログラム例であり、図７
はメインル−チンのプログラム例、図８はサブル−チン
のプログラム例である。図７のｎ−ｌ−７、・・・・、ｎ−
ｌ、・・・・、ｎ、・・・・、ｎ＋３、並びに、図８のｍ、ｍ＋
１、・・・・、ｍ＋５、・・・・、ｍ＋ｓ、・・・・、ｍ＋ｓ＋６は
夫々アドレスを示しており、また枠内はプログラムを示
している。プログラム中のＡ０、Ｃ０、ＬＢ０、ＬＥ
０、及びＡ１は、それぞれ第１のアドレスレジスタ６１
ａ、第１のオフセットレジスタ６１ｂ、第１のループア
ドレスレジスタ６１ｃ、第１のループエンドアドレスレ
ジスタ６１ｄ、及び第２のアドレスレジスタ６２ａを示
している。FIGS. 7 and 8 are examples of programs including a subroutine call in a conventional DSP.
Is a program example of main routine, and FIG. 8 is a program example of subroutine. N-l-7, ..., N- of FIG.
l, ..., N, ..., N + 3, and m, m + in FIG.
.., m + 5, ..., M + s, ..., M + s + 6 respectively indicate addresses, and the boxes indicate programs. A0, C0, LB0, LE in the program
0 and A1 are the first address register 61, respectively.
a, a first offset register 61b, a first loop address register 61c, a first loop end address register 61d, and a second address register 62a.

【００１０】ここで、ｌｏａｄ Ｘ，ＹはレジスタＸに
定数＜Ｙ＞を格納する命令であることを意味する機械
語、ｍｏｖｅ （Ｘ＋），Ｙは、レジスタＹの内容を、
レジスタＸに示されるアドレスに該当するデータメモリ
４に格納し、レジスタＸの値を１インクリメントする命
令であることを意味する機械語、ｃａｌｌ ＺはＺ番地
以降のサブルーチンを実行する命令であることを意味す
る機械語、ｍａｃ ＋は乗算器（明示せず）において、
演算を行うとともに、アドレスアロケ−ションユニット
５のアドレスを１インクリメントする命令であることを
意味する機械語、ｒｐｔ Ｗは、次の命令をＷ回繰り返
す命令であることを意味する機械語、ｍｏｖｅ Ｘ，
（Ｙ＋）はレジスタＹに示されるアドレスのデータをレ
ジスタＸに格納し、レジスタＹを１インクリメントする
命令であることを意味する機械語、ｒｅｔはサブルーチ
ンを終了し、サブルーチンＺの次の命令を実行すること
を意味する機械語である。尚、＜ ＞は定数を示してい
る。Here, load X, Y is a machine language meaning that it is an instruction to store the constant <Y> in the register X, move (X +), Y is the contents of the register Y,
Call Z is a machine language meaning that it is an instruction for storing in the data memory 4 corresponding to the address indicated by the register X and incrementing the value of the register X by 1, call Z is an instruction for executing a subroutine after the address Z. Meaning machine language, mac +, in a multiplier (not explicitly shown)
A machine language that means an instruction that performs an operation and increments the address of the address allocation unit 5 by 1, rpt W is a machine language that means an instruction that repeats the next instruction W times, move X ，
(Y +) is a machine language that means that the data at the address indicated in the register Y is stored in the register X and the register Y is incremented by 1, and ret ends the subroutine and executes the next instruction of the subroutine Z. It is a machine language that means to do. Note that <> indicates a constant.

【００１１】ここで、図７におけるプログラム例の実行
動作を図４乃至図６に基づいて説明する。命令ｌｏａｄ
Ａ０，２０００、命令ｌｏａｄ Ｃ０，２００、命令
ｌｏａｄ ＬＢ０，２０００、及び命令ｌｏａｄ ＬＥ
０，２１００が順次実行されると、第１のアドレスレジ
スタ６１ａ、第１のオフセットレジスタ６１ｂ、第１の
ループアドレスレジスタ６１ｃ、及び第１のループエン
ドアドレスレジスタ６１ｄには、それぞれ、＜２０００
＞、＜２００＞、＜２０００＞、及び＜２１００＞が格
納される。The execution operation of the program example shown in FIG. 7 will be described with reference to FIGS. 4 to 6. Instruction load
A0, 2000, instruction load C0, 200, instruction load LB0, 2000, and instruction load LE
When 0 and 2100 are sequentially executed, the first address register 61a, the first offset register 61b, the first loop address register 61c, and the first loop end address register 61d respectively have <2000.
>, <200>, <2000>, and <2100> are stored.

【００１２】続いて命令ｒｐｔ １００が実行され、命
令ｍａｃ ＋が１００回繰り返される。ここで、アドレ
ス比較器９は、逐次アドレスアロケ−ションユニット５
の内容と、第１のループエンドアドレスレジスタ６１ｄ
の内容を比較し、一致した場合にのみ、アドレスアロケ
−ションユニット５の内容を、第１のループアドレスレ
ジスタ６１ｃの値に置き替える。Then, the instruction rpt 100 is executed, and the instruction mac + is repeated 100 times. Here, the address comparator 9 is used for the sequential address allocation unit 5
And the contents of the first loop end address register 61d
The contents of the address allocation unit 5 are replaced with the value of the first loop address register 61c only when the contents are compared.

【００１３】続いてｎ番地の命令ｃａｌｌ ｍが実行さ
れると、ｍ番地以降のサブルーチンが実行される。第１
のアドレスレジスタ６１ａ、第１のオフセットレジスタ
６１ｂ、第１のループアドレスレジスタ６１ｃ、及び第
１のループエンドアドレスレジスタ６１ｄは、このサブ
ルーチンの中で使用されるため、メインルーチンにおい
て格納されている値をデータメモリ４に退避させる。こ
の後、サブルーチンを実行するべく図８のサブルーチン
のプログラムのｍ＋２番地乃至ｍ＋５番地の命令が実行
されると、第１のアドレスレジスタ６１ａ、第１のオフ
セットレジスタ６１ｂ、第１のループアドレスレジスタ
６１ｃ、及び第１のループエンドアドレスレジスタ６１
ｄの値は、順次データメモリの４０００番地乃至４００
３番地に格納される。When the instruction call m at the address n is subsequently executed, the subroutines at the addresses after the address m are executed. First
Since the address register 61a, the first offset register 61b, the first loop address register 61c, and the first loop end address register 61d are used in this subroutine, the values stored in the main routine are It is saved in the data memory 4. After that, when the instructions at addresses m + 2 to m + 5 of the program of the subroutine of FIG. 8 are executed to execute the subroutine, the first address register 61a, the first offset register 61b, the first loop address register 61c, And the first loop end address register 61
The value of d is sequentially 4000 to 400 in the data memory.
It is stored at address 3.

【００１４】サブルーチン内での処理が終了すると、ｍ
＋ｓ番地乃至ｍ＋ｓ＋６番地の命令が実行され、第１の
アドレスレジスタ６１ａ、第１のオフセットレジスタ６
１ｂ、第１のループアドレスレジスタ６１ｃ、及び第１
のループエンドアドレスレジスタ６１ｄに、データメモ
リ４の４０００番地以降に格納されているデータをそれ
ぞれ復帰させる。さらに、ｍ＋ｓ＋６番地のｒｅｔが実
行されると、プログラムは再度ｎ＋２番地以降のメイン
プログラムが順次実行される。When the processing in the subroutine is completed, m
The instructions at addresses + s to m + s + 6 are executed, and the first address register 61a and the first offset register 6 are executed.
1b, the first loop address register 61c, and the first
The data stored at addresses 4000 and after of the data memory 4 are restored to the loop end address register 61d. Further, when the ret at the address m + s + 6 is executed, the main program after the address n + 2 is sequentially executed again.

【００１５】従って、再度命令ｒｐｔ １００及び命令
ｍａｃ ＋を実行する場合にも、第１のアドレスレジス
タ６１ａ、第１のオフセットレジスタ６１ｂ、第１のル
ープアドレスレジスタ６１ｃ、及び第１のループエンド
アドレスレジスタ６１ｄの値を設定する必要はない。Therefore, even when the instruction rpt 100 and the instruction mac + are executed again, the first address register 61a, the first offset register 61b, the first loop address register 61c, and the first loop end address register. It is not necessary to set the value of 61d.

【００１６】[0016]

【発明が解決しようとする課題】上述のように、従来の
ディジタル計算機において、プログラムを実行する場合
には、データメモリのアドレスを指定するために、複数
のアドレス記憶手段を用いており、それを選択すること
により演算を行っていた。As described above, in the conventional digital computer, when the program is executed, a plurality of address storage means are used to specify the address of the data memory. Calculation was performed by selecting.

【００１７】一方、割り込み処理やサブルーチンコール
などにおいては、別途アドレス記憶手段を必要とするた
め、アドレス記憶手段の内容をプログラムにより、一旦
データメモリに退避しておき、処理が終了すると、その
内容をアドレス記憶手段に復帰することが行われてい
た。従って、アドレス記憶手段の退避、復帰という処理
のオーバーヘッドが生じ、演算実行の高速化の妨げとな
っていた。On the other hand, interrupt processing or subroutine call requires a separate address storage means, so the contents of the address storage means are temporarily saved in the data memory by the program, and when the processing is completed, the contents are saved. Returning to the address storage means was performed. Therefore, the processing overhead of saving and restoring the address storage means is generated, which hinders the speeding up of calculation execution.

【００１８】そこで、本発明は前述の問題点に鑑みて為
されたものであり、アドレス記憶手段を複数組用意し、
その選択をコントロールレジスタにより行うことによ
り、複数のアドレス記憶手段を効率よく用いるアドレス
生成機構を提供することを目的とする。Therefore, the present invention has been made in view of the above problems, and a plurality of sets of address storage means are prepared,
An object of the present invention is to provide an address generation mechanism that efficiently uses a plurality of address storage means by making the selection by the control register.

【００１９】[0019]

【課題を解決するための手段】前記問題点を解決するた
めに、本発明のアドレス生成機構は複数組のアドレス記
憶手段からなるアドレス記憶部と、アドレス記憶手段の
選択情報が格納されているコントロールレジスタと、割
り込み信号を検出する割り込み検出部と、命令コードを
格納し、命令コードの解読を行う命令デコーダと、デー
タメモリのアドレスを指定するアドレスアロケーション
ユニットと、を備えることにより、割り込み処理やアド
レス記憶手段の切り替え命令、或るいはアドレス記憶手
段の選択命令により、コントロールレジスタの選択情報
の選択を行い、アドレス記憶部の複数のアドレス記憶手
段から所望のアドレス記憶手段を選択する機能を有す
る。In order to solve the above-mentioned problems, the address generation mechanism of the present invention has an address storage unit comprising a plurality of sets of address storage units, and a control storing selection information of the address storage units. By providing a register, an interrupt detection unit that detects an interrupt signal, an instruction decoder that stores an instruction code and decodes the instruction code, and an address allocation unit that specifies the address of the data memory, interrupt processing and address It has a function of selecting the selection information of the control register by a storage means switching instruction or an address storage selection instruction and selecting a desired address storage means from a plurality of address storage means of the address storage unit.

【００２０】[0020]

【作用】上述の手段によれば、割り込み信号が発生した
場合には、割り込み検出部で前記割り込み信号が検出さ
れ、コントロールレジスタの値が変更される。また、サ
ブルーチンコールなどの場合には、サブルーチンの先頭
に於て、アドレス記憶手段の選択、或るいはアドレス記
憶手段の切り替えを一括して行う命令を実行されると、
命令デコーダによりアドレス選択情報が決定され、コン
トロールレジスタに格納される。According to the above means, when the interrupt signal is generated, the interrupt detecting section detects the interrupt signal and changes the value of the control register. Further, in the case of a subroutine call or the like, at the beginning of the subroutine, if an instruction for collectively selecting the address storage means or switching the address storage means is executed,
Address selection information is determined by the instruction decoder and stored in the control register.

【００２１】[0021]

【実施例】図１は本発明のアドレス生成機構を備えたデ
ィジタルシグナルプロセッサの一実施例の概略構成図を
示す。1 is a schematic block diagram of an embodiment of a digital signal processor having an address generating mechanism of the present invention.

【００２２】図１において、従来例の図４と同一機能を
有するものについては、同一番号を付し、その説明は省
略する。In FIG. 1, components having the same functions as those of the conventional example shown in FIG. 4 are designated by the same reference numerals, and the description thereof will be omitted.

【００２３】本発明が従来例と異なる点は、コントロー
ルレジスタ１０を命令デコーダ３とアドレスアロケーシ
ョンユニット５との間に設けたことであり、該コントロ
ールレジスタ１０は、アドレス記憶部６のうち第１のア
ドレス記憶手段６１或るいは第２のアドレス記憶手段６
２のいずれか１組のアドレス記憶手段を選択する選択信
号を格納しており、この選択信号はアドレスアロケーシ
ョンユニット５に送出されるように構成されている。こ
こで、選択信号の値が＜０＞の場合には第１のアドレス
記憶手段６１を、また選択信号の値が＜１＞の場合には
第２のアドレス記憶手段６２を選択するように構成され
ている。The present invention is different from the conventional example in that a control register 10 is provided between the instruction decoder 3 and the address allocation unit 5, and the control register 10 is the first of the address storage units 6. Address storage means 61 or second address storage means 6
A selection signal for selecting any one of the two sets of address storage means is stored, and this selection signal is sent to the address allocation unit 5. Here, the first address storage means 61 is selected when the value of the selection signal is <0>, and the second address storage means 62 is selected when the value of the selection signal is <1>. Has been done.

【００２４】図２、及び図３は、本発明のアドレス生成
機構を備えたＤＳＰにおけるサブルーチンコールを含ん
だプログラム例であり、図２はメインル−チンのプログ
ラム例、図３（ａ）はサブル−チンのプログラム例、図
３（ｂ）は図３（ａ）とは別のサブル−チンのプログラ
ム例であリ、ｃｈｇ ＡＲはアドレス記憶手段を変更す
る命令であることを意味する機械語、ｓｅｌｅｃｔ Ａ
Ｒ０及びｓｅｌｅｃｔＡＲ１は、それぞれ、第１又は第
２のアドレス記憶手段６１又は６２を選択する命令であ
ることを意味する機械語である。2 and 3 are examples of programs including a subroutine call in the DSP having the address generation mechanism of the present invention. FIG. 2 is an example of a main routine program, and FIG. 3 (a) is a subroutine. A program example of Chin, FIG. 3B is a program example of a subroutine different from FIG. 3A, and chg AR is a machine language meaning that it is an instruction to change the address storage means, select. A
R0 and selectAR1 are machine words meaning that they are instructions for selecting the first or second address storage means 61 or 62, respectively.

【００２５】メインル−チンに関する命令の説明は従来
例に示す図７と同じであるので省略する。尚、アドレス
記憶部６は、メインルーチンにおいて第１のアドレス記
憶手段６１が選択されており、コントロールレジスタ１
０には＜０＞が格納されている。The description of the instructions relating to the main routine is the same as that of FIG. In the address storage unit 6, the first address storage unit 61 is selected in the main routine, and the control register 1
<0> is stored in 0.

【００２６】図２において、ｎ−ｌ−７番地乃至ｎ−１
番地の実行が行われた後、ｎ番地の命令ｃａｌｌ ｍが
実行されると、図３（ａ）に示すｍ番地からのサブルー
チンが実行される。命令デコーダ３において命令ｃｈｇ
ＡＲが読み込みまれて解読される。解読された命令は
アドレス記憶手段を変更する命令であるので、アドレス
記憶部６は第１のアドレス記憶手段６１から第２のアド
レス記憶手段６２に切り替えられるとともに、コントロ
−ルレジスタ１０の値は＜１＞となる。以降順次サブル
ーチンが実行され、実行が終了すると、次にｍ＋ｓ番地
の命令ｃｈｇＡＲが実行され、アドレス記憶部６が第２
のアドレス記憶手段６２から第１のアドレス記憶手段６
１に切り替えられるとともに、コントロールレジスタ１
０に＜０＞が格納され、命令ｒｅｔが実行され、これ以
降図２のメインルーチンが実行される。In FIG. 2, addresses n-1 to n-1.
When the instruction call m at the address n is executed after the execution of the address, the subroutine from the address m shown in FIG. 3A is executed. Instruction chg in the instruction decoder 3
The AR is read and decrypted. Since the decoded instruction is an instruction to change the address storage means, the address storage unit 6 is switched from the first address storage means 61 to the second address storage means 62, and the value of the control register 10 is <1. >. Subsequent subroutines are sequentially executed, and when the execution is completed, the instruction chgAR at the address m + s is executed next, and the address storage unit 6 stores the second
Address storage means 62 to first address storage means 6
1 and the control register 1
<0> is stored in 0, the instruction ret is executed, and thereafter, the main routine of FIG. 2 is executed.

【００２７】別のサブルーチンの例である、図３（ｂ）
に示すサブル−チンが実行された場合について説明す
る。命令ｓｅｌｅｃｔ ＡＲ１及び命令ｓｅｌｅｃｔ
ＡＲ０は命令ｃｈｇ ＡＲと同一の働きをしており、命
令ｓｅｌｅｃｔ ＡＲ１が命令デコーダ３において、ア
ドレス記憶部６のうち第２のアドレス記憶手段６２を選
択する命令として、解読される。前記命令ｓｅｌｅｃｔ
ＡＲ１が実行されると、アドレス記憶部６としては第
２のアドレス記憶手段６２が選択されるとともに、コン
トロ−ルレジスタ１０の値は＜１＞となる。また、命令
ｓｅｌｅｃｔ ＡＲ０が命令デコーダ３において、アド
レス記憶部６のうち第１のアドレス記憶手段６１を選択
する命令として、解読される。前記命令ｓｅｌｅｃｔ
ＡＲ０が実行されると、アドレス記憶部６としては第１
のアドレス記憶手段６１が選択されるとともに、コント
ロ−ルレジスタ１０の値は＜０＞となる。FIG. 3B is an example of another subroutine.
The case where the subroutine shown in (1) is executed will be described. Instruction select AR1 and instruction select
AR0 has the same function as the instruction chg AR, and the instruction select AR1 is decoded in the instruction decoder 3 as an instruction to select the second address storage means 62 in the address storage unit 6. The instruction select
When AR1 is executed, the second address storage unit 62 is selected as the address storage unit 6 and the value of the control register 10 becomes <1>. Further, the instruction select AR0 is decoded in the instruction decoder 3 as an instruction to select the first address storage means 61 in the address storage unit 6. The instruction select
When AR0 is executed, the first address storage unit 6
The address storage means 61 is selected, and the value of the control register 10 becomes <0>.

【００２８】尚、本実施例においては、アドレス記憶部
６の選択は、アドレス記憶手段切り替え命令、及びアド
レス記憶手段指定命令により行ったが、割り込みが発生
した場合には、割り込み信号７が割り込み検出部８によ
り検出され、自動的にコントロールレジスタ１０のアド
レス選択情報を決定し、アドレス記憶手段を切り替える
ことも可能である。In this embodiment, the address storage unit 6 is selected by the address storage unit switching instruction and the address storage unit designation instruction. However, when an interrupt occurs, the interrupt signal 7 detects the interrupt. It is also possible to detect the address selection information of the control register 10 automatically by the unit 8 and switch the address storage means.

【００２９】以上の説明が示す如く、アドレス記憶部６
の制御をコントロールレジスタ１０により行うことによ
り、プログラムのステップ数の削減し、プログラム実行
の高速化を計ることが可能となる。As described above, the address storage unit 6
By controlling the control by the control register 10, it is possible to reduce the number of steps of the program and speed up the program execution.

【００３０】[0030]

【発明の効果】本発明は以上の説明から明らかなよう
に、割り込み信号の検出、或るいはアドレス記憶手段の
切り替え命令及びアドレス記憶手段の選択命令により、
アドレス記憶手段の選択情報が格納されているコントロ
−ルレジスタを制御し、アドレス記憶部の複数のアドレ
ス記憶手段は、コントロールレジスタにおけるアドレス
選択情報の選択に従って決定されるため、現在、使用し
ていないアドレス記憶手段を容易に選択することが可能
である。従来、複数ステップにより行っていたアドレス
記憶手段に格納されているデータをデータメモリに退避
する命令を実行する必要がなくなる結果、１命令でアド
レス記憶手段を切り替えることができると共に、プログ
ラムのステップ数が削減され、更にプログラム実行の高
速化を図ることが可能となる。As is apparent from the above description, the present invention can detect an interrupt signal, or an instruction for switching the address storage means and an instruction for selecting the address storage means.
The control register that stores the selection information of the address storage means is controlled, and the plurality of address storage means of the address storage section are determined according to the selection of the address selection information in the control register. It is possible to easily select the storage means. As a result of eliminating the need to execute the instruction for saving the data stored in the address storage means to the data memory, which has been conventionally performed by a plurality of steps, the address storage means can be switched by one instruction and the number of steps of the program can be reduced. It is possible to reduce the number of programs and speed up program execution.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のアドレス生成機構を備えたＤＳＰの概
略構成図FIG. 1 is a schematic configuration diagram of a DSP having an address generation mechanism of the present invention.

【図２】本発明のアドレス生成機構を備えたＤＳＰにお
けるメインルーチンの一例FIG. 2 is an example of a main routine in a DSP having an address generation mechanism of the present invention.

【図３】本発明のアドレス生成機構を備えたＤＳＰにお
けるサブルーチンの一例FIG. 3 is an example of a subroutine in a DSP having an address generation mechanism of the present invention.

【図４】従来例のアドレス生成機構を備えたＤＳＰの一
実施例の概略構成図FIG. 4 is a schematic configuration diagram of one embodiment of a DSP having a conventional address generation mechanism.

【図５】従来例のアドレス生成機構を備えたＤＳＰにお
ける第１のアドレス記憶手段６１の構成図FIG. 5 is a configuration diagram of a first address storage means 61 in a DSP having a conventional address generation mechanism.

【図６】従来例のアドレス生成機構を備えたＤＳＰにお
ける第２のアドレス記憶手段６２の構成図FIG. 6 is a configuration diagram of a second address storage means 62 in a DSP having a conventional address generation mechanism.

【図７】従来例のアドレス生成機構を備えたＤＳＰにお
けるメインルーチンの一例FIG. 7 shows an example of a main routine in a DSP having a conventional address generation mechanism.

【図８】従来例のアドレス生成機構を備えたＤＳＰにお
けるサブルーチンの一例FIG. 8 shows an example of a subroutine in a DSP having a conventional address generation mechanism.

【符号の説明】[Explanation of symbols]

３ 命令デコーダ ４ データメモリ ５ アドレスアロケーションユニット ６ アドレス記憶部 ７ 割り込み信号 ８ 割り込み検出部 ９ アドレス比較器 １０ コントロールレジスタ ６１ 第１のアドレス記憶手段 ６１ａ 第１のアドレスレジスタ ６２ｂ 第１のオフセットレジスタ ６３ｃ 第１のループアドレスレジスタ ６４ｄ 第１のループエンドアドレスレジスタ ６２ 第２のアドレス記憶手段 ６２ａ 第２のアドレスレジスタ ６２ｂ 第２のオフセットレジスタ ６２ｃ 第２のループアドレスレジスタ ６２ｄ 第２のループエンドアドレスレジスタ 3 instruction decoder 4 data memory 5 address allocation unit 6 address storage unit 7 interrupt signal 8 interrupt detection unit 9 address comparator 10 control register 61 first address storage unit 61a first address register 62b first offset register 63c first Loop address register 64d first loop end address register 62 second address storage means 62a second address register 62b second offset register 62c second loop address register 62d second loop end address register

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 昭 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Akira Yoshida 2-18 Keihan Hondori, Moriguchi City, Osaka Sanyo Electric Co., Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 演算に用いるデータが格納されているデ
ータメモリと、該データメモリのアドレスを指定するア
ドレスアロケーションユニットと、該アドレスアロケー
ションユニットが指定するアドレスの基となるアドレス
を格納する少なくとも２組のアドレス記憶手段と、該ア
ドレス記憶手段のうち有効となるアドレス記憶手段の選
択情報を格納すると共に、前記アドレスアロケーション
ユニットに対して該選択情報を送出するコントロールレ
ジスタと、を備え、 前記アドレス記憶手段の選択は、前記コントロールレジ
スタの選択情報に基づいて行われることを特徴とするア
ドレス生成機構。1. A data memory in which data used for calculation is stored, an address allocation unit for designating an address of the data memory, and at least two sets for storing an address which is a basis of an address designated by the address allocation unit. Address storage means, and a control register that stores selection information of an effective address storage means among the address storage means and sends the selection information to the address allocation unit. The address generation mechanism is characterized in that the selection is performed based on the selection information of the control register. 【請求項２】 命令のデコードを行う命令デコーダを備
え、該命令デコーダで解読された命令が、前記アドレス
記憶手段の切り替え命令、或るいはアドレス記憶手段の
指定命令の場合には、前記命令に従ってコントロールレ
ジスタの選択情報が選択されることによって前記アドレ
ス記憶手段を決定することを特徴とする請求項１記載の
アドレス生成機構。2. An instruction decoder for decoding an instruction is provided, and when the instruction decoded by the instruction decoder is a switching instruction of the address storage means or a designation instruction of the address storage means, the instruction is followed according to the instruction. 2. The address generating mechanism according to claim 1, wherein the address storing means is determined by selecting selection information of a control register. 【請求項３】 割り込み信号を検出する割り込み検出部
を備え、該割り込み検出部において割り込み信号が検出
されると、前記コントロールレジスタの選択情報に基づ
いて前記アドレス記憶手段の選択を行うことを特徴とす
る請求項１記載のアドレス生成機構。3. An interrupt detecting section for detecting an interrupt signal is provided, and when the interrupt detecting section detects an interrupt signal, the address storage means is selected based on selection information of the control register. The address generation mechanism according to claim 1. 【請求項４】 前記アドレス記憶手段は、少なくとも前
記アドレスアロケーションユニットで生成されるアドレ
スの基となるアドレスが格納されているアドレスレジス
タと、該アドレスレジスタに対する増減値が格納されて
いるオフセットレジスタと、からなることを特徴とする
請求項１、２、又は３記載のアドレス生成機構。4. The address storage means includes at least an address register that stores an address that is a basis of an address generated by the address allocation unit, and an offset register that stores an increase / decrease value for the address register. The address generating mechanism according to claim 1, 2, or 3, wherein 【請求項５】 前記アドレス記憶手段は、少なくとも前
記アドレスアロケーションユニットで生成されるアドレ
スの基となるアドレスが格納されているアドレスレジス
タと、該アドレスレジスタに対する増減値が格納されて
いるオフセットレジスタと、ループの開始アドレスを格
納するループアドレスレジスタと、ループの終了アドレ
スを格納するループエンドアドレスレジスタと、からな
ることを特徴とする請求項１、２、又は３記載のアドレ
ス生成機構。5. The address storage means includes an address register that stores at least an address serving as a basis of an address generated by the address allocation unit, and an offset register that stores an increase / decrease value for the address register. 4. The address generation mechanism according to claim 1, comprising a loop address register for storing a loop start address and a loop end address register for storing a loop end address.