JPH0633710Y2 - Frequency multiplier circuit - Google Patents

Description

【考案の詳細な説明】[Detailed description of the device] 【産業上の利用分野】[Industrial applications]

本考案は周波数てい倍回路に関する。 The present invention relates to a frequency multiplier circuit.

【従来の技術】[Prior art]

従来のディジタル回路における周波数てい倍回路は、デ
ューティ比50％の方形波とそのその方形波が遅延回路を
通過した信号とを排他的非論理和回路（以下Ex−ORゲー
ト回路という）に入力したものである。例えば周波数て
い倍回路は第４図、第５図に示す遅延回路として遅延線
（インダクタンス）を使用したものとコンデンサ、抵抗
（Ｃ、Ｒ）各々一個で構成された積分回路を使用したも
のとがある。In a frequency multiplication circuit in a conventional digital circuit, a square wave having a duty ratio of 50% and a signal obtained by passing the square wave through a delay circuit are input to an exclusive non-OR circuit (hereinafter referred to as Ex-OR gate circuit). It is a thing. For example, the frequency multiplying circuit includes one using a delay line (inductance) as the delay circuit shown in FIGS. 4 and 5 and one using an integrating circuit composed of one capacitor and one resistor (C, R). is there.

【考案が解決しようとする課題】[Problems to be solved by the device]

そのため、どちらの遅延回路を使用した周波数てい倍回
路もグリッチ（細幅パルス）が出力されてしまう問題が
起きる。 第４図の遅延線を用いた周波数てい倍回路においては方
形波入力端と、Ex−ORゲート回路の入力端につながった
他端とのインピーダンス不整合によって反射を生じる。
この反射による影響によって出力端にグリッチが出力さ
れる。 第５図のCR積分回路を使用した周波数てい倍回路におい
て、CRの充放電波形には実際外部からのノイズあるいは
基本方形波信号に重畳されているノイズが存在する。こ
のノイズの影響によってEx−ORゲート回路のスレッショ
ルド電圧付近でグリッチが発生してしまう。Therefore, a problem arises in which a glitch (narrow pulse) is output in the frequency multiplication circuit using either delay circuit. In the frequency multiplier circuit using the delay line shown in FIG. 4, reflection occurs due to impedance mismatch between the square wave input end and the other end connected to the input end of the Ex-OR gate circuit.
A glitch is output to the output end due to the influence of this reflection. In the frequency multiplication circuit using the CR integrator circuit of FIG. 5, the CR charge / discharge waveform actually contains noise from the outside or noise superimposed on the fundamental square wave signal. Due to the effect of this noise, glitches occur near the threshold voltage of the Ex-OR gate circuit.

【課題を解決するための手段】[Means for Solving the Problems]

本考案の周波数てい倍回路はこれらの欠点を解消するた
めその構成を以下のようにした。 基本入力信号の入力端子に接続した遅延回路と、一方の
入力端に前記遅延回路の出力端が接続され、他方の入力
端に前記基本入力信号の入力端子を接続した排他的非論
理和回路と、レベル強制設定端子に前記基本入力信号の
入力端子を接続し、入力した基本入力信号が第１のロジ
ックレベルＬであると強制的に非反転出力端子にロジッ
クレベルＨを出力するとともに、クロック端子に前記排
他的非論理和回路の出力端を接続し、前記排他的非論理
和回路の出力信号のポジティブエッジによりロジックレ
ベルＬを前記非反転出力端子に出力する第１のフリップ
フロップ回路と、レベル強制設定端子に前記基本入力信
号の入力端子を接続し、入力した基本入力信号が前記第
１のロジックレベルＬと相反する第２のロジックレベル
Ｈであると強制的に非反転出力端子にロジックレベルＬ
を出力するとともに、クロック端子に前記排他的非論理
和回路の出力端を接続し、前記排他的非論理和回路の出
力信号のポジティブエッジによりロジックレベルＨを前
記非反転出力端子に出力する第２のフリップフロップ回
路と、一方の入力端に前記第１フリップフロップ回路の
出力端を接続し、他方の入力端に前記第２のフリップフ
ロップ回路の出力端を接続し、前記第１のフリップフロ
ップ回路の出力信号と前記第２のフリップフロップ回路
の出力信号の出力信号同志を加算重畳して出力端子から
基本入力信号の周波数をてい倍した出力信号を出力する
変換回路を具えた。The frequency multiplication circuit of the present invention has the following configuration in order to solve these drawbacks. A delay circuit connected to the input terminal of the basic input signal, and an exclusive OR circuit in which the output terminal of the delay circuit is connected to one input terminal and the input terminal of the basic input signal is connected to the other input terminal. , The input terminal of the basic input signal is connected to the level forced setting terminal, and when the input basic input signal is the first logic level L, the logic level H is forcibly output to the non-inverting output terminal and the clock terminal A first flip-flop circuit for connecting the output terminal of the exclusive non-OR circuit to the non-inverting output terminal and outputting a logic level L to the non-inverting output terminal by a positive edge of the output signal of the exclusive non-OR circuit. The input terminal of the basic input signal is connected to the forced setting terminal, and the input basic input signal is forced to be the second logic level H that is opposite to the first logic level L. Logic level L to the non-inverting output terminal
And a clock terminal connected to the output terminal of the exclusive non-OR circuit, and a logic level H is output to the non-inverting output terminal by a positive edge of the output signal of the exclusive non-OR circuit. And an output end of the first flip-flop circuit is connected to one input end of the flip-flop circuit, and an output end of the second flip-flop circuit is connected to the other input end of the first flip-flop circuit. Of the output signal of the second flip-flop circuit, and the output signal of the second flip-flop circuit is added and superposed to output an output signal obtained by multiplying the frequency of the basic input signal by the output terminal.

【作用】[Action]

上記手段を用いて、２回目以降発生するグリッチを無視
する回路とすることによりグリッチを出力させないで２
てい倍の周波数信号を得るようにした。By using the above-mentioned means to make a circuit that ignores the glitch that occurs from the second time onward, the glitch is not output.
The frequency signal is doubled.

【実施例】【Example】

第１図は本考案周波数てい倍回路の原理図である。 １は遅延回路、２は排他的非論理和回路（以下Ex−ORゲ
ート回路という）、３はフリップフロップ回路、４はフ
リップフロップ回路、PDLはレベル強制設定端子、５は
フリップフロップ回路３とフリップフロップ回路４の出
力信号を受けててい倍周波数に変換する変換回路、６は
基本入力信号の入力端子、７は周波数てい倍回路の出力
端子である。第１表はフリップフロップ回路３の真理値
表、第２表はフリップフロップ回路４の真理値表であ
る。 第１図の周波数てい倍回路の動作は次の第２図と同様で
あるため省略する。 第２図は本考案の周波数てい倍回路の一実施例である。
第３図は第２図の周波数てい倍回路の各部信号波形図で
ある。第４図は従来の周波数てい倍回路の回路図、第５
図は従来の周波数てい倍回路の回路図である。 31、41はＤタイプフリップフロップ（以下Ｄフリップフ
ロップという）であり、CKはクロック端子、PRはプリセ
ット端子、CLはクリア端子、VCCは電源である。12はCR
積分回路、８は反転阻止であるインバータ、51はEx−OR
ゲート回路である。 周波数てい倍回路の構成は次の通りである。 基本入力信号の入力端子６に遅延回路とインバータ８の
入力端を接続する。Ex−NORゲート回路２の一方の入力
端に遅延回路の出力端を、他方の入力端に基本入力信号
の入力端子６を接続する。Ｄフリップフロップ31のクロ
ック端子CKはEx−NORゲート回路２の出力端に、Ｄ入力
端子は地気に、プリセット端子PRは基本入力信号の入力
端子６に、クリア端子CLは電源VCCに接続する。 Ｄフリップフロップ41のクロック端子CKはEx−NORゲー
ト回路２の出力端子に、Ｄ入力端子とプリセット端子PR
は電源VCCに、クリア端子CLはインバータ８の出力端に
接続する。 Ｄフリップフロップ31の非反転出力端子（Ｑ）をEx−OR
ゲート回路51の一方の入力端に、Ｄフリップフロップ41
の非反転出力端子（Ｑ）をEx−ORゲート回路51の他方の
入力端に接続する。 第３表はＤフリップフロップ31の真理値表、第４表はＤ
フリップフロップ41の真理値表である。第１表と第３表
は入力端子の名称が相違するが内容は同じである。また
第３表と第４表は、第２図のＤフリップフロップ41のク
リア端子にインバータ８が接続されていることと入力端
子の名称が相違していることを除けば内容は同じであ
る。 次に第２図の周波数てい倍回路の動作を第３図を用いて
説明する。 入力端子６に第３図のａに示す基本入力信号である方形
波が入力するとEx−NORゲート回路２の一方の入力端子
ａに伝達されると共に遅延回路であるCRで構成される積
分回路12を介してEx−NORゲート回路２の他方の入力端
子ｂに伝達される。入力方形波がCR積分回路12を通過し
てEx−NORゲート回路２の他方の入力端子ｂに到達する
と第３図ｂに示す波形となる。そのためEx−NORゲート
回路２の出力は第３図ｃに示す立ち上がり時にグリッチ
を含む信号となりＤフリップフロップ31およびＤフリッ
プフロップ41各々のクロック端子CKに入力する。Ｄフリ
ップフロップ31のクリア端子CLは電源VCCに接続されて
いるためロジックレベルがハイの状態（以下Ｈという）
を維持し、クリア端子CLは考えに入れないでよい。第３
図の区域ＩにおいてＤフリップフロップ31のプリセット
端子PRはＨとなっているため、クロック端子CKに第３図
ｃに示す最初のグリッチ（またはグリッチが生じなけれ
ば正常なポジティブエッジ）が入力したときにＤ入力端
子のロジックレベルであるローの状態（以下Ｌという）
がそのまま非反転出力端子Ｑ（以下出力端子Ｑという）
に伝達される。区域Ｉ内でその後グリッチが発生して
も、グリッチのポジティブエッジではＤフリップフロッ
プ31に状態変化を起こさせることはない。よって第３図
区域Ｉ（２）のＤフリップフロップ31の出力端子Ｑの波
形はｄに示すようにＬを維持する。 Ｌを維持しているＤフリップフロップ31は入力端子６が
ＨからＬに変わる時点でプリセット端子PRにＬが入力さ
れ正確にプリセットがかかる。すると出力端子ＱにはＨ
が出力され、区域IIでは第３図ｄに示すようように常に
Ｈを維持する。次Ｈをに維持しているＤフリップフロッ
プ31は基本入力波形がＬからＨに変わってもクロック端
子CKにクロック入力がなければ前の状態を維持する。す
なわち区域III（１）ではＨを継続維持する。クロック
端子CKにクロック入力が到来すると前述したように出力
端子ＱはＤ入力端子の状態すなわちＬとなる。これは区
域III（２）のｄの波形に示すとおりである。 次にＤフリップフロップ41の動作説明を行う。 プリセット端子PRは電源VCCに接続されているため、常
にＨであり、動作の説明においてはこれを無視すること
ができる。Ｄ入力端子は電源VCCに接続されていて常に
Ｈである。クリア端子CLにはインバータ８が接続されて
いるため入力端子６に印加される入力波形を反転させた
状態となる。基本入力波形がＨである区域Ｉにおいては
Ｄフリップフロップ41のクリア端子CLがＬであるため出
力端子Ｑでは第３図ｅに示す波形となる。基本入力波形
がＨからＬになるとクリア端子CLがＨとなる区域II
（１）ではクロック端子CKがＬであるため出力端子Ｑは
前の状態であるＬを維持する。ここでクロック端子CKに
グリッチのポジティブエッジが入力するとＤフリップフ
ロップ41のＤ入力端子の状態すなわちＨを出力端子Ｑに
出力する。これは第３図の区域II（２）のｅに示す波形
となる。次に基本入力波形がＬからＨとなるとクリア端
子CLがＬとなり出力端子Ｑは区域IIIにてＬとなる。こ
れは第３図のｅに示す波形となる。 Ex−ORゲート回路51の一方の入力端子にＤフリップフロ
ップ31の出力端子Ｑからの出力を入力し、他方の入力端
子にＤフリップフロップ41の出力端子Ｑからの出力を入
力する。するとEx−ORゲート回路51の出力は第３図のｆ
に示す波形となる。この波形は入力端子６に印加される
入力波方形波のてい倍波となっている。 よってEx−NORゲート回路２の出力端に生じたグリッチ
による影響がなくなり、出力信号のポジティブエッジは
正確に入力信号のポジティブ及びネガティブエッジと同
期することになる。Ｄフリップフロップ31の出力を反転
出力端子（バーＱ）からとるならばEx−ORゲート回路51
の代わりに単なるORゲート回路でよい。 FIG. 1 is a principle diagram of the frequency multiplier circuit of the present invention. 1 is a delay circuit, 2 is an exclusive OR circuit (hereinafter referred to as Ex-OR gate circuit), 3 is a flip-flop circuit, 4 is a flip-flop circuit, PDL is a level compulsory setting terminal, 5 is a flip-flop circuit 3 and a flip-flop circuit. A converter circuit which receives the output signal of the amplifier circuit 4 and converts it to a frequency doubler, 6 is an input terminal of the basic input signal, and 7 is an output terminal of the frequency multiplier circuit. The first table is a truth table of the flip-flop circuit 3, and the second table is a truth table of the flip-flop circuit 4. The operation of the frequency multiplier circuit shown in FIG. 1 is the same as that shown in FIG. FIG. 2 shows an embodiment of the frequency multiplier circuit of the present invention.
FIG. 3 is a signal waveform diagram of each part of the frequency multiplier circuit of FIG. FIG. 4 is a circuit diagram of a conventional frequency multiplier circuit, and FIG.
The figure is a circuit diagram of a conventional frequency multiplier circuit. 31 and 41 are D type flip-flops (hereinafter referred to as D flip-flops), CK is a clock terminal, PR is a preset terminal, CL is a clear terminal, and VCC is a power supply. 12 is CR
Integrator circuit, 8 is an inverter that blocks inversion, 51 is Ex-OR
It is a gate circuit. The structure of the frequency multiplier circuit is as follows. The delay circuit and the input terminal of the inverter 8 are connected to the input terminal 6 of the basic input signal. The output terminal of the delay circuit is connected to one input terminal of the Ex-NOR gate circuit 2, and the input terminal 6 of the basic input signal is connected to the other input terminal. The clock terminal CK of the D flip-flop 31 is connected to the output terminal of the Ex-NOR gate circuit 2, the D input terminal is earth, the preset terminal PR is connected to the input terminal 6 of the basic input signal, and the clear terminal CL is connected to the power supply VCC. . The clock terminal CK of the D flip-flop 41 is the output terminal of the Ex-NOR gate circuit 2, the D input terminal and the preset terminal PR.
Is connected to the power supply VCC, and the clear terminal CL is connected to the output terminal of the inverter 8. Ex-OR the non-inverting output terminal (Q) of the D flip-flop 31
The D flip-flop 41 is connected to one input terminal of the gate circuit 51.
The non-inverting output terminal (Q) is connected to the other input terminal of the Ex-OR gate circuit 51. Table 3 is the truth table of the D flip-flop 31 and Table 4 is D
It is a truth table of the flip-flop 41. Although the names of the input terminals are different in Tables 1 and 3, the contents are the same. The contents of Tables 3 and 4 are the same except that the inverter 8 is connected to the clear terminal of the D flip-flop 41 of FIG. 2 and the names of the input terminals are different. Next, the operation of the frequency multiplier circuit shown in FIG. 2 will be described with reference to FIG. When a square wave, which is the basic input signal shown in FIG. 3a, is input to the input terminal 6, it is transmitted to one input terminal a of the Ex-NOR gate circuit 2 and an integrating circuit 12 composed of CR which is a delay circuit. Is transmitted to the other input terminal b of the Ex-NOR gate circuit 2 via. When the input square wave passes through the CR integrator circuit 12 and reaches the other input terminal b of the Ex-NOR gate circuit 2, the waveform becomes as shown in FIG. 3b. Therefore, the output of the Ex-NOR gate circuit 2 becomes a signal containing a glitch at the time of rising shown in FIG. 3c and is input to the clock terminals CK of the D flip-flop 31 and the D flip-flop 41, respectively. Since the clear terminal CL of the D flip-flop 31 is connected to the power supply VCC, the logic level is high (hereinafter referred to as H).
, And do not take the clear terminal CL into consideration. Third
Since the preset terminal PR of the D flip-flop 31 is H in the area I in the figure, when the first glitch (or a normal positive edge if no glitch occurs) shown in FIG. 3c is input to the clock terminal CK. Low state which is the logic level of D input terminal (hereinafter referred to as L)
Is the non-inverting output terminal Q (hereinafter referred to as the output terminal Q)
Be transmitted to. Even if a glitch subsequently occurs in the area I, the positive edge of the glitch does not cause the D flip-flop 31 to change its state. Therefore, the waveform of the output terminal Q of the D flip-flop 31 in the section I (2) in FIG. 3 maintains L as shown in d. In the D flip-flop 31 which maintains L, when the input terminal 6 changes from H to L, L is input to the preset terminal PR and accurate presetting is performed. Then, H is output terminal Q
Is output, and in area II, H is always maintained as shown in FIG. The D flip-flop 31 which maintains the next H level maintains the previous state even if the basic input waveform changes from L to H and no clock is input to the clock terminal CK. That is, H is continuously maintained in the area III (1). When a clock input arrives at the clock terminal CK, the output terminal Q becomes the state of the D input terminal, that is, L as described above. This is as shown in the waveform of d in the area III (2). Next, the operation of the D flip-flop 41 will be described. Since the preset terminal PR is connected to the power supply VCC, it is always at H and can be ignored in the description of the operation. The D input terminal is connected to the power supply VCC and is always H. Since the inverter 8 is connected to the clear terminal CL, the input waveform applied to the input terminal 6 is inverted. In the area I where the basic input waveform is H, the clear terminal CL of the D flip-flop 41 is L, so that the output terminal Q has the waveform shown in FIG. Area II where the clear terminal CL becomes H when the basic input waveform changes from H to L II
In (1), since the clock terminal CK is at L, the output terminal Q maintains the previous state of L. Here, when the positive edge of the glitch is input to the clock terminal CK, the state of the D input terminal of the D flip-flop 41, that is, H is output to the output terminal Q. This becomes the waveform shown in e of the area II (2) in FIG. Next, when the basic input waveform changes from L to H, the clear terminal CL becomes L and the output terminal Q becomes L in the area III. This becomes the waveform shown in e of FIG. The output from the output terminal Q of the D flip-flop 31 is input to one input terminal of the Ex-OR gate circuit 51, and the output from the output terminal Q of the D flip-flop 41 is input to the other input terminal. Then, the output of the Ex-OR gate circuit 51 is f in FIG.
The waveform is as shown in. This waveform is a harmonic of the square wave of the input wave applied to the input terminal 6. Therefore, the influence of the glitch generated at the output end of the Ex-NOR gate circuit 2 is eliminated, and the positive edge of the output signal is accurately synchronized with the positive and negative edges of the input signal. If the output of the D flip-flop 31 is taken from the inverting output terminal (bar Q), the Ex-OR gate circuit 51
A simple OR gate circuit may be used instead of.

【考案の効果】[Effect of device]

以上説明したように本考案の周波数てい倍回路は遅延回
路によって生ずるグリッチの影響をなくした出力を得る
ことを簡単な回路で可能とした。As described above, the frequency multiplier circuit of the present invention makes it possible to obtain an output without a glitch effect caused by the delay circuit with a simple circuit.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案周波数てい倍回路の原理図である。第２
図は本考案周波数てい倍回路の一実施例である。第３図
は第２図周波数てい倍回路の各部信号波形図である。第
４図は従来の周波数てい倍回路の回路図、第５図は従来
の周波数てい倍回路の回路図である。 １……遅延回路、12……遅延回路 ２……排他的非論理和回路（Ex−NORゲート回路） ３……フリップフロップ回路、４……フリップフロップ
回路 31……Ｄフリップフロップ、41……Ｄフリップフロップ ５……変換回路、51……排他的論理和回路（Ex−ORゲー
ト回路） ６……入力端子、７……出力端子、８……インバータFIG. 1 is a principle diagram of the frequency multiplier circuit of the present invention. Second
The figure is an embodiment of the frequency multiplier circuit of the present invention. FIG. 3 is a signal waveform diagram of each part of the frequency multiplier circuit shown in FIG. FIG. 4 is a circuit diagram of a conventional frequency multiplier circuit, and FIG. 5 is a circuit diagram of a conventional frequency multiplier circuit. 1 ... Delay circuit, 12 ... Delay circuit 2 ... Exclusive non-OR circuit (Ex-NOR gate circuit) 3 ... Flip-flop circuit, 4 ... Flip-flop circuit 31 ... D flip-flop, 41 ... D flip-flop 5 ... conversion circuit, 51 ... exclusive OR circuit (Ex-OR gate circuit) 6 ... input terminal, 7 ... output terminal, 8 ... inverter

Claims (2)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】基本入力信号の入力端子に接続した遅延回
路と、一方の入力端に前記遅延回路の出力端が接続さ
れ、他方の入力端に前記基本入力信号の入力端子を接続
した排他的非論理和回路と、レベル強制設定端子に前記
基本入力信号の入力端子を接続し、入力した基本入力信
号が第１のロジックレベルＬであると強制的に非反転出
力端子にロジックレベルＨを出力するとともに、クロッ
ク端子に前記排他的非論理和回路の出力端を接続し、前
記排他的非論理和回路の出力信号のポジティブエッジに
よりロジックレベルＬを前記非反転出力端子に出力する
第１のフリップフロップ回路と、レベル強制設定端子に
前記基本入力信号の入力端子を接続し、入力した基本入
力信号が前記第１のロジックレベルＬと相反する第２の
ロジックレベルＨであると強制的に非反転出力端子にロ
ジックレベルＬを出力するとともに、クロック端子に前
記排他的非論理和回路の出力端を接続し、前記排他的非
論理和回路の出力信号のポジティブエッジによりロジッ
クレベルＨを前記非反転出力端子に出力する第２のフリ
ップフロップ回路と、一方の入力端に前記第１フリップ
フロップ回路の出力端を接続し、他方の入力端に前記第
２のフリップフロップ回路の出力端を接続し、前記第１
のフリップフロップ回路の出力信号と前記第２のフリッ
プフロップ回路の出力信号の出力信号同志を加算重畳し
て出力端子から基本入力信号の周波数をてい倍した出力
信号を出力する変換回路を具えたことを特徴とする周波
数てい倍回路。1. An exclusive circuit in which a delay circuit connected to an input terminal of a basic input signal, an output terminal of the delay circuit is connected to one input terminal, and an input terminal of the basic input signal is connected to the other input terminal. When the input terminal of the basic input signal is connected to the non-OR circuit and the level compulsory setting terminal, if the input basic input signal is the first logic level L, the logic level H is forcibly output to the non-inverting output terminal. In addition, the output terminal of the exclusive non-OR circuit is connected to the clock terminal, and the first flip-flop which outputs the logic level L to the non-inverting output terminal by the positive edge of the output signal of the exclusive non-OR circuit. Circuit and the input terminal of the basic input signal to the level compulsory setting terminal, and the input basic input signal is at the second logic level H which is opposite to the first logic level L. Then, the logic level L is forcibly output to the non-inversion output terminal, the output terminal of the exclusive non-OR circuit is connected to the clock terminal, and the logic is generated by the positive edge of the output signal of the exclusive non-OR circuit. A second flip-flop circuit that outputs a level H to the non-inverting output terminal, and an output end of the first flip-flop circuit is connected to one input end of the second flip-flop circuit and the other input end of the second flip-flop circuit is connected. The output end is connected, and the first
A flip-flop circuit output signal and the output signal of the second flip-flop circuit are added and superposed, and a conversion circuit for outputting an output signal from the output terminal by multiplying the frequency of the basic input signal is provided. Frequency doubler circuit characterized by. 【請求項２】基本入力信号の入力端子に接続した遅延回
路と、一方の入力端に前記遅延回路の出力端が接続さ
れ、他方の入力端に前記基本入力信号の入力端子を接続
した排他的非論理和回路と、プリセット端子に前記基本
入力信号の入力端子を接続し、クリア端子に電源を接続
し、クロック端子に前記排他的非論理和回路の出力端を
接続し、Ｄ入力端子に地気を接続した第１のＤフリップ
フロップと、プリセット端子に電源を接続し、クリア端
子に反転素子を介して前記基本入力信号の入力端子を接
続し、クロック端子に前記排他的非論理和回路の出力端
を接続し、Ｄ入力端子に電源を接続した第２のフリップ
フロップと、一方の入力端に前記第１のＤフリップフロ
ップの非反転出力端子を接続し、他方の入力端に前記第
２のＤフリップフロップの非反転出力端子を接続し、出
力端から基本入力信号の周波数をてい倍した出力信号を
出力する排他的論理和回路を具えたことを特徴とする実
用新案登録請求の範囲第１項記載の周波数てい倍回路。2. An exclusive circuit in which a delay circuit connected to an input terminal of a basic input signal, an output terminal of the delay circuit is connected to one input terminal, and an input terminal of the basic input signal is connected to the other input terminal. The input terminal of the basic input signal is connected to the non-OR circuit and the preset terminal, the power supply is connected to the clear terminal, the output terminal of the exclusive non-OR circuit is connected to the clock terminal, and the D input terminal is grounded. A first D flip-flop connected to the air, a preset terminal connected to a power supply, a clear terminal connected to the input terminal of the basic input signal through an inverting element, and a clock terminal connected to the exclusive non-OR circuit. A second flip-flop whose output end is connected and a power supply is connected to the D input terminal, one input end of which is connected to the non-inverting output terminal of the first D flip-flop, and the other input end of which is connected to the second flip-flop D flip flow A non-inverting output terminal of the utility model is provided, and an exclusive OR circuit for outputting an output signal obtained by multiplying the frequency of the basic input signal by the output terminal is provided. Frequency doubler circuit.