JPH06334104A - Equal-length and equal-load bus interconnection - Google Patents

Abstract

PURPOSE:To eliminate the delay difference in signal propagation between bus signals by a method wherein signal lines which have been wired in such a way that the side of a semiconductor integrated circuit and rows of through holes used to connect stubs to a main line are made parallel are formed in such a way that the length of each stub from the semiconductor integrated circuit up to the main line is definite with reference to a bus interconnection. CONSTITUTION:Rows of through holes 200 are arranged at equal intervals in such a way that a main line 11 formed on a substrate is connected to stubs 12 whose layer for a printed circuit board 100 is different form that of the main line 11 and that spacing. 13 are equal. When the stubs 12 up to an IC 1-1 to an IC 104 from the main line 11 are wired in such a way that sides connected to buses for a semiconductor integrated circuit and the rows of the through holes 200 are made parallel, the length of all the stubs 12 becomes equal. As a result, all signal lines which are wired by the buses become of the same shape, they are wired in an equal length anal at an equal load, a waveform distortion is reduced, the difference in a wiring length between signals is eliminated, a skew due to a substrate interconnection is eliminated, and the performance of the buses can be enhanced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、バス接続される半導体
集積回路とその配線形態に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus-connected semiconductor integrated circuit and its wiring form.

【０００２】[0002]

【従来の技術】パーソナルコンピュータやワークステー
ションなどの情報処理装置に用いられるバスは高速化
し、プロトコルも複雑化している。また、マルチプロセ
ッサやI/O数の増加に伴いバスに接続される回路も多く
なり、前記バス回路の実装密度も高くなっている。2. Description of the Related Art Buses used in information processing apparatuses such as personal computers and workstations have become faster and their protocols have become more complicated. Further, as the number of multiprocessors and the number of I / Os increase, the number of circuits connected to the bus also increases, and the packaging density of the bus circuits also increases.

【０００３】図３にバス配線の模式図を示す。１はバス
に接続される半導体集積回路である。ここでは便宜上Ｉ
Ｃと表記した。１０はＩＣ間を接続するバス配線で、こ
こでは１本しか描いていないが同じ構造の配線がデータ
幅に応じて複数本あるのが普通である。近年このバスの
本数すなわちバス幅も１バイト、２バイト、４バイト、
８バイトと多バイト化している。FIG. 3 shows a schematic diagram of bus wiring. Reference numeral 1 is a semiconductor integrated circuit connected to the bus. Here, for convenience, I
It was written as C. Reference numeral 10 is a bus wiring for connecting the ICs, and although only one wiring is drawn here, it is usual that there are a plurality of wirings having the same structure according to the data width. In recent years, the number of buses, that is, the bus width, is 1 byte, 2 bytes, 4 bytes,
It has been increased to 8 bytes.

【０００４】バス配線１０は１１のメインラインとこの
メインライン１１から各ＩＣまで接続するための１２で
示されるスタブからなる。ここでメインライン１１上で
これに接続されるスタブ１２の間隔はスペーシングと呼
ばれ図１中では記号１３で代表させた。The bus wiring 10 is composed of 11 main lines and a stub 12 for connecting the main line 11 to each IC. Here, the interval between the stubs 12 connected to the main line 11 is called spacing, and is represented by symbol 13 in FIG.

【０００５】バス上の個々のＩＣは同じバス上の他のＩ
Ｃとデータの授受を行うためそれぞれがドライバやレシ
ーバになりうる。またＩＣ自体がＩ／Ｏ回路を持つため
静電容量の大きな負荷となる。ここで実装上の問題とし
て、バス配線１０上でこの負荷の分布に偏りがある場合
バス上の信号は偏りのあるところでバス配線のインピー
ダンスが変化するため反射が起こり、信号波形が大きく
歪むことがあった。これを避けるにはバス上の負荷分布
を均一にすることであり、これには各スタブ長を一定に
またスペーシング長を一定にすることで解決できる。こ
の配線を等長等負荷配線と呼ぶことにする。Individual ICs on the bus may be connected to other I's on the same bus.
Each of them can be a driver or a receiver for exchanging data with C. Further, since the IC itself has an I / O circuit, it becomes a load with a large electrostatic capacitance. Here, as a mounting problem, when the load distribution is biased on the bus wiring 10, the signal on the bus is reflected at a biased position because the impedance of the bus wiring changes, and the signal waveform is significantly distorted. there were. To avoid this, the load distribution on the bus is made uniform, and this can be solved by making each stub length constant and the spacing length constant. This wiring will be called equal length equal load wiring.

【０００６】しかしバス幅が大きくなるとＩＣの中のバ
ス信号の位置によってスタブ長に差ができ、伝搬時間に
差ができ、バス信号全体の等長等負荷が崩れ、バスの性
能がでないことがあった。However, if the bus width becomes large, the stub length varies depending on the position of the bus signal in the IC, the propagation time varies, the equal length equal load of the entire bus signal collapses, and the bus performance may not be good. there were.

【０００７】これを図４を用いて説明する。１００は印
刷回路基板である。１は前記印刷回路基板１００上にバ
ス配線されるＩＣである。情報処理機器に用いられる印
刷回路基板は信号層を２層以上持っている多層基板であ
ることが多く、バス配線は２層以上の信号層を用いて、
各層の信号線が直交するように配線されることが一般的
である。ここでメインライン１１からＩＣ１まで２００
のスルーホールを用いて層を変えて直交交差配線する場
合、バス幅が大きければ大きいほどスタブ１２の長さに
差が出来ることになる。ここでは１つのＩＣについてで
あるが多数のＩＣが接続されるほど配線長差が累積さ
れ、負荷分布が不均一になる。This will be described with reference to FIG. 100 is a printed circuit board. Reference numeral 1 denotes an IC that is bus-wired on the printed circuit board 100. Printed circuit boards used in information processing equipment are often multilayer boards having two or more signal layers, and bus wiring uses two or more signal layers.
Generally, the signal lines of each layer are wired so as to be orthogonal to each other. 200 from main line 11 to IC1
In the case where the layers are changed and the orthogonal cross wiring is performed using the through holes, the larger the bus width, the larger the difference in the length of the stub 12. Here, regarding one IC, as the number of connected ICs increases, the wiring length difference accumulates and the load distribution becomes non-uniform.

【０００８】これを図２を用いて説明する。１−１から
１−４はバス配線される半導体集積回路すなわちＩＣで
１００の印刷基板上に実装される。ここでは４つの半導
体集積回路しか記載してないが、同一のバスに接続され
るならばいくつあっても良い。図２中でＩＣ中の矢印
は、例えば信号番号の若い順などのようにバス信号の並
びの方向を示している。各ＩＣは、この信号番号の並び
の順が保たれるように配線されなければならない。This will be described with reference to FIG. 1-1 to 1-4 are bus-wiring semiconductor integrated circuits, that is, ICs, which are mounted on a printed board 100. Although only four semiconductor integrated circuits are shown here, any number may be used as long as they are connected to the same bus. In FIG. 2, the arrow in the IC indicates the direction in which bus signals are arranged, for example, in ascending order of signal numbers. Each IC must be wired so that the order of arrangement of the signal numbers is maintained.

【０００９】１１はバスのメインラインであり、１２は
ＩＣとメインライン１１とを接続するスタブ、１３はメ
インライン上のスタブ間のスペーシングである。２００
は、基板上に設けられたメインライン１１と印刷回路基
板１００の層の異なるスタブ１２とを接続するスルーホ
ールの列で、スペーシング１３が等しくなるように等間
隔で配置している。Reference numeral 11 is a main line of the bus, 12 is a stub for connecting the IC and the main line 11, and 13 is a spacing between the stubs on the main line. 200
Are rows of through holes that connect the main line 11 provided on the substrate and the stubs 12 of different layers of the printed circuit board 100, and are arranged at equal intervals so that the spacings 13 are equal.

【００１０】ここでメインライン１１からＩＣ１−１、
１−２、１−３、１−４までのスタブ１２は、バス信号
によって一定ではなく図中では信号番号の若い方は長
く、順に短くなっている。このスタブ長のバラツキはバ
ス動作が高速化するほどバスの性能に悪影響を及ぼす。From the main line 11 to the IC 1-1,
The stubs 12 to 1-2, 1-3, and 1-4 are not constant depending on the bus signal, and in the figure, the smaller signal number is longer and the order is shorter. This stub length variation adversely affects the bus performance as the bus operation speed increases.

【００１１】例えば、バスの動作周波数が２００ＭＨｚ
の場合を考える。バスの１クロックの周期時間は５ｎｓ
であり、許容される基板配線の信号間のスキューは、周
期の５％以下に抑える場合でも０．２５ｎｓとなり、こ
れ以下でないとバスは正常動作しない。ここで０．２５
ｎｓの配線スキューを生じさせる配線長の差はガラスエ
ポキシ樹脂基板の場合約３ｃｍである。図２でスタブ長
の差になるのは印刷回路基板１００に張られたバスのメ
インラインの幅であり、メインラインの配線の間隔が
０．４ｍｍで４バイトのバスの場合約１２．５ｍｍの幅
を持ち、これがバスに接続されるＩＣの数だけ差が大き
くなる。ＩＣが２つでは倍の２．５ｃｍ、３つなら３．
７５ｃｍの差を生じる。すなわち図２のような接続形態
ではＩＣが３つ以上のバス配線では、２００ＭＨｚ動作
させることができないという問題があった。For example, the operating frequency of the bus is 200 MHz
Consider the case. The cycle time of one clock of the bus is 5ns
Therefore, the allowable skew between the signals of the board wiring is 0.25 ns even when the cycle is suppressed to 5% or less, and the bus does not operate normally unless it is less than this. 0.25 here
The difference in the wiring length which causes the wiring skew of ns is about 3 cm in the case of the glass epoxy resin substrate. The difference between the stub lengths in FIG. 2 is the width of the main line of the bus stretched on the printed circuit board 100. The distance between the main line wirings is 0.4 mm, and for a 4-byte bus it is about 12.5 mm. It has a width, and the difference becomes as large as the number of ICs connected to the bus. If there are two ICs, it is doubled by 2.5 cm.
A difference of 75 cm is produced. That is, in the connection form as shown in FIG. 2, there is a problem that the bus wiring having three or more ICs cannot operate at 200 MHz.

【００１２】一方半導体集積回路のパッケージにおいて
も、従来の四角形ではバス配線する際に配線長差が生じ
ていた。これを図９を用いて説明する。１は表面実装用
のＩＣのパッケージである。このパッケージ１内に固定
された５の半導体チップから３の基板接続手段まで電気
伝導性の高い材料で電気的に接続されるが、これがパッ
ケージ１の外辺の中央部と端部で長さが異なっている。
図９では２本のみ示した。中央部の最短の線と端部の最
長部の線の長さの比は約１．４ある。近年のＩＣパッケ
ージは大型化しており、例えばピン間が０．５ｍｍの３
０４ピンＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）ならパッケージの一辺は約４ｃｍあり、パッケージ
内の配線長差は８ｍｍもある。この差もスキューの原因
となっていた。On the other hand, also in the package of the semiconductor integrated circuit, in the case of the conventional quadrangle, the wiring length difference occurs when the bus wiring is performed. This will be described with reference to FIG. Reference numeral 1 denotes a surface mounting IC package. The 5 semiconductor chips fixed in the package 1 to the substrate connecting means 3 are electrically connected by a material having high electric conductivity. Is different.
Only two are shown in FIG. The ratio of the length of the shortest line at the center to the length of the longest line at the ends is about 1.4. In recent years, IC packages have become larger, and for example, 3 mm with a pin spacing of 0.5 mm.
04-pin QFP (Quad Flat Pack)
In the case of e), one side of the package is about 4 cm, and the wiring length difference in the package is 8 mm. This difference also caused the skew.

【００１３】またマルチチップモジュールやハイブリッ
ド集積回路においても印刷回路基板との接続のため配線
を広げるため配線長差が生じスキューの原因となってい
た。（特開平１−１４３３８９号公報参照）Further, in the multi-chip module and the hybrid integrated circuit, the wiring is widened to connect with the printed circuit board, which causes a wiring length difference and causes a skew. (See JP-A-1-143389)

【００１４】[0014]

【発明が解決しようとする課題】上述したようにバス配
線において負荷の分布が均一でない場合、またバス接続
される１本１本の配線長に差がある場合、信号伝送がう
まく行えず正常動作しないという問題があった。As described above, if the load distribution is not uniform in the bus wiring, or if there is a difference in the wiring length of each bus connection, signal transmission cannot be performed properly and normal operation is performed. There was a problem not to do.

【００１５】本発明の目的は高速に動作するバスの信号
波形の乱れを少なくすることで安定に動作させ、配線長
差を小さくすることで信号伝搬のスキューを小さくしバ
スの性能を向上させることである。An object of the present invention is to reduce the disturbance of the signal waveform of the bus operating at a high speed for stable operation, and to reduce the difference in wiring length to reduce the skew of signal propagation and improve the performance of the bus. Is.

【００１６】[0016]

【課題を解決するための手段】本発明の目的を達成する
ためには、半導体集積回路からのスタブを前記半導体集
積回路の辺と、スタブとメインライン接続のためのスル
ーホール列とが平行になるように配線し、かつスルーホ
ール列間のスペーシングを等長になるようにして、全て
のバス信号を等長等負荷にすることにより達成される。In order to achieve the object of the present invention, a stub from a semiconductor integrated circuit is arranged so that a side of the semiconductor integrated circuit and a through hole row for connecting the stub and the main line are parallel to each other. This is achieved by wiring so that the spacing between the through-hole rows is of equal length and all bus signals are of equal length and equal load.

【００１７】また半導体集積回路用のパッケージに５角
形、６角形などの多角形を用いることによりパッケージ
内の信号伝搬のスキューを減らすことにより達成でき
る。Further, by using a polygon such as a pentagon or a hexagon for the package for the semiconductor integrated circuit, this can be achieved by reducing the skew of signal propagation in the package.

【００１８】[0018]

【作用】半導体集積回路の辺と、スタブとメインライン
接続のためのスルーホール列とが平行になるように配線
された信号線は、バス配線に対し半導体集積回路からメ
インラインまでのスタブ長を一定し、これによりバス信
号間で信号伝搬の遅延差が無くなる作用をする。The signal line, which is wired so that the sides of the semiconductor integrated circuit and the through holes for connecting the stub and the main line are parallel to each other, has a stub length from the semiconductor integrated circuit to the main line with respect to the bus wiring. It is constant, which acts to eliminate the signal propagation delay difference between the bus signals.

【００１９】また５角形、６角形などの多角形の半導体
集積回路用パッケージは、半導体チップから、印刷回路
基板接続手段までの配線長の差を小さくし、信号伝搬の
スキューを小さくする作用をする。The polygonal semiconductor integrated circuit package, such as a pentagon or hexagon, has the function of reducing the difference in wiring length from the semiconductor chip to the printed circuit board connecting means and reducing the skew of signal propagation. .

【００２０】[0020]

【実施例】本発明の第１の実施例を図１を用いて説明す
る。１−１から１−４はバス配線される半導体集積回路
で１００の印刷基板上に実装される。ここでは４つの半
導体集積回路しか記載してないが、同一のバスに接続さ
れるならばいくつあっても同じ効果がある。図中では半
導体集積回路は便宜上ＩＣと表記した。以下半導体集積
回路をＩＣと表す。ＩＣ中の矢印は、例えばデータ信号
の若い順などのようにバス信号の並びの方向を示してい
る。各ＩＣは、この信号の並びの順が保たれるように配
線されなければならない。EXAMPLE A first example of the present invention will be described with reference to FIG. 1-1 to 1-4 are bus wiring semiconductor integrated circuits which are mounted on a printed circuit board 100. Although only four semiconductor integrated circuits are described here, the same effect can be obtained if they are connected to the same bus. In the drawings, the semiconductor integrated circuit is referred to as an IC for convenience. Hereinafter, the semiconductor integrated circuit is referred to as an IC. The arrow in the IC indicates the direction in which the bus signals are arranged, such as the youngest data signal. Each IC must be wired so that the order of arrangement of this signal is maintained.

【００２１】１１はバスのメインラインであり、１２は
ＩＣからメインライン１１への引出しのためのスタブで
あり、１３はメインライン上のスタブ間のスペーシング
である。２００は、基板上に設けられたメインライン１
１とメインライン１１とは印刷回路基板１００の層が異
なるスタブ１２とを接続するスルーホールの列で、スペ
ーシング１３が等しくなるように等間隔で配置してい
る。Reference numeral 11 is a main line of the bus, 12 is a stub for drawing out from the IC to the main line 11, and 13 is a spacing between the stubs on the main line. 200 is the main line 1 provided on the substrate
1 and the main line 11 are rows of through holes connecting the stubs 12 of different layers of the printed circuit board 100, and are arranged at equal intervals so that the spacings 13 are equal.

【００２２】ここでメインライン１１からＩＣ１−１、
１−２、１−３、１−４までのスタブ１２は、半導体集
積回路のバス接続される辺と、スルーホール２００の成
す列が平行になるように配線され全てのスタブ１２は同
じ長さとなる。このためバス配線される全ての信号線
は、同じ形状で等長等負荷配線され波形歪が少なくな
り、また、信号間の配線長差が無くなるため基板配線に
よるスキューが無くなりバス性能が向上する。From the main line 11 to IC1-1,
The stubs 1-2, 1-3, and 1-4 are wired so that the side of the semiconductor integrated circuit to which the bus is connected and the row of the through holes 200 are parallel, and all the stubs 12 have the same length. Become. For this reason, all signal lines to be bus-wired have equal shapes and equal-length and equal-load wires to reduce waveform distortion, and since there is no wiring length difference between signals, skew due to substrate wiring is eliminated and bus performance is improved.

【００２３】ここでＩＣの辺と引出しのためのスタブ１
２とが成す角度は、ここでは４５度程度で描いてある
が、４５度ばかりでなく他の角度であっても良い。この
ことは以下の実施例でも同様である。Here, the side of the IC and the stub 1 for pulling out
Although the angle formed by 2 is drawn to be about 45 degrees here, the angle may be not only 45 degrees but also another angle. This also applies to the following examples.

【００２４】等長等負荷のバス配線を実現するには、図
５に示したような形態を取ってもよい。図中の記号は図
１に同じである。スルーホール列２００はメインライン
１１と直交するように配置している。スタブ１２は各Ｉ
Ｃとメインライン１１とを等長になるように結線され
る。このためバス配線される全ての信号線は、同じ形状
で等負荷配線され波形歪が少なくなり、また、信号間の
配線長差が無くなるため基板配線によるスキューが無く
なりバス性能が向上する。To realize equal-length and equal-load bus wiring, the configuration shown in FIG. 5 may be adopted. The symbols in the figure are the same as in FIG. The through hole row 200 is arranged so as to be orthogonal to the main line 11. Stub 12 is each I
The C and the main line 11 are connected so as to have the same length. For this reason, all the signal lines to be bus-wired have the same shape and are subjected to equal-load wiring to reduce the waveform distortion. Further, since the wiring length difference between signals is eliminated, the skew due to the substrate wiring is eliminated and the bus performance is improved.

【００２５】ここで印刷回路基板１００にＩＣを搭載す
る場合、各々のＩＣの位置は一方向に平行移動しただけ
でありかつ印刷回路基板１００の縦横の軸の方向と同じ
であるため、自動部品搭載機の制御が楽になるという効
果もある。また図６のように図５のＩＣ１−１、１−３
を印刷回路基板１００の裏面に実装した場合でも等長等
負荷となるため同様な効果がある。図６（ａ）は平面
図、図６（ｂ）は断面図である。この場合更に実装面積
を削減できるという効果もある。Here, when the ICs are mounted on the printed circuit board 100, the positions of the respective ICs are only translated in one direction and are the same as the directions of the vertical and horizontal axes of the printed circuit board 100. It also has the effect of making it easier to control the onboard machine. Further, as shown in FIG. 6, ICs 1-1, 1-3 of FIG.
Even when mounted on the back surface of the printed circuit board 100, the same effect is obtained because the loads are of equal length. FIG. 6A is a plan view and FIG. 6B is a sectional view. In this case, there is an effect that the mounting area can be further reduced.

【００２６】次の実施例を図７を用いて説明する。３０
１と３０２は拡張用回路基板を接続するためのコネクタ
である。このコネクタ３０１、３０２はメインライン１
１上にバス信号が同じスペーシング１３の間隔になるよ
うに配置されている。またこのコネクタ３０１、３０２
に接続される拡張用回路基板は図では示していないが、
コネクタからスタブ１２と同じ長さでＩＣまで結線され
る。このように配置結線することで、拡張用回路基板を
用いた場合でも等長等負荷が実現でき、信号波形歪が少
なくなる。また、信号間の配線長差が無くなるため基板
配線によるスキューが無くなりバス性能が向上する。も
ちろんコネクタは図５や図６で示した実施例に組み合わ
せて応用しても良い。The next embodiment will be described with reference to FIG. Thirty
Reference numerals 1 and 302 are connectors for connecting the expansion circuit board. The connectors 301 and 302 are the main line 1
The bus signals are arranged on the first circuit 1 so as to have the same spacing 13 intervals. Also, these connectors 301, 302
Although the expansion circuit board connected to is not shown in the figure,
The connector is connected to the IC with the same length as the stub 12. By arranging and connecting in this way, equal-length equal loads can be realized even when an expansion circuit board is used, and signal waveform distortion is reduced. Further, since the wiring length difference between the signals is eliminated, skew due to the substrate wiring is eliminated and the bus performance is improved. Of course, the connector may be applied in combination with the embodiment shown in FIGS.

【００２７】次の実施例を図８を用いて説明する。６は
バスを介してデータのやり取りをする機能を有する６角
形の半導体チップである。２は六角形の表面実装用のＩ
Ｃのパッケージである。このパッケージ２内に固定され
た半導体チップ６から３の基板接続手段まで電気伝導性
の高い材料で電気的に接続されるが、これがパッケージ
２の一辺の中央部と端部で長さの比は、１．１５であ
り、図９の四角形の場合と比べて約３０％改善される。
信号の伝搬遅延時間はこの長さに比例するので、パッケ
ージが大きければ大きいほどスキュー改善の効果は大き
い。The next embodiment will be described with reference to FIG. Reference numeral 6 is a hexagonal semiconductor chip having a function of exchanging data via a bus. 2 is I for hexagonal surface mounting
It is a C package. The semiconductor chips 6 fixed in the package 2 to the substrate connecting means of 3 are electrically connected by a material having a high electrical conductivity, and this has a length ratio between the central part and the end part of one side of the package 2. , 1.15, which is improved by about 30% as compared with the case of the quadrangle in FIG.
Since the signal propagation delay time is proportional to this length, the larger the package, the greater the effect of skew improvement.

【００２８】この効果は図１０のように４角形の半導体
チップ５を６角形のＩＣパッケージ２に実装しても得る
ことができる。This effect can be obtained by mounting the quadrangular semiconductor chip 5 in the hexagonal IC package 2 as shown in FIG.

【００２９】次に６角形の半導体チップ６の製造方法を
図１１を用いて説明する。５００は半導体ウエハであ
る。この半導体ウエハ５００上に六角形の半導体チップ
６は細密充填するので、無駄になる部分が少なく、この
無駄になる部分は４角形の半導体チップと同程度であ
る。またウエハ５００から半導体チップ６を切り出すの
は、レーザ光照射による切断や型抜きにより実現でき
る。Next, a method of manufacturing the hexagonal semiconductor chip 6 will be described with reference to FIG. 500 is a semiconductor wafer. Since the hexagonal semiconductor chips 6 are closely packed on the semiconductor wafer 500, there is little wasted portion, and this wasted portion is approximately the same as the square semiconductor chip. The cutting of the semiconductor chip 6 from the wafer 500 can be realized by cutting by laser light irradiation or die cutting.

【００３０】６角形の半導体チップを用いることによる
効果を図１２を用いて説明する。図１２（ａ）の６１、
６２、６３は、半導体チップ内の金属配線の方向を示し
ており、それぞれの角度は１２０度である。半導体チッ
プ内でおよそ対角にある二点間の接続には、図１２
（ｂ）の６角形半導体チップ６の場合、経路７１のよう
に２点ＡＢ間の距離程度で配線できるが、図１２（ｃ）
の４角形半導体チップ５の場合は、２点ＡＢ間の距離の
約１．４倍の配線長が経路７２でも経路７３でも必要で
ある。このため大きな半導体チップ上でクロック信号な
どをチップ上のあらゆる位置に信号を供給しなければな
らないような場合に配線長が短くなり、高速化の効果が
大きい。The effect of using the hexagonal semiconductor chip will be described with reference to FIG. 61 in FIG. 12A,
Reference numerals 62 and 63 indicate the directions of the metal wiring in the semiconductor chip, and the respective angles are 120 degrees. The connection between two points on the semiconductor chip that are approximately diagonal is shown in FIG.
In the case of the hexagonal semiconductor chip 6 of (b), wiring can be performed with the distance between two points AB as in the path 71, but FIG.
In the case of the quadrangular semiconductor chip 5, the wiring length of about 1.4 times the distance between the two points AB is required for both the route 72 and the route 73. Therefore, when a clock signal or the like has to be supplied to every position on the chip on a large semiconductor chip, the wiring length is shortened and the effect of speeding up is great.

【００３１】また図１３のような５角形のパッケージを
用いてバス配線しても同様な効果がある。図１３（ａ）
中の２は、２頂点が直角で、残りの頂点が鈍角であるよ
うな５角形ＩＣパッケージである。バス配線される部分
を鈍角の頂点間の辺に割り当てることで、図８の６角形
パッケージの場合と同様に、ＩＣ内配線長差を小さくす
ることができる。またこの形状の半導体チップ６の場合
は、図１３（ｂ）の様に細密充填することができるので
半導体ウエハの無駄になる部分が少ないという効果があ
る。またこの他にも頂点の一部あるいは全部が、円形あ
るいは円形に近い曲率で配置する多角形ＩＣパッケージ
においてもＩＣ内配線長差を小さくすることができる。The same effect can be obtained by bus wiring using a pentagonal package as shown in FIG. FIG. 13 (a)
2 inside is a pentagonal IC package in which two vertices are right angles and the remaining vertices are obtuse angles. By allocating the portion for bus wiring to the side between the vertices of the obtuse angle, it is possible to reduce the wiring length difference in the IC as in the hexagonal package of FIG. Further, in the case of the semiconductor chip 6 of this shape, since it can be densely packed as shown in FIG. 13B, there is an effect that the wasteful portion of the semiconductor wafer is small. In addition to this, even in a polygonal IC package in which some or all of the vertices are arranged in a circular shape or a curvature close to a circular shape, it is possible to reduce the wiring length difference in the IC.

【００３２】次に６角形ＩＣパッケージを用いたバス配
線の実施例を図１４を用いて説明する。２−１、２−
２、２−３はバス接続される六角形ＬＳＩパッケージで
ある。バス配線１０は第１の実施例と同じ等長等負荷配
線である。この場合の効果はＩＣパッケージ内の半導体
チップまでの配線長差が四角形パッケージの場合に比べ
て更に小さいので、半導体チップ間の等長等負荷配線が
行えバス性能が向上する。Next, an embodiment of bus wiring using a hexagonal IC package will be described with reference to FIG. 2-1 and 2-
Reference numerals 2 and 2-3 are hexagonal LSI packages connected to the bus. The bus wiring 10 is the same length and equal load wiring as in the first embodiment. The effect in this case is that the difference in the wiring length to the semiconductor chip in the IC package is smaller than that in the case of the quadrangular package, so that equal-length equal load wiring can be performed between the semiconductor chips and the bus performance is improved.

【００３３】更に図１５のようにＩＣパッケージの２辺
を用いてバス配線する場合、それぞれの辺からの引出し
角度を変えることにより、メインライン、スタブ共１層
のみの配線で等長等負荷配線を行うことができる。すな
わち本実施例は印刷回路基板の層数を増加させること無
く等長等負荷配線を保ちながら、バス幅を約倍に広げる
ことができるという効果がある。Further, in the case of bus wiring using two sides of the IC package as shown in FIG. 15, by changing the lead-out angle from each side, both the main line and the stub have the same length and equal load wiring. It can be performed. That is, the present embodiment has an effect that the bus width can be approximately doubled while maintaining equal length and equal load wiring without increasing the number of layers of the printed circuit board.

【００３４】また図１６のように、辺の一部あるいは全
部が、円あるいは円に近い曲率を持つことを特徴とする
半導体集積回路を用いてバス配線しても等長等負荷配線
が行えバス性能が向上する。図１６（ａ）のように、辺
の一部が円である場合、半導体チップ６から基板接続手
段３までの距離が完全に等しくなるのでＩＣ内スキュー
が零とできる効果がある。また図１６（ｂ）のようにこ
のＩＣパッケージ２のバス部の辺と同じ形状のスルーホ
ール列を用いれば、半導体チップ間で完全に等長等負荷
のバス配線ができ、バス性能向上は大きい。Further, as shown in FIG. 16, even if bus wiring is performed using a semiconductor integrated circuit characterized in that a part or all of the sides have a circle or a curvature close to a circle, equal-length equal load wiring can be performed. Performance is improved. When part of the side is a circle as shown in FIG. 16A, the distances from the semiconductor chip 6 to the substrate connecting means 3 are completely equal, so that the skew in the IC can be zero. If a through hole row having the same shape as the side of the bus portion of the IC package 2 is used as shown in FIG. 16B, bus wiring of equal length and equal load can be completed between the semiconductor chips, and the bus performance is greatly improved. .

【００３５】[0035]

【発明の効果】以上述べてきたように、本発明によれば
バス配線を等長等負荷にできるので、高速に動作するバ
スの信号波形の乱れを少なくし、それによりバスを安定
に動作させることができる。また配線長差を小さくする
ことで信号伝搬のスキューを小さくしバスの性能を向上
することができる。As described above, according to the present invention, equal length and equal load can be applied to the bus wiring, so that the disturbance of the signal waveform of the bus operating at a high speed can be reduced and the bus can be operated stably. be able to. Also, by reducing the difference in wiring length, the skew of signal propagation can be reduced and the performance of the bus can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例である等長等負荷バス配
線の結線図である。FIG. 1 is a wiring diagram of equal-length and equal-load bus wiring according to a first embodiment of the present invention.

【図２】従来技術のバス配線の説明図である。FIG. 2 is an explanatory diagram of conventional bus wiring.

【図３】バス配線の説明図である。FIG. 3 is an explanatory diagram of bus wiring.

【図４】従来技術のメインラインからＩＣまで引き出す
部の詳細説明図である。FIG. 4 is a detailed explanatory diagram of a portion for drawing out from a main line to an IC in a conventional technique.

【図５】本発明の第２の実施例である等長等負荷バス配
線の結線図である。FIG. 5 is a connection diagram of equal-length equal-load bus wiring according to a second embodiment of the present invention.

【図６】本発明の第３の実施例である両面実装した等長
等負荷バス配線の結線図である。FIG. 6 is a connection diagram of double-sided, equal-length, equal-load bus wiring according to a third embodiment of the present invention.

【図７】本発明の第４の実施例であるコネクタを用いた
場合の等長等負荷バス配線の結線図である。FIG. 7 is a connection diagram of equal-length equal-load bus wiring when a connector according to a fourth embodiment of the present invention is used.

【図８】本発明の第５の実施例である６角形のＩＣパッ
ケージの説明図である。FIG. 8 is an explanatory diagram of a hexagonal IC package that is a fifth embodiment of the present invention.

【図９】従来技術の４角形のＩＣパッケージの説明図で
ある。FIG. 9 is an explanatory diagram of a conventional square IC package.

【図１０】本発明の第５の実施例である６角形のＩＣパ
ッケージに４角形の半導体チップを実装した場合の説明
図である。FIG. 10 is an explanatory diagram of a hexagonal IC package according to a fifth embodiment of the present invention in which a tetragonal semiconductor chip is mounted.

【図１１】本発明の第５の実施例である６角形の半導体
チップの製造方法を示す図である。FIG. 11 is a diagram showing a method for manufacturing a hexagonal semiconductor chip according to a fifth embodiment of the present invention.

【図１２】本発明の第５の実施例である６角形の半導体
チップの効果を説明する説明図である。FIG. 12 is an explanatory diagram illustrating an effect of a hexagonal semiconductor chip that is a fifth embodiment of the present invention.

【図１３】本発明の第６の実施例である５角形のＩＣパ
ッケージの説明図である。FIG. 13 is an explanatory diagram of a pentagonal IC package that is a sixth embodiment of the present invention.

【図１４】本発明の第７の実施例である６角形のＩＣパ
ッケージを用いた場合の等長等負荷バス配線の説明図で
ある。FIG. 14 is an explanatory diagram of equal-length equal load bus wiring when a hexagonal IC package according to a seventh embodiment of the present invention is used.

【図１５】本発明の第８の実施例である６角形のＩＣパ
ッケージを用いた場合の別の等長等負荷バス配線の説明
図である。FIG. 15 is an explanatory diagram of another equal-length and equal-load bus wiring when the hexagonal IC package according to the eighth embodiment of the present invention is used.

【図１６】同じく別の等長等負荷バス配線の説明図であ
る。FIG. 16 is an explanatory diagram of another equal-length and equal-load bus wiring.

【符号の説明】[Explanation of symbols]

１…四角形ＩＣパッケージ、 ２…六角形ＩＣパッケージ、 ３…基板接続手段、 ５及び６…半導体チップ、 １０…バス配線、 １１…メインライン、 １２…スタブ、 １３…スペーシング、 １００…印刷回路基板、 ２００…スルーホール列、 ３０１、３０２…コネクタ、 ５００…半導体ウエハ。 DESCRIPTION OF SYMBOLS 1 ... Square IC package, 2 ... Hexagonal IC package, 3 ... Board connecting means, 5 and 6 ... Semiconductor chip, 10 ... Bus wiring, 11 ... Main line, 12 ... Stub, 13 ... Spacing, 100 ... Printed circuit board , 200 ... Through-hole array, 301, 302 ... Connector, 500 ... Semiconductor wafer.

フロントページの続き (72)発明者 持田 哲也 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 井上 雅雄 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内Front page continued (72) Inventor Tetsuya Mochida, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa, Ltd., Microelectronics Device Development Laboratory, Hitachi, Ltd. Office system division

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】半導体集積回路が多数接続されるバスにお
いて、当該半導体集積回路からのバス信号の引出し線が
同じ長さで配線されることにより、かつ、当該半導体集
積回路の各々から引き出された線どうしを等間隔で接続
することにより全てのバス信号線が等長等負荷となるよ
うに配線したことを特徴とする等長等負荷バス配線。1. In a bus to which a large number of semiconductor integrated circuits are connected, the lead lines of bus signals from the semiconductor integrated circuits are laid out in the same length and are led out from each of the semiconductor integrated circuits. An equal-length equal-load bus wiring characterized in that all bus signal lines are wired so as to have equal-length equal-load by connecting lines at equal intervals. 【請求項２】印刷回路基板上に実装される前記請求項１
のバス配線であって、半導体集積回路からの引出し線同
志をスルーホールによって交差接続を行なうバスにおい
て、半導体集積回路のバス接続される辺と、当該スルー
ホールの成す列が平行になるようにすることで等長等負
荷となるように配線したことを特徴とする等長等負荷バ
ス配線。2. The device according to claim 1, which is mounted on a printed circuit board.
In the bus wiring for connecting the lead lines from the semiconductor integrated circuit to each other through a through hole, the side of the semiconductor integrated circuit to which the bus is connected and the row formed by the through hole are parallel to each other. The equal-length equal-load bus wiring is characterized in that the wiring is performed so that the equal-length equal load is achieved. 【請求項３】他の電子回路との接続手段を有す辺を５辺
以上持つことを特徴とする多角形半導体集積回路。3. A polygonal semiconductor integrated circuit having five or more sides having means for connecting to another electronic circuit. 【請求項４】請求項３の他の電子回路との接続手段を有
す辺を５辺以上持つ多角形半導体集積回路において、頂
点の一部あるいは全部が、円あるいは円に近い曲率で配
置することを特徴とする多角形半導体集積回路。4. A polygonal semiconductor integrated circuit having five or more sides having connecting means for connecting to another electronic circuit according to claim 3, wherein some or all of the vertices are arranged in a circle or a curvature close to a circle. A polygonal semiconductor integrated circuit characterized by the above. 【請求項５】請求項３又は４の多角形半導体集積回路に
おいて、辺の一部あるいは全部が、円あるいは円に近い
曲率を持つことを特徴とする半導体集積回路。5. The semiconductor integrated circuit according to claim 3, wherein a part or all of the sides have a circle or a curvature close to a circle. 【請求項６】請求項３、４又は５の外形を持つ半導体集
積回路を用いて請求項２の当該半導体集積回路のバス接
続される辺と、当該スルーホールの成す列が平行になる
ようにすることで等長等負荷となるように配線したこと
を特徴とする等長等負荷バス配線。6. A semiconductor integrated circuit having the outer shape according to claim 3, 4 or 5 is used so that a side of the semiconductor integrated circuit according to claim 2 to which a bus is connected is parallel to a row formed by the through hole. The equal-length equal-load bus wiring is characterized in that the wiring is performed so that the equal-length equal load is achieved. 【請求項７】請求項３、４又は５の多角形の外形を持つ
半導体集積回路を用いたことを特徴とする情報処理装
置。7. An information processing apparatus using a semiconductor integrated circuit having a polygonal outer shape according to claim 3, 4, or 5. 【請求項８】請求項１、２又は６の等長等負荷バス配線
を用いたことを特徴とする情報処理装置。8. An information processing apparatus using the equal-length and equal-load bus wiring according to claim 1, 2, or 6.