JPH06332696A - Microcomputer - Google Patents

Abstract

PURPOSE:To enable the rewriting of bit data by one instruction and to facilitate the correction of a program even if the specification change of a bit allocation occurs by providing a bit addressing mode. CONSTITUTION:This microcomputer is provided with a circuit (instruction interpretation execution circuit 2) outputting a bit address, a selector 3 making the only bit designated by the address of an I/O port (storage element) 4 and active state, a buffer 5 expanding the preliminarily determined bit of an arithmetic register for all the bits of a data bus when the writing to the I/O port 4 is performed and a multiplexer 6 inputting the bit designated by the bit address of the data bus in the preliminarily determined bit of the arithmetic register when the reading is performed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、機器に組込まれて使用
される機器制御用マイクロコンピュータに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device control microcomputer used by being incorporated in a device.

【０００２】[0002]

【従来の技術】機器制御の複雑化に伴い、制御用のマイ
クロコンピュータを内蔵する機器が増加している。機器
製造での部品点数削減のために、マイクロコンピュータ
内に多くの周辺回路を取り込んだマイクロコンピュータ
が使用されるのが一般的である。代表的な周辺回路とし
てはタイマーやシリアル通信ポート、パラレル入出力ポ
ートなどがある。また、これらの周辺回路へのデータの
読み書きは、メモリへの読み書きと同様にワード単位
(例えば、８ビットマイコンならば１バイト)で行ってい
た。2. Description of the Related Art With the increasing complexity of device control, the number of devices incorporating a control microcomputer has increased. In order to reduce the number of parts in device manufacturing, a microcomputer in which many peripheral circuits are incorporated is generally used. Typical peripheral circuits include a timer, serial communication port, and parallel input / output port. In addition, reading and writing data to these peripheral circuits is done in word units, similar to reading and writing to memory.
(For example, 1 byte for an 8-bit microcomputer).

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、マイク
ロコンピュータを使用して機器制御を行うとき、ワード
単位でデータ制御することもあるが、パラレル入出力ポ
ートの各１ビットが異なるオンオフ制御出力信号やセン
サ入力信号に使用されるのが通常である。したがって、
ある１ビットの値を１に設定するには、(1)１ワードの
データを読み出す、(2)読み出されたデータにある１ビ
ットだけが１であるワードデータとＯＲ演算する、(3)
ＯＲされたデータを１ワード書き込む、等のステップを
踏む必要がある。However, when device control is performed using a microcomputer, data control may be performed in word units, but each 1 bit of the parallel input / output port has a different on / off control output signal or sensor. It is usually used for input signals. Therefore,
To set a certain 1-bit value to 1, (1) read 1-word data, (2) OR with word data in which only 1 bit in the read data is 1, (3)
It is necessary to take steps such as writing one word of ORed data.

【０００４】つまり、以下の問題を有していた。(a)上
記ステップ(1)からステップ(3)までの間は割込み禁止に
しておかないと、不都合の起こる場合がある。すなわ
ち、ステップ(1)を実行後割込みが入り、その割込み処
理内で他のビットのデータを変更したとしても、ステッ
プ(3)で元のデータに戻ってしまう。(b)割込み禁止命令
と割込み許可命令を、すべてのビット変更手順の前後に
用意しなければならないので、プログラムサイズの増大
を招く。(c)割込み禁止命令と割込み許可命令を正しく
入れ忘れたり、修正ミスなどでプログラムの不具合が発
生しやすい。(d)ハードウェアの構成上や配線の都合
上、制御に使用するビットを変更するときプログラムの
修正に大きな労力を要する。すなわち、入出力ポートの
アドレスが変わるとともに、ビットをＯＲしたりＡＮＤ
したりするデータが変わる。(e)プログラムの修正に大
きな労力を要するので、修正ミスによるプログラムの不
具合が発生しやすい。(f)１ワード単位でデータを書き
込むので、そのワードに含まれる制御のためのビットデ
ータの組立てに労力を要する。また、ある１ビットのデ
ータを読み出すときにも、上記(d)，(e)の問題を有して
いた。本発明は上記従来の問題を解決するものであり、
１命令でビットデータの書き換えができ、ビット割り振
りの仕様変更に対してもプログラムの修正が容易なマイ
クロコンピュータを提供することを目的とするものであ
る。That is, there are the following problems. (a) If you do not disable interrupts during steps (1) to (3) above, problems may occur. That is, even if an interrupt occurs after executing step (1) and the data of other bits is changed in the interrupt process, the original data is restored in step (3). (b) Since the interrupt disable instruction and the interrupt enable instruction must be prepared before and after all the bit changing procedures, the program size is increased. (c) It is easy to make a mistake in the program due to forgetting to insert the interrupt disable instruction and interrupt enable instruction correctly, or a mistake in the correction. (d) Due to the hardware configuration and wiring, it takes a lot of effort to modify the program when changing the bits used for control. That is, as the address of the I / O port changes, the bits are ORed and ANDed.
The data to do changes. (e) Since a large amount of labor is required to correct the program, it is easy for a program error to occur due to a correction error. (f) Since data is written in 1-word units, labor is required to assemble bit data for control included in the word. Further, even when reading a certain 1-bit data, there are problems (d) and (e). The present invention is to solve the above conventional problems,
It is an object of the present invention to provide a microcomputer in which the bit data can be rewritten with one instruction and the program can be easily modified even when the specification of bit allocation is changed.

【０００５】[0005]

【課題を解決するための手段】本願発明のマイクロコン
ピュータは、上記目的を達成するため、ワードアドレス
とともにビットアドレスを出力するビットアクセスアド
レッシングモードを有し、ワードアクセスされる記憶素
子のうち前記ビットアドレスで指定されるビットのみを
能動状態にするセレクタを有し、また、ビットアクセス
アドレッシングモードでの記憶素子へのデータの書き込
みのときに演算レジスタのワードデータのうち予め決め
られたビットのデータをデータバスのすべてのビットに
出力するバッファと、ビットアクセスアドレッシングモ
ードでの記憶素子からのデータの読み出しのときに前記
データバスのうちビットアドレスで指定されるビットの
データを前記演算レジスタのワードデータのうち予め決
められたビットに入力するマルチプレクサを具備してい
るものである。In order to achieve the above-mentioned object, a microcomputer of the present invention has a bit access addressing mode for outputting a bit address together with a word address, and the bit address among storage elements to be word-accessed. It has a selector that activates only the bit specified by, and when the data is written to the storage element in the bit access addressing mode, the data of the predetermined bit of the word data of the operation register A buffer that outputs to all the bits of the bus, and the data of the bit specified by the bit address in the data bus when reading the data from the storage element in the bit access addressing mode among the word data of the arithmetic register To a predetermined bit Those which comprise a force to the multiplexer.

【０００６】[0006]

【作用】上記した構成により、ビットアクセスアドレッ
シングモードでは、前記ワードアドレスで指定される記
憶素子のうちセレクタで能動状態にされたビットだけが
読み書きされ、また、バッファは、ビットアクセスアド
レッシングモードでの記憶素子へのデータの書き込みの
ときに演算レジスタのワードデータのうち予め決められ
たビットのデータをデータバスのすべてのビットに出力
し、マルチプレクサは、ビットアクセスアドレッシング
モードでの記憶素子からのデータの読み出しのときに前
記データバスのうちビットアドレスで指定されるビット
のデータを前記演算レジスタのワードデータのうち予め
決められたビットに入力する。With the above structure, in the bit access addressing mode, only the bit of the storage element designated by the word address that is activated by the selector is read and written, and the buffer stores in the bit access addressing mode. When writing data to the device, outputs the data of a predetermined bit of the word data of the operation register to all the bits of the data bus, and the multiplexer reads the data from the storage device in the bit access addressing mode. At this time, the data of the bit designated by the bit address of the data bus is input to the predetermined bit of the word data of the operation register.

【０００７】[0007]

【実施例】以下、本発明を実施例に基づいて説明する。
図１は本発明によるマイクロコンピュータの一実施例の
要部ブロック図である。図１において、１はマイクロコ
ンピュータ、２は命令解釈実行回路、３はセレクタ、４
は記憶素子、５はバッファ、６はマルチプレクサであ
る。いま、ビットアクセス命令の例として、ＳＴＢＩＴ
Ａ，25Ｈ(レジスタＡの最下位ビットの値をビットア
クセスアドレス25Ｈに出力)および ＬＤＢＩＴ Ａ，2
3Ｈ(ビットアクセスアドレス23Ｈの値をレジスタＡの最
下位ビットに入力)の２つの命令を考える。EXAMPLES The present invention will be described below based on examples.
FIG. 1 is a block diagram of essential parts of an embodiment of a microcomputer according to the present invention. In FIG. 1, 1 is a microcomputer, 2 is an instruction interpretation execution circuit, 3 is a selector, 4
Is a storage element, 5 is a buffer, and 6 is a multiplexer. Now, as an example of a bit access instruction, STBIT
A, 25H (value of least significant bit of register A is output to bit access address 25H) and LDBIT A, 2
Consider two instructions of 3H (the value of bit access address 23H is input to the least significant bit of register A).

【０００８】命令解釈実行回路２は、図示しないプログ
ラム格納メモリから逐次命令を読み出し解釈実行する
が、この動作には従来のマイクロコンピュータに用いら
れている技術を適用すればよいので説明は省略する。命
令解釈実行回路２は、読み出した命令がビットアクセス
アドレッシングモードによるアクセス命令ならば、ビッ
トアクセス信号線ＢＡに“１”を出力すとともに、ビッ
トアクセスアドレスの下位３ビットをビットアドレスバ
スＢＰ０〜ＢＰ２に出力する。つまり、ＳＴＢＩＴ
Ａ，25Ｈ命令ならば、アドレスバスに４Ｈ、ビットアド
レスバスに５Ｈを出力し、ＬＤＢＩＴ Ａ，23Ｈ命令な
らば、アドレスバスに４Ｈ、ビットアドレスバスに３Ｈ
を出力する。The instruction interpreting / executing circuit 2 reads out, interprets and executes sequential instructions from a program storage memory (not shown), and a description thereof will be omitted because a technique used in a conventional microcomputer may be applied to this operation. If the read instruction is an access instruction in the bit access addressing mode, the instruction interpretation execution circuit 2 outputs "1" to the bit access signal line BA and outputs the lower 3 bits of the bit access address to the bit address buses BP0 to BP2. Output. That is, STBIT
4H to the address bus and 5H to the bit address bus for A and 25H instructions, 4H to the address bus and 3H to the bit address bus for LDBIT A and 23H instructions
Is output.

【０００９】以下、記憶素子として入出力ポートを例に
とって説明するので、記憶素子４を入出力ポート４と置
き換えて説明する。図１で、入出力ポート(記憶素子)４
がアドレス４Ｈに配置されているとし、ビットアドレス
バスに５Ｈが出力されれば、セレクタ３の出力信号のう
ち５ビット目を選択する信号のみが“１”になり、入出
力ポート(記憶素子)４の５ビット目(Ｂ５)のみが能動状
態になる。同様に、ビットアドレスバスに３Ｈが出力さ
れれば、セレクタ３の出力信号のうち３ビット目を選択
する信号のみが“１”になり、入出力ポート(記憶素子)
４の３ビット目(Ｂ３)のみが能動状態になる。また、セ
レクタ３はビットアクセス信号線ＢＡが“０”のとき
は、すべての出力信号が“１”となり、入出力ポート
(記憶素子)４のすべてのビットが能動状態になる。ま
た、バッファ５は、ビットアクセス信号線ＢＡに“１”
が出力され、かつデータの書き込み動作のときは、内部
データバスの内容(つまりＳＴＢＩＴ Ａ，25Ｈ実行時
はレジスタＡの内容)のうち最下位ビット以外のデータ
の出力を抑止し、最下位ビットの値をすべてのビットに
展開してデータバスに出力する。Since the input / output port will be described as an example of the storage element, the storage element 4 will be replaced with the input / output port 4 for description. In Fig. 1, input / output port (storage element) 4
Is placed at the address 4H, and if 5H is output to the bit address bus, only the signal that selects the fifth bit of the output signal of the selector 3 becomes "1", and the input / output port (memory element) Only the 5th bit (B5) of 4 becomes active. Similarly, if 3H is output to the bit address bus, only the signal that selects the third bit of the output signal of the selector 3 becomes "1", and the input / output port (memory element)
Only the 3rd bit (B3) of 4 becomes active. When the bit access signal line BA is "0", all output signals of the selector 3 become "1", and the input / output port
All bits of (memory element) 4 are activated. In addition, the buffer 5 sets the bit access signal line BA to "1".
Is output and the data write operation is performed, the output of data other than the least significant bit of the contents of the internal data bus (that is, the contents of register A when executing STBIT A, 25H) is suppressed, and the least significant bit is The value is expanded into all bits and output to the data bus.

【００１０】したがって、ＳＴＢＩＴ Ａ，25Ｈ命令を
実行すると、命令解釈実行回路２は、ビットアクセス信
号線ＢＡに“１”を出力するとともにビットアドレスバ
スＢＰ０〜ＢＰ２に５Ｈを出力し、レジスタＡの最下位
ビットの値をバッファ５に引き渡す。バッファ５は、レ
ジスタＡの最下位ビットの値をワードのすべてのビット
に展開する。セレクタ３は、ビットアドレスバスＢＰ０
〜ＢＰ２の値に示されるビットつまり５ビット目を選択
する信号を“１”にし、入出力ポート(記憶素子)４の５
ビット目(Ｂ５)のみが能動状態になる。そして、命令解
釈実行回路２からのデータ書き込み信号に従って、デー
タバスの５ビット目の値が入出力ポート(記憶素子)４の
５ビット目(Ｂ５)に書き込まれる。このとき、バッファ
５の働きにより、すべてのビットにはレジスタＡの最下
位ビットの値が出力されているので、入出力ポート(記
憶素子)４のＢ５には、レジスタＡの最下位ビットの値
が書き込まれる。Therefore, when the STBIT A, 25H instruction is executed, the instruction interpretation execution circuit 2 outputs "1" to the bit access signal line BA and also outputs 5H to the bit address buses BP0 to BP2, and the maximum value of the register A is reached. The value of the lower bit is passed to the buffer 5. The buffer 5 expands the value of the least significant bit of the register A into all the bits of the word. The selector 3 has a bit address bus BP0.
~ The signal indicated by the value of BP2, that is, the signal for selecting the fifth bit is set to "1", and the input / output port (storage element) 4
Only the bit (B5) becomes active. Then, according to the data write signal from the instruction interpretation execution circuit 2, the value of the fifth bit of the data bus is written in the fifth bit (B5) of the input / output port (storage element) 4. At this time, since the value of the least significant bit of the register A is output to all the bits by the function of the buffer 5, the value of the least significant bit of the register A is output to B5 of the input / output port (storage element) 4. Is written.

【００１１】マルチプレクサ６は、ビットアクセス信号
線ＢＡに“１”が出力され、かつデータの読み出し動作
のときは、データバスの最下位ビットの入力を抑止し、
ビットアドレスバスＢＰ０〜ＢＰ２に示される値に対応
するビットのデータを内部データバスの最下位ビットに
出力する。これにより、ＬＤＢＩＴ Ａ，23Ｈ実行時に
はレジスタＡの最下位ビットに読み出される。したがっ
て、ＬＤＢＩＴ Ａ，23Ｈ命令を実行すると、命令解釈
実行回路２は、ビットアクセス信号線ＢＡに“１”を出
力するとともにビットアドレスバスＢＰ０〜ＢＰ２に３
Ｈを出力する。セレクタ３は、ビットアドレスバスＢＰ
０〜ＢＰ２の値に示されるビットつまり３ビット目を選
択する信号を“１”にし、入出力ポート(記憶素子)４の
３ビット目(Ｂ３)のみが能動状態になる。そして、命令
解釈実行回路２からのデータ読み出し信号にしたがっ
て、入出力ポート(記憶素子)４の３ビット目(Ｂ３)がデ
ータバスの３ビット目に読み出される。このとき、マル
チプレクサ６の働きにより、データバスの３ビット目の
値が、内部データバスの最下位ビットに出力されている
ので、入出力ポート(記憶素子)４のＢ３の値が、レジス
タＡの最下位ビットに書き込まれる。The multiplexer 6 inhibits the input of the least significant bit of the data bus when "1" is output to the bit access signal line BA and the data read operation is performed.
The data of the bit corresponding to the value shown on the bit address buses BP0 to BP2 is output to the least significant bit of the internal data bus. As a result, when the LDBIT A, 23H is executed, the least significant bit of the register A is read. Therefore, when the LDBIT A, 23H instruction is executed, the instruction interpretation execution circuit 2 outputs "1" to the bit access signal line BA and outputs 3 to the bit address buses BP0 to BP2.
Output H. The selector 3 has a bit address bus BP
The signal indicated by the value of 0 to BP2, that is, the signal for selecting the third bit is set to "1", and only the third bit (B3) of the input / output port (memory element) 4 is activated. Then, according to the data read signal from the instruction interpretation execution circuit 2, the third bit (B3) of the input / output port (storage element) 4 is read to the third bit of the data bus. At this time, since the value of the third bit of the data bus is output to the least significant bit of the internal data bus by the operation of the multiplexer 6, the value of B3 of the input / output port (memory element) 4 is the same as that of the register A. Written to least significant bit.

【００１２】本実施例では、説明のためビットアドレッ
シングモードでのデータ読み書き命令が、レジスタＡの
最下位ビットに対して演算されるとしたが、これに限る
ものではなく、例えば、レジスタにステータスレジスタ
を適用し、最下位ビットの代わりにコンディションコー
ドのキャリーフラグを使用するなど多くの変形が考えら
れるのは言うまでもない。また、命令のニーモニック
も、ＳＴＢＩＴ Ａ，25ＨおよびＬＤＢＩＴ Ａ，23Ｈ
のように、ワードアドレスとビットアドレスを１つのオ
ペランドに合成して表現したが、ワードアドレスとビッ
トアドレスを分離し、ＳＴＢＩＴ Ａ，４Ｈ，５Ｈおよ
びＬＤＢＩＴ Ａ，４Ｈ，３Ｈのように表現しても同じ
ことである。つまり、ＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ
はＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ＆７Ｈ，ＢＩＴＡＤ
ＤＲ／８Ｈのように簡単に変換できる。In the present embodiment, for the sake of explanation, the data read / write instruction in the bit addressing mode is operated on the least significant bit of the register A, but the present invention is not limited to this. Needless to say, there are many possible modifications such as applying the above and using the carry flag of the condition code instead of the least significant bit. The instruction mnemonics are also STBIT A, 25H and LDBIT A, 23H.
As described above, the word address and the bit address are combined and expressed in one operand, but even if the word address and the bit address are separated and expressed as STBIT A, 4H, 5H and LDBIT A, 4H, 3H. Same thing. That is, STBIT A, BIT ADDR
Is STBIT A, BITADDR & 7H, BITAD
It can be easily converted like DR / 8H.

【００１３】[0013]

【発明の効果】以上、実施例について説明したように本
発明によれば、１命令でビットデータの書き換えができ
るので割込みに対するクリティカル性を排除でき、割込
み禁止と許可の繰り返しによるプログラムサイズの増大
を防ぐことができる。また、割込み禁止命令と割込み許
可命令を正しく入れ忘れたり、修正ミスによるプログラ
ムの不具合をなくすことができる。さらに、ビットアド
レッシングモードを設けることにより、ハードウェアの
構成上や配線の都合上、制御に使用するビットを変更す
るときプログラムの修正も容易になり、仕様変更が発生
しても修正ミスによるプログラムの不具合が発生をなく
すことができる。よって、その実用的効果は大きい。As described above, according to the present invention, since the bit data can be rewritten with one instruction, the criticality to the interrupt can be eliminated, and the increase in the program size due to the repetition of interrupt inhibition and permission. Can be prevented. Further, it is possible to eliminate forgetting to correctly insert the interrupt prohibition instruction and the interrupt permission instruction, and to eliminate a program defect due to a correction mistake. Furthermore, by providing a bit addressing mode, it is easy to modify the program when changing the bits used for control due to the hardware configuration and wiring, and even if specifications change, the program can be modified by mistakes. It is possible to eliminate the occurrence of defects. Therefore, its practical effect is great.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるマイクロコンピュー
タの要部構成図である。FIG. 1 is a configuration diagram of a main part of a microcomputer according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…マイクロコンピュータ、 ２…命令解釈実行回路、
３…セレクタ、 ４…記憶素子(入出力ポート)、 ５
…バッファ、 ６…マルチプレクサ。1 ... Microcomputer, 2 ... Instruction interpretation execution circuit,
3 ... selector, 4 ... storage element (input / output port), 5
… Buffer, 6… Multiplexer.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ワードアドレスとともにビットアドレス
を出力するビットアクセスアドレッシングモードを有
し、ワードアクセスされる記憶素子のうち前記ビットア
ドレスで指定されるビットのみを能動状態にするセレク
タを有し、前記ワードアドレスで指定される前記記憶素
子のうち前記セレクタで能動状態にされたビットだけが
読み書きされることを特徴とするマイクロコンピュー
タ。1. A bit access addressing mode for outputting a bit address together with a word address, and a selector for activating only a bit designated by the bit address among storage elements accessed by the word, the word A microcomputer in which only the bits that are made active by the selector in the storage element specified by an address are read and written. 【請求項２】 ビットアクセスアドレッシングモードで
の記憶素子へのデータの書き込みのときに演算レジスタ
のワードデータのうち予め決められたビットのデータを
データバスのすべてのビットに出力するバッファと、ビ
ットアクセスアドレッシングモードでの記憶素子からの
データの読み出しのときに前記データバスのうちビット
アドレスで指定されるビットのデータを前記演算レジス
タのワードデータのうち予め決められたビットに入力す
るマルチプレクサを具備することを特徴とする請求項１
記載のマイクロコンピュータ。2. A buffer for outputting data of a predetermined bit of word data of an arithmetic register to all bits of a data bus when writing data to a storage element in a bit access addressing mode, and a bit access A multiplexer is provided for inputting the data of the bit specified by the bit address of the data bus to a predetermined bit of the word data of the arithmetic register when reading the data from the storage element in the addressing mode. Claim 1 characterized by the above-mentioned.
The described microcomputer.