JPH06332434A - Display device - Google Patents

Abstract

PURPOSE:To decrease variation of display data between '0' and '1' without decreasing visual information and to reduce radio wave noise generated from a signal cable, when display data is outputted to a display section through the signal cable. CONSTITUTION:A buffer which stores display data 131 of one line is incorporated in a difference data generation section 140, a difference data 141 is outputted as display data 131 of a first line as it is, and a result to which exclusive 'OR' operation is performed with display data stored in the buffer one line before is outputted as display data 131 after a second line. A buffer which stores restored data 201 outputted by the display data restoration section 200 of one line is incorporated in a display data restoration section 200, and a difference data 152 is outputted as restored data of a first line as it is, and a result to which exclusive 'OR' operation is performed with the difference data 152 and restored data stored in the line buffer one line before is outputted as restored data after a second line.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等の情報処理装置に使用される
表示装置に係り、特に、ＬＣＤ等のフラットパネルディ
スプレイ装置に装置本体から表示データを転送する場合
に漏洩する電磁波を低減し、外部装置に対する電波障害
を軽減することのできる表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device used in an information processing device such as a personal computer and a workstation, and more particularly, when transferring display data from the device body to a flat panel display device such as an LCD. The present invention relates to a display device capable of reducing leaked electromagnetic waves and reducing radio wave interference with an external device.

【０００２】[0002]

【従来の技術】図９は従来技術による表示装置の構成例
を示すブロック図であり、以下、この図を参照して従来
技術を説明する。図９において、１は表示制御部、２は
ディスプレイ部、１０１はＣＰＵ、１１０は表示クロッ
ク生成部、１２０は描画・表示制御部、１６０は圧縮
部、１３０は表示メモリ、１７０は復元部、１５０はラ
ッチ、２１０はＬＣＤである。2. Description of the Related Art FIG. 9 is a block diagram showing a configuration example of a display device according to a conventional technique, and the conventional technique will be described below with reference to this figure. In FIG. 9, 1 is a display control unit, 2 is a display unit, 101 is a CPU, 110 is a display clock generation unit, 120 is a drawing / display control unit, 160 is a compression unit, 130 is a display memory, 170 is a decompression unit, 150. Is a latch and 210 is an LCD.

【０００３】従来技術による表示装置は、図９に示すよ
うに、表示情報の描画、ディスプレイの駆動を行う表示
制御部１と、ディスプレイ部２とにより構成され、表示
制御部１とディスプレイ部２とが信号ケーブルで接続さ
れている。As shown in FIG. 9, a display device according to the prior art is composed of a display control unit 1 for drawing display information and driving a display, and a display unit 2, and includes a display control unit 1 and a display unit 2. Are connected with a signal cable.

【０００４】表示制御部１は、ＣＰＵ１０１、表示クロ
ック生成部１１０、描画・表示制御部１２０、圧縮部１
６０、表示メモリ１３０、復元部１７０、ラッチ１５０
により構成されている。The display control unit 1 includes a CPU 101, a display clock generation unit 110, a drawing / display control unit 120, and a compression unit 1.
60, display memory 130, restoration unit 170, latch 150
It is composed by.

【０００５】ＣＰＵ１０１は、図示しないプログラムに
より表示情報を生成し、バス１０２を介して描画アドレ
ス１０３、描画データ１０４、書き込みコマンド１０５
を描画・表示制御部１２０に出力する。描画・表示制御
部１２０は、ＣＰＵ１０１からの描画アドレス１０３、
描画データ１０４、書き込みコマンド１０５及び表示ク
ロック生成部１１０から出力される表示クロック１１１
に従って、圧縮部１６０に対して、メモリアドレス１２
１、描画データ１２２、書き込みコマンド１２３を出力
し、また、ディスプレイ部２に対して、垂直同期信号１
２４、水平同期信号１２５、表示イネーブル信号１２
６、シフトクロック１２７を生成する。圧縮部１６０
は、描画データ１２２を圧縮し、表示メモリ１３０に対
してメモリアドレス１６１、圧縮データ１６２、書き込
みコマンド１６３を出力する。表示メモリ１３０は、書
き込みコマンド１６３が有効の場合、メモリアドレス１
６１で示される領域に圧縮データ１６２を書き込む。The CPU 101 generates display information by a program (not shown), and draws addresses 103, drawing data 104, and write commands 105 via the bus 102.
Is output to the drawing / display control unit 120. The drawing / display control unit 120 uses the drawing address 103 from the CPU 101,
Display data 111, write command 105, and display clock 111 output from the display clock generation unit 110
According to the memory address 12
1, the drawing data 122, the write command 123 are output, and the vertical synchronization signal 1 is output to the display unit 2.
24, horizontal sync signal 125, display enable signal 12
6. The shift clock 127 is generated. Compressor 160
Compresses the drawing data 122 and outputs the memory address 161, the compressed data 162, and the write command 163 to the display memory 130. The display memory 130 has a memory address 1 when the write command 163 is valid.
The compressed data 162 is written in the area indicated by 61.

【０００６】通常、圧縮部１６０からのメモリアドレス
１６１は、表示クロック１１１に従った１画面分の表示
アドレスが順次繰り返し出力されるアドレスであり、表
示メモリ１３０は、その表示アドレスで示される表示メ
モリ１３０上の領域から圧縮表示データ１７１を読み出
す。読み出された圧縮表示データ１７１は、復元部１７
０によって復元され、表示データ１３１として出力され
る。表示データ１３１は、Ｎ（Ｎは１以上の整数）ビッ
ト幅を持っており、各ビットはディスプレイ上の水平方
向の１ドットに対応する。例えば、表示データ１３１が
４ビット幅であれば、１ビット目は、ディスプレイ上の
４ｉ（ｉは０以上の整数）ドット目、２ビット目は４ｉ
＋１ドット目、３ビット目は４ｉ＋２ドット目、４ビッ
ト目は４ｉ＋３ドット目に対応することになる。読み出
された表示データ１３１は、タイミング調整のために、
一旦、Ｎドット周期のシフトクロック１２７によりラッ
チ１５０にラッチされた後、ディスプレイ部２に出力さ
れる。Normally, the memory address 161 from the compression unit 160 is an address at which the display address for one screen according to the display clock 111 is repeatedly output, and the display memory 130 is the display memory indicated by the display address. The compressed display data 171 is read from the area above 130. The read compressed display data 171 is stored in the decompression unit 17
It is restored by 0 and output as the display data 131. The display data 131 has an N (N is an integer of 1 or more) bit width, and each bit corresponds to one dot in the horizontal direction on the display. For example, if the display data 131 has a 4-bit width, the first bit is 4i (i is an integer of 0 or more) dot on the display, and the second bit is 4i.
The + 1st dot, the 3rd bit corresponds to the 4i + 2 dot, and the 4th bit corresponds to the 4i + 3 dot. The display data 131 read out is used for timing adjustment.
It is once latched in the latch 150 by the shift clock 127 having an N dot cycle and then output to the display unit 2.

【０００７】ディスプレイ部２は、ＬＣＤ２１０を備え
て構成されており、表示制御部１から出力される垂直同
期信号１２４、水平同期信号１２５、表示イネーブル信
号１２６、シフトクロック１２７を用いて、表示データ
１５１をｘドット×ｙラインの可視情報として表示す
る。The display unit 2 comprises an LCD 210, and uses the vertical synchronizing signal 124, the horizontal synchronizing signal 125, the display enable signal 126 and the shift clock 127 output from the display control unit 1 to display data 151. Is displayed as visible information of x dots × y lines.

【０００８】前述において、描画・表示制御部１２０
は、１画面分の表示アドレスを順次発生し、ＬＣＤ２１
０には１画面分の表示データ１５１をＮドット単位で与
えている。このため、ＬＣＤ２１０は、表示データ１５
１を表示データの有効／無効を示す表示イネーブル信号
１２６とＮドット周期のシフトクロック１２７とを用い
て、１ライン分のｘドットをラッチし、水平同期信号１
２５により、ラッチしていた１ライン分のｘドットの表
示データを１度に表示する。ＬＣＤ２１０は、この動作
をｙライン分繰り返し、その後出力される垂直同期信号
１２４により先頭ラインから次の画面の表示をを開始す
る。In the above description, the drawing / display controller 120
Sequentially generates display addresses for one screen, and the LCD 21
Display data 151 for one screen is given to 0 in units of N dots. Therefore, the LCD 210 displays the display data 15
1 is used to latch x dots for one line by using the display enable signal 126 indicating the validity / invalidity of the display data and the shift clock 127 of the N dot period, and the horizontal synchronization signal 1
By 25, the display data of the x dots for one line that has been latched is displayed at once. The LCD 210 repeats this operation for y lines, and then starts displaying the next screen from the first line by the vertical synchronization signal 124 output thereafter.

【０００９】なお、この種の表示装置に関する従来技術
として、例えば、特開平１−５９２９８号公報等に記載
された技術が知られている。As a conventional technique relating to this type of display device, for example, a technique described in Japanese Patent Laid-Open No. 1-59298 is known.

【００１０】[0010]

【発明が解決しようとする課題】前述した従来技術は、
表示制御部とディスプレイ部とを接続する信号ケーブル
に、画像信号がそのまま伝送されるため、信号ケーブル
から画像信号の周波数の電磁波が漏洩し、電波ノイズを
発生させ、他の電子機器に悪影響を与えるという問題点
を有している。特に、近年、ウインドウシステムの背景
画面に、市松格子、縦ストライプ等の表示が多用される
ようになり、また、ＬＣＤの高精細化、多色化に伴い信
号線数が増加していること等により、前述の電波ノイズ
の増加による他の機器への悪影響が増加している。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
Since the image signal is transmitted as it is to the signal cable that connects the display control unit and the display unit, electromagnetic waves at the frequency of the image signal leak from the signal cable, causing radio noise and adversely affecting other electronic devices. There is a problem. In particular, in recent years, displays such as a checkerboard pattern and vertical stripes have been frequently used on a background screen of a window system, and the number of signal lines has been increasing due to high definition and multicolor LCDs. As a result, adverse effects on other devices due to the increase in radio noise are increasing.

【００１１】本発明の目的は、前記従来技術の問題点を
解決し、表示制御部とディスプレイ部とを接続する信号
ケーブルからの電波ノイズの発生を少なくすることがで
きる表示装置を提供することにある。An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a display device capable of reducing the generation of radio noise from a signal cable connecting a display control unit and a display unit. is there.

【００１２】[0012]

【課題を解決するための手段】本発明によれば前記目的
は、表示制御部側に１ライン前の表示データと現ライン
の表示データとの排他的論理和を出力する「差分データ
生成手段」を設け、ディスプレイ部側に１ライン前に排
他的論理和をしたデータと表示制御部から受け取ったデ
ータとの排他的論理和を出力する「表示データ復元手
段」を設けることにより達成される。According to the present invention, the above object is to provide a "difference data generating means" for outputting to the display control section the exclusive OR of the display data of the previous line and the display data of the current line. And a "display data restoring means" for outputting the exclusive OR of the data obtained by exclusive OR one line before and the data received from the display controller on the display unit side.

【００１３】また、前記目的は、「表示データ復元手
段」として、ＬＣＤのカラムドライバ内に排他的論理和
素子を内蔵することにより達成される。The above object can be achieved by incorporating an exclusive OR element in the column driver of the LCD as "display data restoring means".

【００１４】[0014]

【作用】表示制御部内の「差分データ生成手段」は、表
示メモリから読み出された表示データと１ライン前に読
み出した表示データとの排他的論理和演算を行い、その
結果をディスプレイ部に出力する。ディスプレイ部内の
「表示データ復元手段」は、受け取ったデータと１ライ
ン前に排他的論理和演算を行ったデータとの排他的論理
和演算を行うことにより、表示すべき元の表示データを
復元し、ＬＣＤに出力する。The "difference data generating means" in the display control unit performs an exclusive OR operation of the display data read from the display memory and the display data read one line before, and outputs the result to the display unit. To do. The "display data restoring means" in the display unit restores the original display data to be displayed by performing an exclusive OR operation on the received data and the data on which the exclusive OR operation is performed one line before. , Output to LCD.

【００１５】これにより、表示制御部とディスプレイ部
との間の信号ケーブルには、ライン間で排他的論理和し
た表示データ、すなわち、ライン間の差分データが出力
されることになる。通常、画像データは、隣接した領域
内での変化が少ないという性質があるため、ライン間で
排他的論理和したデータは、“０”、“１”間の変化が
少ない、すなわち、基本周波数が低いものとなり、電波
ノイズを減少させることができる。As a result, the signal cable between the display control unit and the display unit outputs the display data obtained by the exclusive OR of the lines, that is, the difference data between the lines. Normally, image data has a property that there is little change in adjacent areas, so data obtained by exclusive OR between lines has little change between "0" and "1", that is, the fundamental frequency is It becomes low, and radio noise can be reduced.

【００１６】[0016]

【実施例】以下、本発明による表示装置の実施例を図面
により詳細に説明する。Embodiments of a display device according to the present invention will be described below in detail with reference to the drawings.

【００１７】図１は本発明の第１の実施例による表示装
置の構成を示すブロック図、図２は差分データ生成部の
基本構成を示すブロック図、図３は表示データ復元部の
基本構成を示すブロック図、図４、図５は各回路部にお
ける表示データの出力状態の具体例を説明する図であ
る。図１〜図３において、１４０は差分データ生成部、
２００は表示データ復元部、１４００、４０００はタイ
ミング生成部、１４０１、２００１は排他的論理和素
子、１４１０、１４２０、２０１０、２０２０はシフト
レジスタであり、他の符号は図９の場合と同一である。FIG. 1 is a block diagram showing a configuration of a display device according to a first embodiment of the present invention, FIG. 2 is a block diagram showing a basic configuration of a difference data generating section, and FIG. 3 is a basic configuration of a display data restoring section. The block diagrams shown in FIGS. 4 and 5 are diagrams for explaining specific examples of the output state of the display data in each circuit unit. 1 to 3, 140 is a difference data generation unit,
Reference numeral 200 is a display data restoration unit, 1400 and 4000 are timing generation units, 1401 and 2001 are exclusive OR elements, 1410, 1420, 2010 and 2020 are shift registers, and other symbols are the same as those in FIG. .

【００１８】図示本発明の一実施例は、図９により説明
した従来技術に対して、表示制御部１の圧縮部１６０と
復元部１７０とが除かれ、復元部１７０の位置に差分デ
ータ生成部１４０が設けられ、ディスプレイ部２内に表
示データ復元部２００が設けられて構成されている点
で、従来技術と相違し、その他の点では従来技術の場合
と同様に構成されている。The embodiment of the present invention is different from the prior art described with reference to FIG. 9 in that the compression unit 160 and the decompression unit 170 of the display control unit 1 are removed, and the difference data generation unit is provided at the position of the decompression unit 170. 140 is provided, and the display data restoration unit 200 is provided in the display unit 2, which is a difference from the related art. In other respects, the configuration is similar to that of the related art.

【００１９】そして、描画・表示制御部１２０は、ＣＰ
Ｕ１０１からの描画アドレス１０３、描画データ１０
４、書き込みコマンド１０５、及び、表示クロック生成
部１１０から出力される表示クロック１１１に従って、
表示メモリ１３０に対してメモリアドレス１２１、描画
データ１２２、書き込みコマンド１２３を出力し、ま
た、垂直同期信号１２４、水平同期信号１２５、表示イ
ネーブル信号１２６、シフトクロック１２７を生成し
て、後述するように表示装置を構成する各機能部に対し
て出力している。Then, the drawing / display control unit 120 uses the CP
Drawing address 103 and drawing data 10 from U101
4, according to the write command 105 and the display clock 111 output from the display clock generation unit 110,
The memory address 121, the drawing data 122, and the write command 123 are output to the display memory 130, and the vertical synchronizing signal 124, the horizontal synchronizing signal 125, the display enable signal 126, and the shift clock 127 are generated, which will be described later. The data is output to each functional unit forming the display device.

【００２０】表示メモリ１３０は、書き込みコマンド１
２３が有効の場合、メモリアドレス１２１で示される領
域に描画データ１２２を書き込む。The display memory 130 uses the write command 1
When 23 is valid, the drawing data 122 is written in the area indicated by the memory address 121.

【００２１】通常、メモリアドレス１２１は、表示クロ
ック１１１に従って１画面分の表示アドレスを順次繰り
返して出力している。そして、表示メモリ１３０は、こ
の表示アドレスで示される領域から表示データ１３１を
読み出し、この表示データ１３１を、本発明の特徴であ
る差分データ生成部１４０に入力する。Normally, the memory address 121 repeatedly outputs the display address for one screen in accordance with the display clock 111. Then, the display memory 130 reads the display data 131 from the area indicated by this display address, and inputs this display data 131 to the difference data generation unit 140 which is a feature of the present invention.

【００２２】差分データ生成部１４０は、Ｎ（Ｎは１以
上の整数）ビット幅の表示データ１３１を１ライン分記
憶するラインバッファを有し、そのラインバッファに記
憶されている表示データと現在読み出されているＮビッ
ト幅の表示データ１３１とをＮビット毎に順次に排他的
論理和演算を行い、その結果をＮビット幅の差分データ
１４１としてラッチ１５０へ出力する。The differential data generator 140 has a line buffer for storing one line of display data 131 having N (N is an integer of 1 or more) bit width, and the display data stored in the line buffer and the current reading data are read. The output display data 131 having the N-bit width is sequentially subjected to an exclusive OR operation for every N bits, and the result is output to the latch 150 as N-bit width difference data 141.

【００２３】また、表示メモリ１３０から読み出された
表示データ１３１は、１ライン分の排他的論理和演算終
了後、差分データ生成部１４０内のラインバッファに上
書きされる。差分データ生成部１４０から出力された差
分データ１４１は、ラッチ１５０によってＮドット周期
のシフトクロック１２７を用いてラッチされ、ディスプ
レイ部２に差分データ１５２として出力される。The display data 131 read from the display memory 130 is overwritten in the line buffer in the difference data generator 140 after the exclusive OR operation for one line is completed. The difference data 141 output from the difference data generation unit 140 is latched by the latch 150 using the shift clock 127 having an N dot cycle, and output to the display unit 2 as difference data 152.

【００２４】本発明のもう１つの特徴である表示データ
復元部２００は、内部にＮビット幅の復元データ２０１
を１ライン分記憶するラインバッファを持ち、そのライ
ンバッファに記憶されている復元データとラッチ１５０
から出力されたＮビット幅の差分データ１５２とをＮビ
ット毎に順次に排他的論理和演算を行い、その結果をＮ
ビット幅の復元データ２０１としてＬＣＤ２１０へ出力
する。また、排他的論理和演算の結果である復元データ
２０１は、１ライン分の排他的論理和演算終了後、表示
データ復元部２００内のラインバッファに上書きされ
る。The display data restoring unit 200, which is another feature of the present invention, internally includes restored data 201 having an N-bit width.
Has a line buffer for storing one line, and the restored data and the latch 150 stored in the line buffer.
The N-bit width difference data 152 output from the N-bit difference data 152 are sequentially subjected to an exclusive OR operation every N bits, and the result is N
The restored data 201 having a bit width is output to the LCD 210. The restored data 201, which is the result of the exclusive OR operation, is overwritten in the line buffer in the display data restoring unit 200 after the exclusive OR operation for one line is completed.

【００２５】ＬＣＤ２１０は、Ｎビット幅の復元データ
２０１が入力され、ｘドット×ｙラインの可視情報とし
て表示する。ＬＣＤ２１０の表示をも制御する描画・表
示制御部１２０は、１画面分の表示アドレスを順次発生
しているため、ＬＣＤ２１０には、１画面分の復元デー
タ２０１がＮドット単位で与えられる。The LCD 210 receives the restored data 201 having an N-bit width and displays it as visible information of x dots × y lines. Since the drawing / display control unit 120 that also controls the display of the LCD 210 sequentially generates display addresses for one screen, the LCD 210 is provided with the restore data 201 for one screen in N dot units.

【００２６】ＬＣＤ２１０は、復元データ２０１をデー
タの有効／無効を示す表示イネーブル信号１２６とＮド
ット周期のシフトクロック１２７とを用いて、１ライン
分のｘドットをラッチし、水平同期信号１２５により、
ラッチしていた１ライン分のｘドットの復元データを１
度に表示する。ＬＣＤ２１０は、この動作をｙライン分
繰り返し行い、その後出力される垂直同期信号１２４に
より先頭ラインから次の画面の表示を開始する。The LCD 210 uses the display enable signal 126 indicating the validity / invalidity of the data and the shift clock 127 of the N dot period to latch the x-dots for one line, and the horizontal sync signal 125 causes the LCD 210 to reset the restored data 201.
1 line of restored data of x dots for 1 line that was latched
Display every time. The LCD 210 repeats this operation for y lines, and then starts displaying the next screen from the first line by the vertical synchronizing signal 124 output thereafter.

【００２７】前述した本発明の第１の実施例において、
差分データ生成部１４０は、図２に示すように、垂直同
期信号１２４、水平同期信号１２５、表示イネーブル信
号１２６及びシフトクロック１２７から差分データ生成
部１４０の基本的な動作タイミングを生成するタイミン
グ生成部１４００と、Ｎ個の排他的論理和素子１４０１
と、Ｎビット幅の表示データ１３１をラッチクロック１
４００１によって順次ｎ個ラッチするシフトレジスタ１
４１０と、シフトレジスタ１４１０から出力されたＮビ
ット×ｎ＝ｘ個のデータをロード信号１４０００によっ
てラッチし、ラッチクロック１４００１に従って順次Ｎ
ビット毎に出力するシフトレジスタ１４２０とにより構
成される。In the above-mentioned first embodiment of the present invention,
As shown in FIG. 2, the differential data generation unit 140 generates a basic operation timing of the differential data generation unit 140 from the vertical synchronization signal 124, the horizontal synchronization signal 125, the display enable signal 126, and the shift clock 127. 1400 and N exclusive OR elements 1401
And the display data 131 of N-bit width is latched by clock 1
Shift register 1 that sequentially latches n by 4001
410 and N bits × n = x pieces of data output from the shift register 1410 are latched by a load signal 14000, and sequentially N according to a latch clock 14001.
And a shift register 1420 that outputs each bit.

【００２８】タイミング生成部１４００は、垂直帰線期
間中及び水平表示期間中に、常時ラッチクロック１４０
０１を出力し、水平帰線期間中、ラッチクロック１４０
０１の出力を停止するように動作する。また、タイミン
グ生成部１４００は、垂直帰線期間中に、ロード信号１
４０００を“無効”状態にし、水平表示期間から水平帰
線期間になったときに、ラッチクロック１４００１の１
周期分を“有効”状態とする。The timing generator 1400 constantly latches the latch clock 140 during the vertical blanking period and the horizontal display period.
01 is output and the latch clock 140 is output during the horizontal blanking period.
It operates so as to stop the output of 01. In addition, the timing generation unit 1400 is configured to load the load signal 1 during the vertical blanking period.
When 4000 is set to the “invalid” state and the horizontal display period is changed to the horizontal blanking period, the latch clock 14001 is set to 1
The period is set to the "valid" state.

【００２９】シフトレジスタ１４１０は、入力端子ＳＥ
Ｒから入力されるＮビット幅の表示データ１３１をラッ
チクロック１４００１によって順次ｎ個（１ライン分）
ラッチし、ラッチしたＮビット×ｎ個の表示データを出
力端子Ｑ０、Ｑ１、…、Ｑｘから出力する。The shift register 1410 has an input terminal SE.
Display data 131 having an N-bit width input from R is sequentially n pieces (for one line) by the latch clock 14001.
The latched N-bit × n pieces of display data are output from the output terminals Q0, Q1, ..., Qx.

【００３０】また、シフトレジスタ１４２０は、ロード
信号１４０００が“無効”状態のときに、入力端子ＳＥ
Ｒから入力される値“０”をラッチクロック１４００１
によって順次ラッチし、ロード信号１４０００が“有
効”状態のときに、入力端子Ｄ０、Ｄ１、…、Ｄｘから
入力されるＮビット×ｎ個のデータを１度にラッチし、
内部にラッチしたＮビット×ｎ個のデータを、ラッチク
ロック１４００１に従って出力端子Ｑから順次Ｎビット
づつ出力する。The shift register 1420 has an input terminal SE when the load signal 14000 is in the "invalid" state.
The value “0” input from R is used as the latch clock 14001
, And when the load signal 14000 is in the “valid” state, N bits × n pieces of data input from the input terminals D0, D1, ..., Dx are latched at once.
The N bits × n pieces of data latched inside are sequentially output from the output terminal Q by N bits in accordance with the latch clock 14001.

【００３１】前述のような作用を行うシフトレジスタ１
４１０、１４２０は、それぞれ、ｎビットのシフトレジ
スタＮ本で構成されてもよく、また、Ｎビット単位でシ
フト制御されるＮ×ｎビットのシフトレジスタにより構
成されてもよい。The shift register 1 which operates as described above
Each of 410 and 1420 may be composed of N n-bit shift registers, or may be composed of N × n-bit shift registers that are shift-controlled in units of N bits.

【００３２】前述のように構成される差分データ生成部
において、垂直帰線期間中、ロード信号１４０００が
“無効”状態とされているため、シフトレジスタ１４２
０は、全てビットに“０”をラッチする。１ライン目の
表示が開始されると、表示データ１３１として１ライン
目のデータがＮビット単位に入力されて排他的論理和素
子１４０１に与えられると共に、シフトレジスタ１４２
０から出力されるＮビット毎の表示データ１４０７０が
排他的論理和素子１４０１に与えられる。この排他的論
理和演算の結果が差分データ１４１として出力される。Since the load signal 14000 is in the "invalid" state during the vertical blanking period in the differential data generator configured as described above, the shift register 142
For 0, all bits are latched with "0". When the display of the first line is started, the data of the first line is input as N-bit units as the display data 131 and given to the exclusive OR element 1401 and the shift register 142.
The display data 14070 for every N bits output from 0 is given to the exclusive OR element 1401. The result of this exclusive OR operation is output as the difference data 141.

【００３３】１ライン目の表示の場合、シフトレジスタ
１４２０には全て“０”がラッチされているため、表示
データ１４０７０が全て“０”となっており、差分デー
タ１４１と表示データ１３１の値とは同一のものとな
る。従って、１ライン目の表示データ１３１は、そのま
まの状態で差分データ１４１として出力される。そし
て、この表示データ１３１は、同時にシフトレジスタ１
４１０内に順次ラッチされ、水平表示期間から水平帰線
期間になったとき、すなわち、１ライン分のラッチが完
了したとき、ロード信号１４０００が“有効”となるこ
とにより、シフトレジスタ１４２０に転送される。In the case of the display of the first line, since all "0" s are latched in the shift register 1420, the display data 14070 are all "0", and the values of the difference data 141 and the display data 131 are the same. Are the same. Therefore, the display data 131 of the first line is output as the difference data 141 as it is. Then, this display data 131 is simultaneously output to the shift register 1
The signals are sequentially latched in 410, and when the horizontal display period is changed to the horizontal retrace period, that is, when the latch for one line is completed, the load signal 14000 becomes “valid” and is transferred to the shift register 1420. It

【００３４】次に、２ライン目の表示が開始されと、シ
フトレジスタ１４２０には１ライン目の表示データがラ
ッチされているため、差分データ１４１としては、２ラ
イン目の表示データ１３１と１ライン目の表示データ１
４０７０との排他的論理和演算の結果が出力されること
になる。この２ライン目の表示データ１３１は、前述の
場合と同様にシフトレジスタ１４１０にラッチされ、１
ライン分揃ったところでシフトレジスタ１４２０に転送
される。Next, when the display of the second line is started, the display data of the first line is latched in the shift register 1420. Therefore, the difference data 141 includes the display data 131 of the second line and the first line. Eye display data 1
The result of the exclusive OR operation with 4070 will be output. The display data 131 of the second line is latched in the shift register 1410 as in the case described above, and
When the lines are completed, they are transferred to the shift register 1420.

【００３５】図示差分データ生成部１４０は、以上の動
作をｙライン分繰り返すことにより、１画面分の表示デ
ータ１３１を差分データ１４１として出力することがで
きる。The illustrated difference data generation unit 140 can output the display data 131 for one screen as difference data 141 by repeating the above operation for y lines.

【００３６】また、表示データ復元部２００は、図３に
示すように、垂直同期信号１２４、水平同期信号１２
５、表示イネーブル信号１２６及びシフトクロック１２
７から表示データ復元部２００の基本的な動作タイミン
グを生成するタイミング生成部２０００と、Ｎ個の排他
的論理和素子２００１と、排他的論理和素子２００１か
ら出力されるＮビット幅の復元データ２０１をラッチク
ロック２０００１によって順次ｎ個ラッチするシフトレ
ジスタ２０１０と、シフトレジスタ２０１０から出力さ
れたＮビット×ｎ個のデータをロード信号２００００に
よってラッチし、ラッチクロック２０００１に従って順
次Ｎビット毎に出力するシフトレジスタ２０２０とによ
り構成される。Further, the display data restoring section 200, as shown in FIG. 3, has a vertical synchronizing signal 124 and a horizontal synchronizing signal 12.
5, display enable signal 126 and shift clock 12
7, a timing generation unit 2000 that generates a basic operation timing of the display data restoration unit 200, N exclusive OR elements 2001, and N-bit width restored data 201 output from the exclusive OR elements 2001. Shift register 2010 that sequentially latches n by a latch clock 20001, and a shift register that latches N bits × n data output from the shift register 2010 by a load signal 20000 and sequentially outputs every N bits in accordance with a latch clock 20001. And 2020.

【００３７】タイミング生成部２０００は、垂直帰線期
間中及び水平表示期間中に、常時ラッチクロック２００
０１を出力し、水平帰線期間中に、ラッチクロックの出
力を停止し、また、垂直帰線期間中に、ロード信号２０
０００を“無効”状態にし、水平表示期間から水平帰線
期間になったときに、ラッチクロック２０００１の１周
期分を“有効”状態とする。The timing generating section 2000 keeps the latch clock 200 constant during the vertical blanking period and the horizontal display period.
01 is output, the output of the latch clock is stopped during the horizontal retrace period, and the load signal 20 is output during the vertical retrace period.
000 is set to the “invalid” state, and when the horizontal display period is changed to the horizontal blanking period, one cycle of the latch clock 20001 is set to the “valid” state.

【００３８】シフトレジスタ２０１０は、入力端子ＳＥ
Ｒから入力されるＮビット幅の復元データ２０１をラッ
チクロック２０００１によって順次ｎ個（１ライン分）
ラッチし、ラッチしたＮ×ｎビットの復元データを出力
端子Ｑ０、Ｑ１、…、Ｑｎから出力する。The shift register 2010 has an input terminal SE.
Restored data 201 of N-bit width input from R is sequentially n pieces (for one line) by the latch clock 20001.
The latched and latched N × n bits of the restored data are output from the output terminals Q0, Q1, ..., Qn.

【００３９】シフトレジスタ２０２０は、ロード信号２
００００が“無効”状態のとき入力端子ＳＥＲから入力
される値“０”をラッチクロック２０００１によって順
次ラッチし、また、ロード信号２００００が“有効”状
態のときは入力端子Ｄ０、Ｄ１、…、Ｄｎから入力され
るＮビット×ｎ個のデータを１度にラッチする。内部に
ラッチされたＮビット×ｎ個のデータは、ラッチクロッ
ク２０００１に従って出力端子Ｑから順次Ｎビットづつ
出力される。The shift register 2020 receives the load signal 2
When "0000" is in the "invalid" state, the value "0" input from the input terminal SER is sequentially latched by the latch clock 20001, and when the load signal 20000 is in the "valid" state, the input terminals D0, D1, ..., Dn. The N bits × n pieces of data input from are latched at once. The N bits × n pieces of data latched inside are sequentially output from the output terminal Q by N bits in accordance with the latch clock 20001.

【００４０】これらの、シフトレジスタ２０１０、２０
２０は、前述した差分データ生成部１４０の場合と同様
に構成される。These shift registers 2010, 20
20 is configured similarly to the case of the difference data generation unit 140 described above.

【００４１】前述のように構成される表示データ復元部
２００において、垂直帰線期間中、ロード信号２０００
０が“無効”状態とされているため、シフトレジスタ２
０２０は、全てのビットに“０”をラッチする。１ライ
ン目の表示が開始されると、差分データ１５２として１
ライン目のデータがＮビット単位に入力されて排他的論
理和素子２００１に与えられると共に、シフトレジスタ
２０２０から出力されるＮビット毎の復元データ２００
７０が排他的論理和素子２００１に与えられる。この排
他的論理和演算の結果が復元データ２０１として出力さ
れる。In the display data restoring unit 200 configured as described above, the load signal 2000 is supplied during the vertical blanking period.
Since 0 is "invalid", shift register 2
020 latches "0" in all the bits. When the display of the first line is started, the difference data 152 is set to 1
The data of the line is input in units of N bits and given to the exclusive OR element 2001, and the restored data 200 for every N bits output from the shift register 2020.
70 is provided to the exclusive OR element 2001. The result of the exclusive OR operation is output as the restored data 201.

【００４２】１ライン目の表示の場合、シフトレジスタ
２０２０には全て“０”がラッチされているため、復元
データ２００７０も“０”であり、復元データ２０１と
差分データ１５２との値は同一のものとなる。従って、
１ライン目の差分データ１５２は、そのままの状態で復
元データ２０１として出力される。また、この復元デー
タ２０１は、シフトレジスタ２０１０内に順次ラッチさ
れ、水平表示期間から水平帰線期間になったとき、すな
わち、１ライン分のラッチが完了したとき、ロード信号
２００００が“有効”となることによって、シフトレジ
スタ２０２０に転送される。In the case of the display of the first line, since "0" is latched in the shift register 2020, the restored data 20070 is also "0", and the restored data 201 and the difference data 152 have the same value. Will be things. Therefore,
The difference data 152 of the first line is output as the restored data 201 as it is. The restored data 201 is sequentially latched in the shift register 2010, and when the horizontal display period is changed to the horizontal blanking period, that is, when the latch for one line is completed, the load signal 20000 is “valid”. Then, it is transferred to the shift register 2020.

【００４３】次に、２ライン目の表示が開始されると、
シフトレジスタ２０２０には１ライン目の復元データが
ラッチされているため、復元データ２０１としては、２
ライン目の差分データ１５２と１ライン目の復元データ
２００７０との排他的論理和演算の結果が出力されるこ
とになる。この２ライン目の復元データ２０１は、前述
の場合と同様にシフトレジスタ２０１０にラッチされ、
１ライン分揃ったところでシフトレジスタ２０２０に転
送される。Next, when the display of the second line is started,
Since the restored data of the first line is latched in the shift register 2020, the restored data 201 is 2
The result of the exclusive OR operation between the difference data 152 of the line and the restored data 20070 of the first line is output. The restored data 201 of the second line is latched in the shift register 2010 as in the case described above,
When one line is completed, it is transferred to the shift register 2020.

【００４４】図示表示データ復元部２００は、以上の動
作をｙライン分繰り返すことにより、１画面分の差分デ
ータ１５２を復元データ２０１として出力することがで
きる。The illustrated display data restoring unit 200 can output the difference data 152 for one screen as the restored data 201 by repeating the above operation for y lines.

【００４５】次に、前述した本発明の第１の実施例にお
ける、各部の実際の表示データ出力状態を図４及び図５
を参照して説明する。なお、ここでは、説明を簡単にす
るために、データ幅Ｎを１ビット、画面表示ドット数ｘ
を８ドット、画面表示ライン数ｙを４（ライン）と仮定
する。Next, FIG. 4 and FIG. 5 show the actual display data output state of each part in the above-mentioned first embodiment of the present invention.
Will be described with reference to. In order to simplify the description, the data width N is 1 bit, the screen display dot number x
Is assumed to be 8 dots, and the screen display line number y is assumed to be 4 (lines).

【００４６】図４は縦ストライプ状の画像を表示するも
のとした場合の各回路部の出力状態を示している。表示
メモリ１３０には、８ドット×４ライン分の表示データ
が格納されており、その出力である表示データ１３１
は、図４（ａ）に示すように、１ライン目の１ドット
目、２ドット目、…、８ドット目、２ライン目の１ドッ
ト目、…、８ドット目、３ライン目…、４ライン目…、
というように各ラインの表示データが１ドットごとに順
次出力される。図示例では、１ライン目の出力をＡ、２
ライン目の出力をＢ、３ライン目の出力をＣ、４ライン
目の出力をＤとして示している。FIG. 4 shows the output state of each circuit when a vertical stripe image is displayed. The display memory 130 stores display data for 8 dots × 4 lines, and the output is the display data 131.
4A, as shown in FIG. 4A, the first dot of the first line, the second dot, ..., The 8th dot, the first dot of the second line ,. Line eyes ...
In this way, the display data of each line is sequentially output for each dot. In the illustrated example, the output of the first line is A, 2
The output of the line is shown as B, the output of the third line is shown as C, and the output of the fourth line is shown as D.

【００４７】この場合、図２により説明した差分データ
生成部１４０の出力である差分データ１４１は、図４
（ｂ）に示すように、１ライン目はＡと“０”との排他
的論理和＝Ａ、２ライン目はＢとＡとの排他的論理和＝
Ｂ’、３ライン目はＣとＢとの排他的論理和＝Ｃ’、４
ライン目はＤとＣとの排他的論理和＝Ｄ’となる。そし
て、図４（ｂ）に示す例から判るように、差分データ出
力部１４０の出力である差分データ１４１は、１ライン
目を除き“０”、“１”間の変化が全くないものとな
る。そして、この差分データが、ディスプレイ部２の表
示データ復元部２００に転送されることになる。In this case, the difference data 141 output from the difference data generator 140 described with reference to FIG.
As shown in (b), the exclusive OR of A and “0” on the first line = A, and the exclusive OR of B and A on the second line =
B ', the third line is the exclusive OR of C and B = C', 4
The exclusive OR of D and C = D ′ on the line. As can be seen from the example shown in FIG. 4B, the difference data 141 output from the difference data output unit 140 has no change between "0" and "1" except for the first line. . Then, this difference data is transferred to the display data restoration unit 200 of the display unit 2.

【００４８】図３により説明した表示データ復元部２０
０の出力である復元データ２０１は、図４（ｃ）に示す
ように、１ライン目はＡと“０”との排他的論理和＝
Ａ、２ライン目はＢ’とＡとの排他的論理和＝Ｂ、３ラ
イン目はＣ’とＢとの排他的論理和＝Ｃ、４ライン目は
Ｄ’とＣとの排他的論理和＝Ｄとなる。The display data restoration unit 20 described with reference to FIG.
As shown in FIG. 4C, the restored data 201, which is the output of 0, has the exclusive OR of A and “0” on the first line =
A, the second line is an exclusive OR of B ′ and A = B, the third line is an exclusive OR of C ′ and B = C, and the fourth line is an exclusive OR of D ′ and C. = D.

【００４９】これにより、表示データ復元部２００の出
力である復元データ２０１は、表示メモリ１３０が出力
する表示データ１３１と全く等しいものになる。As a result, the restored data 201 output from the display data restoring unit 200 becomes exactly the same as the display data 131 output from the display memory 130.

【００５０】図５は市松格子状の画像を表示するものと
した場合の各回路部の出力状態を示しているが、基本的
な動作は、全て図４により説明した場合と同一であるた
め、ここでは説明を省略する。FIG. 5 shows the output state of each circuit section when a checkerboard-shaped image is displayed. The basic operation is the same as that described with reference to FIG. The description is omitted here.

【００５１】この例においても、差分データ生成部の出
力は、１ライン目を除き“０”、“１”間の変化が全く
ないものとなり、また、表示メモリの出力と表示データ
復元部の出力とは等しいものになる。In this example as well, the output of the difference data generation unit has no change between "0" and "1" except for the first line, and the output of the display memory and the output of the display data restoration unit. Is equivalent to.

【００５２】前述したように、本発明の第１の実施例に
よれば、表示制御部１からディスプレイ部２に出力され
る表示データの“０”、“１”間の変化を、１ライン目
を除き減らすことができ、転送されるデータの基本周波
数を低くすることができるので、データ転送用のライン
から漏洩する電波ノイズを低減することができる。As described above, according to the first embodiment of the present invention, the change between the "0" and "1" of the display data output from the display control unit 1 to the display unit 2 is changed to the first line. Since the basic frequency of data to be transferred can be lowered, it is possible to reduce radio wave noise leaking from the data transfer line.

【００５３】図６は本発明の第２の実施例による表示装
置の構成を示すブロック図、図７は本発明の第２の実施
例における差分データ生成部の構成を示すブロック図で
ある。図６、図７において、１２０ａは描画・表示制御
部、１３００は偶数ライン用表示メモリ、１３０１は奇
数ライン用表示メモリ、１４０ａは差分データ生成部、
１４３０〜１４３３は排他的論理和素子であり、他の符
号は図１の場合と同一である。FIG. 6 is a block diagram showing the configuration of a display device according to the second embodiment of the present invention, and FIG. 7 is a block diagram showing the configuration of a difference data generation unit according to the second embodiment of the present invention. 6 and 7, 120a is a drawing / display control unit, 1300 is a display memory for even lines, 1301 is a display memory for odd lines, and 140a is a difference data generation unit.
Reference numerals 1430 to 1433 are exclusive OR elements, and other reference numerals are the same as those in FIG.

【００５４】図６に示す本発明の第２の実施例におい
て、描画・表示制御部１２０ａは、図１で示した描画・
表示制御部１２０を偶数ラインと奇数ラインとを別々に
制御可能にしたものであり、偶数ライン用のメモリアド
レス、描画データ、書き込みコマンド１２１０、１２２
０、１２３０、及び、奇数ライン用のメモリアドレス、
描画データ、書き込みコマンド１２１１、１２２１、１
２３１を、各ライン用の表示メモリ１３００、１３０１
に出力している。In the second embodiment of the present invention shown in FIG. 6, the drawing / display control unit 120a has the drawing / display controller 120a shown in FIG.
The display control unit 120 can control even lines and odd lines separately, and memory addresses for even lines, drawing data, and write commands 1210 and 122.
Memory addresses for 0, 1230 and odd lines,
Drawing data, write commands 1211, 1221, 1
231 is a display memory for each line 1300, 1301
Is output to.

【００５５】そして、偶数ライン用表示メモリ１３００
は、偶数ラインの表示データを記憶し、Ｎビット幅の偶
数ライン表示データ１３１０を出力する。また、奇数ラ
イン用表示メモリ１３０１は、奇数ラインの表示データ
を記憶し、Ｎビット幅の奇数ライン表示データ１３１１
を出力する。また、差分データ生成部１４０ａは、Ｎビ
ット幅の偶数ライン表示データ１３１０とＮビット幅の
奇数ライン表示データ１３１１とからＮビット幅の差分
データ１４１を生成する。Then, the display memory for even lines 1300
Stores display data of even lines and outputs even line display data 1310 having an N-bit width. The odd line display memory 1301 stores the odd line display data, and the odd line display data 1311 having an N-bit width.
Is output. Further, the difference data generation unit 140a generates N-bit width difference data 141 from the N-bit width even line display data 1310 and the N-bit width odd line display data 1311.

【００５６】本発明の第２の実施例は、前述した各構成
回路が前述した本発明の第１の実施例と相違するのみ
で、その他は全て図１の場合と同様に構成されているた
め、その説明を省略する。The second embodiment of the present invention is different from the first embodiment of the present invention described above only in the respective constituent circuits described above, and is otherwise configured in the same manner as in the case of FIG. , The description is omitted.

【００５７】描画・表示制御部１２０ａは、ＣＰＵ１０
１からの描画アドレス１０３が偶・奇どちらのラインに
対応するかを判断し、偶数ラインに対応する場合、偶数
ライン用表示メモリ１３００に、奇数ラインに対応する
場合、奇数ライン用表示メモリ１３０１に対して描画を
行う。また、初期設定において、偶数ライン用表示メモ
リ１３００の１ライン目には全て“０”を書き込んでお
く。The drawing / display control unit 120a includes the CPU 10
It is determined whether the drawing address 103 from 1 corresponds to an even or odd line, and if it corresponds to an even line, it is stored in the even line display memory 1300, and if it corresponds to an odd line, it is stored in the odd line display memory 1301. Draw against it. In addition, in the initial setting, "0" is written in all of the first lines of the even line display memory 1300.

【００５８】通常、偶・奇のメモリアドレス１２１０及
び１２１１は、表示クロック１１１に従って１画面分の
表示アドレスを順次繰り返し出力している。このため、
偶数ライン用表示メモリ１３００及び奇数ライン用表示
メモリ１３０１は、それぞれの表示アドレスで示される
領域から偶数ライン表示データ１３１０及び奇数ライン
表示データ１３１１を同時に読み出して出力する。Normally, the even / odd memory addresses 1210 and 1211 sequentially and repeatedly output display addresses for one screen in accordance with the display clock 111. For this reason,
The even line display memory 1300 and the odd line display memory 1301 simultaneously read and output the even line display data 1310 and the odd line display data 1311 from the areas indicated by the respective display addresses.

【００５９】この読み出しは、１ライン目の表示を行う
ときに、偶数ライン用表示メモリ１３００の１ライン目
と奇数ライン用表示メモリ１３０１の１ライン目とを、
２ライン目の表示を行うときに、偶数ライン用表示メモ
リ１３００の２ライン目と奇数ライン用表示メモリ１３
０１の１ライン目とを、３ライン目の表示を行うとき
に、偶数ライン用表示メモリ１３００の２ライン目と奇
数ライン用表示メモリ１３０１の２ライン目とを読み出
すというように、１ラインづつ重なるように行われる。In this reading, when displaying the first line, the first line of the even line display memory 1300 and the first line of the odd line display memory 1301 are
When the second line is displayed, the second line of the even line display memory 1300 and the odd line display memory 13
The first line 01 and the third line are displayed one by one such that when the third line is displayed, the second line of the even-numbered display memory 1300 and the second line of the odd-numbered display memory 1301 are read out. Is done like.

【００６０】そして、偶数ライン用表示メモリ１３００
のｊライン目は、ＬＣＤ２１０上の２ｊ−２ライン目、
奇数ライン用表示メモリ１３０１のｋライン目はＬＣＤ
２１０上の２ｋ−１ライン目に相当する。また、偶数ラ
イン用表示メモリ１３００の１ライン目は全て“０”に
初期設定されるため、差分データ生成部１４０ａには、
“０”とＬＣＤ２１０上の１ライン目とが、１ライン目
と２ライン目とが、２ライン目と３ライン目とが順に与
えられる。すなわち、差分データ生成部１４０ａには、
偶数ライン表示データ１３１０と奇数ライン表示データ
１３１１とが同時に与えられる。そして、差分データ生
成部１４０ａは、偶数ライン表示データ１３１０と奇数
ライン表示データ１３１１との排他的論理和演算を行
い、その結果を差分データ１４１として出力する。The display memory for even lines 1300
The j-th line is the 2j-2 line on the LCD 210,
The kth line of the display memory 1301 for odd lines is the LCD
This corresponds to the 2k−1th line on 210. Further, since all the first lines of the display memory 1300 for even lines are initially set to “0”, the difference data generation unit 140a is
“0” is given to the first line on the LCD 210, the first line and the second line, the second line and the third line in this order. That is, the difference data generation unit 140a
Even line display data 1310 and odd line display data 1311 are given at the same time. Then, the difference data generation unit 140a performs an exclusive OR operation of the even line display data 1310 and the odd line display data 1311 and outputs the result as difference data 141.

【００６１】差分データ生成部１４０ａは、図７に示す
ように、データ幅Ｎと同数の複数の排他的論理和素子を
備えて構成される。図示例は、データ幅Ｎが４ビットの
場合の例を示しており、４個の排他的論理和素子１４３
０〜１４３３を備えている。As shown in FIG. 7, the difference data generator 140a is constituted by a plurality of exclusive OR elements having the same number as the data width N. The illustrated example shows an example in which the data width N is 4 bits, and the four exclusive OR elements 143 are shown.
It is equipped with 0 to 1433.

【００６２】図７において、排他的論理和素子１４３０
〜１４３３は、４ビット幅の偶数ライン表示データ１３
１０の１ビット目〜４ビット目１３１００〜１３１０３
と、４ビット幅の奇数ライン表示データ１３１１の１ビ
ット目〜４ビット目１３１１０〜１３１１３とのそれぞ
れの差分を演算し、４ビット幅の差分データ１４１の１
ビット目〜４ビット目１４１０〜１４１３を出力する。In FIG. 7, an exclusive OR element 1430
To 1433 are 4-bit width even line display data 13
1st to 4th bits of 13 13100 to 13103
And the 1st to 4th bits 13110 to 13113 of the odd-numbered line display data 1311 having a 4-bit width are calculated to obtain 1 of the 4-bit width difference data 141.
Bits 14 to 1413 are output.

【００６３】図示例では、データ幅を４ビットとした
が、データ幅がＮビットの場合、排他的論理和素子１４
３０〜１４３３を全部でＮ個にし、偶数ライン表示デー
タ１３１０と奇数ライン表示データ１３１１とを各ビッ
ト毎に排他的論理和演算し、その結果を差分データ１４
１として出力するようにすればよい。In the illustrated example, the data width is 4 bits, but when the data width is N bits, the exclusive OR element 14
30 to 1433 are set to N in total, the even line display data 1310 and the odd line display data 1311 are subjected to exclusive OR operation for each bit, and the result is calculated as the difference data 14
It may be output as 1.

【００６４】前述した本発明の第２の実施例によれば、
差分データ生成部１４０ａにラインバッファを設ける必
要がなくなり、差分データ生成部１４０ａを排他的論理
和素子のみで構成することが可能となり、表示制御部１
の小形化を図ることが可能になる。According to the second embodiment of the present invention described above,
It is not necessary to provide a line buffer in the differential data generation unit 140a, and the differential data generation unit 140a can be configured only with an exclusive OR element.
It is possible to reduce the size of.

【００６５】図８は本発明の第３の実施例を説明するＬ
ＣＤの構成を示すブロック図である。この本発明の第３
の実施例は、本発明の第１、第２の実施例による表示デ
ータ復元部２００をＬＣＤ２１０内に組み込んだ例であ
り、図８において、２１０ａはＬＣＤ、２１００はカラ
ムドライバ、２１０１はコモンドライバ、２１０２は液
晶セル、２１０３はタイミング制御部、２１０００はラ
ッチアドレスセレクタ、２１００１、２１００２はラッ
チ回路、２１００３は液晶駆動回路、２１００４は排他
的論理和素子列である。FIG. 8 shows L for explaining the third embodiment of the present invention.
It is a block diagram which shows the structure of CD. This third aspect of the present invention
Is an example in which the display data restoration unit 200 according to the first and second embodiments of the present invention is incorporated in the LCD 210. In FIG. 8, 210a is an LCD, 2100 is a column driver, 2101 is a common driver, 2102 is a liquid crystal cell, 2103 is a timing control unit, 21000 is a latch address selector, 21001 and 21002 are latch circuits, 21003 is a liquid crystal drive circuit, and 21004 is an exclusive OR element array.

【００６６】図８に示す表示データ復元部を内蔵したＬ
ＣＤ２１０ａは、カラムドライバ２１００、コモンドラ
イバ２１０１、ｘドット×ｙライン表示の液晶セル２１
０２、及びタイミング制御部２１０３により構成されて
いる。L including the display data restoring unit shown in FIG.
The CD 210a includes a column driver 2100, a common driver 2101, and a liquid crystal cell 21 that displays x dots and y lines.
02 and a timing control unit 2103.

【００６７】タイミング制御部２１０３は、図１及び図
６により説明した表示制御部１から出力される垂直同期
信号１２４、水平同期信号１２５、表示イネーブル信号
１２６、及び、シフトクロック１２７を用いて、カラム
ドライバ２１００用の動作タイミング信号であるラッチ
イネーブル信号２１０３０、シフトクロック２１０３
１、ラインクロック２１０３３、及び、クリア信号２１
０３６を生成する。The timing control unit 2103 uses the vertical synchronizing signal 124, the horizontal synchronizing signal 125, the display enable signal 126, and the shift clock 127 output from the display controlling unit 1 described with reference to FIGS. Latch enable signal 21030 which is an operation timing signal for driver 2100, shift clock 2103
1, line clock 21033, and clear signal 21
036 is generated.

【００６８】また、タイミング制御部２１０３は、コモ
ンドライバ２１０１の動作タイミング信号であるライン
クロック２１０３４、フレームクロック２１０３５をも
生成すると共に、入力された差分データ１５２を、カラ
ムドライバ２１００に対する差分データ２１０３２とし
て出力する。The timing controller 2103 also generates a line clock 21034 and a frame clock 21035 which are operation timing signals of the common driver 2101, and outputs the input difference data 152 as difference data 21032 to the column driver 2100. To do.

【００６９】カラムドライバ２１００は、ラッチアドレ
スセレクタ２１０００、ラッチ回路２１００１、２１０
０２、液晶駆動回路２１００３、及び、排他的論理和素
子列２１００４により構成されている。The column driver 2100 includes a latch address selector 21000 and latch circuits 21001 and 210.
02, a liquid crystal drive circuit 21003, and an exclusive OR element array 21004.

【００７０】そして、液晶駆動回路２１００３は、液晶
セル２１０２のカラム方向の透明電極に接続されてお
り、ｘドット分の駆動を行う。ラッチ回路２１００１、
２１００２は、ｘドット分の表示データをラッチするこ
とが可能であり、ラッチ用クロックの入力端子、表示デ
ータの入力端子及び出力端子がそれぞれｘ個独立して設
けられている。ラッチアドレスセレクタ２１０００は、
ラッチ回路２１００１に対してｘ個の独立したラッチク
ロックを出力する。ラッチ回路２１００１の表示データ
出力端子は、ラッチ回路２１００２の表示データ入力端
子と接続されている。The liquid crystal drive circuit 21003 is connected to the transparent electrodes in the column direction of the liquid crystal cell 2102 and drives x dots. Latch circuit 21001,
The reference numeral 21002 is capable of latching x dots of display data, and x input terminals for the latch clock, x display data input terminals, and x output terminals are independently provided. The latch address selector 21000 is
It outputs x independent latch clocks to the latch circuit 21001. The display data output terminal of the latch circuit 21001 is connected to the display data input terminal of the latch circuit 21002.

【００７１】タイミング制御部２１０３が出力するライ
ンクロック２１０３３は、ラッチ回路２１００２のｘ個
のラッチ用クロック入力端子にコモンに接続されてい
る。ラッチ回路２１００２の表示データ出力端子は、液
晶駆動回路２１００３に接続されると共に、排他的論理
和素子列２１００４の一方の入力端を通してラッチ回路
２１００１の表示データ入力端子に接続されている。そ
して、排他的論理和素子列２１００４のもう一方の入力
端は、差分データ２１０３２がコモンに接続されてい
る。The line clock 21033 output from the timing control unit 2103 is connected to the x latching clock input terminals of the latch circuit 21002 in common. The display data output terminal of the latch circuit 21002 is connected to the liquid crystal drive circuit 21003, and is also connected to the display data input terminal of the latch circuit 21001 through one input terminal of the exclusive OR element array 21004. The differential data 21032 is connected to the common at the other input end of the exclusive OR element array 21004.

【００７２】コモンドライバ２１０１は、液晶セル２１
０２のロウ方向の透明電極に接続されており、ｙライン
分の駆動を行う。The common driver 2101 is used for the liquid crystal cell 21.
It is connected to the row-direction transparent electrode 02 and drives for y lines.

【００７３】次に、前述のように構成される本発明の第
３の実施例において、１画面を表示する場合の動作を説
明する。Next, the operation for displaying one screen in the third embodiment of the present invention configured as described above will be described.

【００７４】図８において、垂直帰線期間中、クリア信
号２１０３６が“有効”状態とされ、ラッチ回路２１０
０２内はゼロにクリアされる。１ライン目の差分データ
１５２の転送が開始されると、クリア信号２１０３６は
“無効”状態とされ、また、いままで“無効”状態であ
ったイネーブル信号２１０３０が“有効”状態とされ
る。このイネーブル信号２１０３０が“有効”になる
と、ラッチアドレスセレクタ２１０００は、常時出力さ
れているシフトクロック２１０３１により、ラッチ回路
２１００１に対してラッチクロックを左から右に１つ１
つ出力する。In FIG. 8, the clear signal 21036 is set to the "valid" state during the vertical blanking period, and the latch circuit 21036 is turned on.
The value in 02 is cleared to zero. When the transfer of the difference data 152 of the first line is started, the clear signal 21036 is set to the “invalid” state, and the enable signal 21030 which has been in the “invalid” state until now is set to the “valid” state. When the enable signal 21030 becomes "valid", the latch address selector 21000 outputs one latch clock to the latch circuit 21001 from the left to the right by the shift clock 21031 that is constantly output.
Output.

【００７５】このとき、差分データ２１０３２がシフト
クロック２１０３１に同期して１ドット分づつ出力され
ているため、その差分データ２１０３２は、排他的論理
和素子列２１００４により、ラッチ回路２１００２に格
納されている表示データと排他的論理和演算が行われ、
その結果がラッチ回路２１００１に左から右に順番に格
納される。ラッチ回路２１００２はゼロにクリアされて
いるため、ラッチ回路２１００１にラッチされる値は、
差分データ２１０３２そのものとなる。この差分データ
２１０３２は、差分データ１５２と同一の値であるた
め、１ライン目の差分データが、表示メモリに格納され
ている値と同一になることは言うまでもない。At this time, since the difference data 21032 is output for each dot in synchronization with the shift clock 21031, the difference data 21032 is stored in the latch circuit 21002 by the exclusive OR element array 21004. Display data and exclusive OR operation are performed,
The result is sequentially stored in the latch circuit 21001 from left to right. Since the latch circuit 21002 is cleared to zero, the value latched by the latch circuit 21001 is
This is the difference data 21032 itself. Since the difference data 21032 has the same value as the difference data 152, it goes without saying that the difference data of the first line is the same as the value stored in the display memory.

【００７６】前述したようにして、１ライン分のｘドッ
トの差分データ２１０３２がラッチ回路２１００１にラ
ッチされると、水平同期信号１２５に合わせてラインク
ロック２１０３３及び２１０３４が出力される。このラ
インクロック２１０３３によって、ラッチ回路２１００
１に格納されている１ライン分の差分データである表示
データがラッチ回路２１００２に転送される。また、ラ
ッチ回路２１００２に格納されたこの表示データは、液
晶駆動回路２１００３を経て、液晶セル２１０２内のコ
モンドライバ２１０１が選択している１ライン目を駆動
する。このとき、イネーブル信号２１０３０は“無効”
状態にされている。As described above, when the x-dot difference data 21032 for one line is latched by the latch circuit 21001, the line clocks 21033 and 21034 are output in synchronization with the horizontal synchronizing signal 125. By this line clock 21033, the latch circuit 2100
The display data, which is the difference data for one line stored in 1, is transferred to the latch circuit 21002. Further, this display data stored in the latch circuit 21002 drives the first line selected by the common driver 2101 in the liquid crystal cell 2102 via the liquid crystal drive circuit 21003. At this time, the enable signal 21030 is “invalid”
It is in a state.

【００７７】次に、２ライン目の差分データ１５２の転
送が開始されると、イネーブル信号２１０３０は“有
効”状態とされ、１ライン目と同様に、ラッチ回路２１
００１には差分データ２１０３２とラッチ回路２１００
２に格納されている表示データとの排他的論理和演算の
結果が左から右に順番に格納されていく。このとき、ラ
ッチ回路２１００２に格納されている表示データは１ラ
イン目の表示データであり、ラッチ回路２１００１に格
納される値は、差分データ２１０３２と１ライン目の表
示データとの排他的論理和となり、２ライン目の表示デ
ータとなる。この表示データは、前述と同様に、ラッチ
回路２１００２、液晶駆動回路２１００３を経て、液晶
セル２１０２内のコモンドライバ２１０１が選択してい
る２ライン目を駆動する。Next, when the transfer of the differential data 152 on the second line is started, the enable signal 21030 is set to the "valid" state, and like the first line, the latch circuit 21 is activated.
001 includes the difference data 21032 and the latch circuit 2100.
The result of the exclusive OR operation with the display data stored in 2 is stored in order from left to right. At this time, the display data stored in the latch circuit 21002 is the display data of the first line, and the value stored in the latch circuit 21001 is the exclusive OR of the difference data 21032 and the display data of the first line. It becomes the display data of the second line. This display data drives the second line selected by the common driver 2101 in the liquid crystal cell 2102 via the latch circuit 21002 and the liquid crystal drive circuit 21003, as described above.

【００７８】前述した本発明の第３の実施例の動作は、
図３により説明した表示データ復元部２００の動作と全
く同一である。The operation of the third embodiment of the present invention described above is as follows.
The operation is exactly the same as that of the display data restoration unit 200 described with reference to FIG.

【００７９】本発明の第３の実施例は、前述した動作を
ｙライン分について繰り返し実行することにより１画面
の表示を終了させ、その後、フレーム信号２１０３５が
出力され、垂直帰線期間を経て次の画面の１ライン目か
らの表示を実行する。In the third embodiment of the present invention, the display of one screen is ended by repeatedly executing the above-mentioned operation for y lines, and then the frame signal 21035 is output, and after the vertical blanking period, the next operation is performed. The display from the first line of the screen is executed.

【００８０】前述した本発明の第３の実施例によれば、
従来のＬＣＤのカラムドライバ内に排他的論理和素子列
を組み込むことにより、表示データ復元部の働きをＬＣ
Ｄのカラムドライバだけで実現することができるため、
ディスプレイ部に余分な回路が不要になり、装置の小形
化を図ることが可能である。According to the third embodiment of the present invention described above,
By incorporating an exclusive OR element array in the column driver of the conventional LCD, the function of the display data restoration unit is reduced to LC.
Since it can be realized only by the D column driver,
Since an extra circuit is not required in the display section, it is possible to downsize the device.

【００８１】前述した本発明の各実施例は、表示データ
として、２値のデータを扱うものとして説明したが、本
発明は、多値の表示データあるいはカラー表示データを
扱う表示装置に対しても適用することができる。また、
前述した本発明の各実施例は、ディスプレイとして、Ｌ
ＣＤを使用するとして説明したが、本発明は、ディスプ
レイとして、ＥＬ、プラズマ等のフラットディスプレ、
あるいは、ＣＲＴディスプレイを使用する表示装置に対
しても適用することができる。Although the above-described embodiments of the present invention have been described as handling binary data as display data, the present invention is also applicable to a display device handling multi-valued display data or color display data. Can be applied. Also,
In each of the embodiments of the present invention described above, the display
Although it has been described that a CD is used, the present invention uses a flat display such as EL or plasma as a display.
Alternatively, it can also be applied to a display device using a CRT display.

【００８２】[0082]

【発明の効果】以上説明したように本発明によれば、表
示制御部とディスプレイ部との間の信号ケーブルに伝送
される表示データの基本周波数を低くすることができる
ため、信号ケーブルから漏洩する電波ノイズの発生を低
減することができる。本発明によれば、特に、縦ストラ
イプ等のライン間で連続している表示、市松格子等のラ
イン間で完全に“０”と“１”が反転するような、ｙラ
イン分の表示を行うような場合に、従来技術に比較し
て、電波ノイズを１／ｙにすることができる。As described above, according to the present invention, the basic frequency of the display data transmitted to the signal cable between the display control unit and the display unit can be lowered, so that the signal data leaks from the signal cable. Generation of radio wave noise can be reduced. According to the present invention, in particular, continuous display between lines such as vertical stripes and display of y lines such that "0" and "1" are completely inverted between lines such as checkered grid are performed. In such a case, the radio noise can be reduced to 1 / y as compared with the conventional technique.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例による表示装置の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a display device according to a first embodiment of the present invention.

【図２】図１における差分データ生成部の基本構成を示
すブロック図である。FIG. 2 is a block diagram showing a basic configuration of a difference data generation unit in FIG.

【図３】図１における表示データ復元部の基本構成を示
すブロック図である。3 is a block diagram showing a basic configuration of a display data restoration unit in FIG.

【図４】各回路部における表示データの出力状態の具体
例を説明する図である。FIG. 4 is a diagram illustrating a specific example of an output state of display data in each circuit unit.

【図５】各回路部における表示データの出力状態の具体
例を説明する図である。FIG. 5 is a diagram illustrating a specific example of an output state of display data in each circuit unit.

【図６】本発明の第２の実施例による表示装置の構成を
示すブロック図である。FIG. 6 is a block diagram showing a configuration of a display device according to a second embodiment of the present invention.

【図７】図６における差分データ生成部の構成を示すブ
ロック図である。7 is a block diagram showing a configuration of a difference data generation unit in FIG.

【図８】本発明の第３の実施例を説明するＬＣＤの構成
を示すブロック図である。FIG. 8 is a block diagram showing a configuration of an LCD for explaining a third embodiment of the present invention.

【図９】従来技術による表示装置の構成例を示すブロッ
ク図である。FIG. 9 is a block diagram showing a configuration example of a display device according to a conventional technique.

【符号の説明】[Explanation of symbols]

１ 表示制御部 ２ ディスプレイ部 １０１ ＣＰＵ １１０ 表示クロック生成部 １２０、１２０ａ 描画・表示制御部 １３０ 表示メモリ １４０、１４０ａ 差分データ生成部 １５０ ラッチ １６０ 圧縮部 １７０ 復元部 ２００ 表示データ復元部 ２１０、２１０ａ ＬＣＤ １３００ 偶数ライン用表示メモリ １３０１ 奇数ライン用表示メモリ １４００、４０００ タイミング生成部 １４０１、１４３０〜１４３３、２００１ 排他的論理
和素子 １４１０、１４２０、２０１０、２０２０ シフトレジ
スタ ２１００ カラムドライバ ２１０１ コモンドライバ ２１０２ 液晶セル ２１０３ タイミング制御部 ２１０００ ラッチアドレスセレクタ ２１００１、２１００２ ラッチ回路 ２１００３ 液晶駆動回路 ２１００４ 排他的論理和素子列1 Display Control Section 2 Display Section 101 CPU 110 Display Clock Generation Section 120, 120a Drawing / Display Control Section 130 Display Memory 140, 140a Difference Data Generation Section 150 Latch 160 Compression Section 170 Restoration Section 200 Display Data Restoration Section 210, 210a LCD 1300 Display memory for even line 1301 Display memory for odd line 1400, 4000 Timing generation unit 1401, 1430 to 1433, 2001 Exclusive OR element 1410, 1420, 2010, 2020 Shift register 2100 Column driver 2101 Common driver 2102 Liquid crystal cell 2103 Timing control 21000 Latch address selector 21001, 21002 Latch circuit 21003 Liquid crystal drive circuit 21004 Exclusive OR element array

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤巻 文一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Bunichi Fujimaki 810 Shimoimaizumi, Ebina, Kanagawa Pref., Office Systems Division, Hitachi, Ltd.

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 与えられるデータを表示データとして出
力する表示制御部と、表示制御部からの表示データを表
示するディスプレイ部とにより構成される表示装置にお
いて、前記表示制御部は、ディスプレイ上に表示する表
示データの隣合うライン間の差分データを演算してディ
スプレイ部に対して出力し、前記ディスプレイ部は、受
け取った差分データに基づいた演算を行うことにより表
示データを復元することを特徴とする表示装置。1. A display device comprising a display control section for outputting given data as display data and a display section for displaying the display data from the display control section, wherein the display control section displays on a display. The difference data between adjacent lines of the display data is calculated and output to the display unit, and the display unit restores the display data by performing a calculation based on the received difference data. Display device. 【請求項２】 前記表示制御部と、前記ディスプレイ部
とは所定の長さの信号ケーブルで接続されていることを
特徴とする請求項１記載の表示装置。2. The display device according to claim 1, wherein the display control unit and the display unit are connected by a signal cable having a predetermined length. 【請求項３】 前記表示制御部における差分データの演
算は、表示データの隣合うライン間の排他的論理和演算
であり、前記ディスプレイ部における表示データの復元
の演算は、受け取った差分データと１ライン前に復元さ
れた表示データとの排他的論理和演算であることを特徴
とする請求項１または２記載の表示装置。3. The calculation of the difference data in the display control unit is an exclusive OR calculation between adjacent lines of the display data, and the calculation of the display data restoration in the display unit is the same as the received difference data. 3. The display device according to claim 1, wherein the display device is an exclusive OR operation with the display data restored before the line. 【請求項４】 前記表示制御部は、表示データを１ライ
ン分記憶するラインバッファと、排他的論理和演算を行
う演算回路とを備え、前記ラインバッファに記憶した１
ライン前の表示データと現在読み出されている表示デー
タとを前記演算回路により演算した結果をディスプレイ
部に出力し、ディスプレイ部は、表示データを１ライン
分記憶するラインバッファと、排他的論理和演算を行う
演算回路とを内蔵し、前記ラインバッファに記憶した１
ライン前の表示データと現在入力されている差分データ
とを前記演算回路により演算した結果を表示することを
特徴とする請求項１または２記載の表示装置。4. The display control section includes a line buffer for storing one line of display data and an arithmetic circuit for performing an exclusive OR operation, and the display control section stores 1
The display circuit outputs the result of calculation of the display data before the line and the display data currently read by the calculation circuit, and the display unit outputs the display data for one line and an exclusive OR. 1 which has a built-in arithmetic circuit for performing arithmetic and is stored in the line buffer
3. The display device according to claim 1, wherein the display device displays the result of the arithmetic operation of the display data before the line and the difference data currently input by the arithmetic circuit. 【請求項５】 前記表示制御部は、偶数ライン用の表示
データを記憶する偶数ライン用表示メモリと奇数ライン
用の表示データを記憶する奇数ライン用表示メモリとを
備え、これらの表示メモリから同時に読み出される表示
データにより前記差分データの演算を行うことを特徴と
する請求項１、２または３記載の表示装置。5. The display control unit comprises an even line display memory for storing display data for even lines and an odd line display memory for storing display data for odd lines, and the display memory is simultaneously operated from these display memories. The display device according to claim 1, wherein the difference data is calculated based on the read display data. 【請求項６】 前記ディスプレイ部は、フラットディス
プレイを備え、このフラットディスプレイに対するカラ
ムドライバ内で、受け取った差分データから表示データ
を復元することを特徴とする請求項１ないし５のうち１
記載の表示装置。6. The display unit according to claim 1, wherein the display unit includes a flat display, and the display data is restored from the received difference data in a column driver for the flat display.
Display device described. 【請求項７】 前記カラムドライバは、表示データを逐
次ラッチし１ライン分記憶する第１のラッチ回路と、該
第１のラッチ回路に記憶された表示データを１ライン周
期でラッチする第２のラッチ回路と、該第２のラッチ回
路に記憶された表示データに基づいて表示セルを駆動す
る駆動回路と、入力される差分データと第２のラッチ回
路の出力とを排他的論理和演算して表示データを復元す
る演算回路とを備えて構成されることを特徴とする請求
項６記載の表示装置。7. The column driver includes a first latch circuit that sequentially latches display data and stores the data for one line, and a second latch circuit that latches the display data stored in the first latch circuit at a cycle of one line. A latch circuit, a drive circuit for driving the display cell based on the display data stored in the second latch circuit, an exclusive OR operation of the input difference data and the output of the second latch circuit The display device according to claim 6, further comprising an arithmetic circuit that restores display data.