JPH06325589A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH06325589A JPH06325589A JP5108648A JP10864893A JPH06325589A JP H06325589 A JPH06325589 A JP H06325589A JP 5108648 A JP5108648 A JP 5108648A JP 10864893 A JP10864893 A JP 10864893A JP H06325589 A JPH06325589 A JP H06325589A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に冗長メモリセルのトリミング回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a trimming circuit for redundant memory cells.
【０００２】[0002]
【従来の技術】従来の冗長メモリセルのトリミング回路
を示す図２の（ａ）を参照すると、アドレス信号Ａ１
Ｔ，Ａ２Ｔ，…，ＡｎＴとそれぞれのインバート信号Ａ
１Ｂ，Ａ２Ｂ，…，ＡｎＢとが、それぞれＮｃｈ・ＭＯ
Ｓトランジスタ信号２１〜２６のゲートに入力されて、
接点ＲＥＤＥとＮｃｈ・ＭＯＳトランジスタ２１〜２６
のドレインとの間にそれぞれ接続されたレーザー切断用
のヒューズＨ１，Ｈ２，…，Ｈｎ＋１が接続されてい
る。また、接点ＲＥＤＥは、抵抗Ｒを介して電源ＶＣＣ
に接続されている。2. Description of the Related Art Referring to FIG. 2A showing a conventional redundant memory cell trimming circuit, an address signal A1
, AnT and their respective inversion signals A
1B, A2B, ..., AnB are Nch MOs, respectively.
When input to the gates of the S transistor signals 21 to 26,
Contact point REED and Nch MOS transistors 21 to 26
, Fuses H1, H2, ..., Hn + 1 for laser cutting, which are connected to the respective drains of the lasers. Further, the contact REED is connected to the power source VCC via the resistor R.
It is connected to the.
【０００３】接点ＲＥＤＥは、レベルが“Ｈ”レベルに
なったとき、冗長メモリセル活性化する信号である。The contact point REED is a signal for activating the redundant memory cell when the level becomes "H" level.
【０００４】そこで、Ｎｃｈ・ＭＯＳトランジスタ２１
〜２６の１つでもＯＮ状態にあると、接点ＲＥＤＥのレ
ベルは“Ｌ”となる様に、抵抗ＲとＮｃｈ・ＭＯＳトラ
ンジスタの電流能力を設定している。Therefore, the Nch MOS transistor 21
The current capability of the resistor R and the Nch-MOS transistor is set so that the level of the contact REED becomes "L" when any one of the elements ~ 26 is in the ON state.
【０００５】任意のアドレスを冗長メモリセルに置換す
る場合、置換するアドレスを入力したときに、Ｎｃｈ・
ＭＯＳトランジスタ２１〜２６のうちＯＮ状態にあるＮ
ｃｈ・ＭＯＳトランジスタに接続されているヒューズＨ
１，Ｈ２，…，Ｈｎ＋１をレーザーにて切断する。When replacing an arbitrary address with a redundant memory cell, Nch.
N of the MOS transistors 21 to 26 in the ON state
Fuse H connected to ch MOS transistor
1, H2, ..., Hn + 1 are cut by a laser.
【０００６】そうすると、接点ＲＥＤＥはＧＮＤに落と
すバスがなくなり、接点ＲＥＤＥレベルは“Ｈ”レベル
となり、冗長メモリセルが活性化し、冗長メモリセルに
置換される。Then, the contact REED has no bus to drop to GND, the contact REED level becomes "H" level, the redundant memory cell is activated, and the redundant memory cell is replaced.
【０００７】[0007]
【発明が解決しようとする課題】このような従来の冗長
回路におけるトリミングはレーザー切断を用いている
為、図２の（ｂ）に示す様なヒューズ２７〜３２をある
程度の間隔を持って配置する必要があった。集積化が進
むと、このヒューズピッチも小さくなり、レーザーの目
合精度も厳しくなる。又、チップ内にヒューズ部の占め
る面積も大きくなってくるという問題点があった。Since the laser cutting is used for trimming in such a conventional redundant circuit, the fuses 27 to 32 as shown in FIG. 2B are arranged with a certain interval. There was a need. As the integration progresses, the fuse pitch also becomes smaller, and the accuracy of laser meshing becomes more severe. Further, there is a problem that the area occupied by the fuse portion in the chip also becomes large.
【０００８】[0008]
【課題を解決するための手段】本発明の構成は、冗長メ
モリセルを有し、この冗長メモリセルの選択をヒューズ
切断にて行う半導体記憶装置において、レーザー切断に
てトリミングを行うヒューズをスクライブ線に配置し、
このスクライブ線のトリミングされたヒューズによって
プログラムされたデータに基づき、チップ内の溶断用ヒ
ューズを電気的に溶断する溶断用ヒューズを備えること
を特徴とする。According to the structure of the present invention, in a semiconductor memory device having a redundant memory cell and selecting the redundant memory cell by cutting the fuse, a fuse for trimming by laser cutting is used as a scribe line. Placed in
The present invention is characterized by including a fusing fuse that electrically fuses the fusing fuse in the chip based on the data programmed by the trimmed fuse of the scribe line.
【０００９】[0009]
【実施例】本発明の一実施例の半導体記憶装置を示す図
１の（Ａ）を参照すると、この実施例は、レーザーカッ
ト用ヒューズ４０と、溶断用ヒューズ４１と、Ｐｃｈ・
ＭＯＳトランジスタ１と、Ｎｃｈ・ＭＯＳトランジスタ
２と、ＣＭＯＳインバータ３と、トリミングテストモー
ド信号（ＴＥＳＴ）入力端子と、電源電圧ＶＣＣ端子
と、冗長メモリセルイネーブル信号（ＲＥＤＥ）端子
と、トリミング印加電圧電源（ＶＦ）端子と、Ｎｃｈ・
ＭＯＳトランジスタ４〜９と、アドレス信号Ａ１Ｔ，Ａ
２Ｔ，…，ＡｎＴ端子と、このインバート信号Ａ１Ｂ，
Ａ２Ｂ，…，ＡｎＢ端子とを備える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1A showing a semiconductor memory device of one embodiment of the present invention, in this embodiment, a laser cutting fuse 40, a fusing fuse 41, a Pch.
MOS transistor 1, Nch-MOS transistor 2, CMOS inverter 3, trimming test mode signal (TEST) input terminal, power supply voltage VCC terminal, redundant memory cell enable signal (REDE) terminal, trimming applied voltage power supply ( VF) terminal and Nch
MOS transistors 4-9 and address signals A1T, A
2T, ..., AnT terminals and this inverted signal A1B,
, A2B, ..., AnB terminals.
【００１０】ここで、レーザーカット用ヒューズ４０
は、ヒューズＨ１〜Ｈｎ，Ｈｎ＋１からなり、（Ｂ）に
示すヒューズ１０〜１４のように配列され、溶断用ヒュ
ーズ４１はヒューズＨＹ１，〜，ＨＹｎ＋１からなり、
（Ｃ）に示すヒューズ１５〜２０のようなパターンで配
列されるが、その配列間隔は小さくてよい。Here, the laser cutting fuse 40
Is composed of fuses H1 to Hn and Hn + 1, and is arranged like fuses 10 to 14 shown in (B), and the fuse 41 for fusion is composed of fuses HY1, ..., HYn + 1,
The fuses 15 to 20 shown in (C) are arranged in a pattern, but the arrangement interval may be small.
【００１１】レーザー切断用ヒューズＨ１，Ｈ２，…，
Ｈｎ＋１及び電圧印加用パッドＶＦをスクライブ線上に
配置し、置換するアドレスに応じて（Ｂ）のレーザー切
断用ヒューズＨ１，Ｈ２，…，Ｈｎ＋１を切断する。Laser cutting fuses H1, H2, ...
Hn + 1 and the voltage application pad VF are arranged on the scribe line, and the laser cutting fuses H1, H2, ..., Hn + 1 of (B) are cut according to the address to be replaced.
【００１２】さらに、（Ｃ）に示すチップ内の溶断用ヒ
ューズＨＹ１，ＨＹ２，…，ＨＹｎ＋１を溶断する際に
は、信号ＴＥＳＴを“Ｈ”レベルにして、Ｐｃｈ・ＭＯ
Ｓトランジスタ１とＮｃｈ・ＭＯＳトランジスタ２をＯ
ＦＦさせ、さらにアドレス信号Ａ１Ｔ，Ａ２Ｔ，…，Ａ
ｎＴとインバート信号Ａ１Ｂ，Ａ２Ｂ，…，ＡｎＢの信
号をともに“Ｌ”レベルにすることで、Ｎｃｈ・ＭＯＳ
トランジスタ４，５，６，７，８，９がすべてＯＦＦ状
態になり、スクライブ線上の電圧印加用パッドＶＦか
ら、（Ｂ）のレーザーカット用ヒューズＨ１，Ｈ２，
…，Ｈｎ＋１と（Ｃ）の溶断用ヒューズＨＹ１，ＨＹ
２，…，ＨＹｎ＋１が直列に接続されたことになり、レ
ーザー切断されていないヒューズに接続された溶断用ヒ
ューズには電流が流れ、ヒューズが溶断されるが、あら
かじめレーザーにて切断されているヒューズに接続され
た溶断用ヒューズには電流が流れず、溶断用ヒューズは
切れない。Further, when the fusing fuses HY1, HY2, ..., HYn + 1 in the chip shown in (C) are blown, the signal TEST is set to "H" level to set Pch.MO.
S transistor 1 and Nch-MOS transistor 2 are turned on
FF, and further address signals A1T, A2T, ..., A
nT and the inversion signals A1B, A2B, ...
All the transistors 4, 5, 6, 7, 8 and 9 are turned off, and the laser cutting fuses H1, H2 of (B) from the voltage application pad VF on the scribe line.
..., fuses HY1 and HY for blowing Hn + 1 and (C)
2, ..., HYn + 1 are connected in series, and a current flows through the fusing fuse connected to the fuse that has not been laser-cut, and the fuse is blown, but the fuse has already been cut by the laser. No current flows through the fusing fuse connected to, and the fusing fuse cannot be blown.
【００１３】このように、スクライブ線上の電圧印加パ
ッドＶＦに電圧を印加するだけで、溶断用ヒューズを簡
単にトリミングできる。As described above, the fusing fuse can be easily trimmed by simply applying the voltage to the voltage application pad VF on the scribe line.
【００１４】また、（Ｃ）の溶断用ヒューズは電流を流
して溶断する為、（Ｂ）のレーザー切断ヒューズの様に
レーザーとヒューズとの目合精度を必要としないので、
ヒューズピッチを狭くすることができる。Further, since the fuse for fuse (C) blows by applying an electric current, it does not require the precision of alignment between the laser and the fuse unlike the fuse for laser blow of (B).
The fuse pitch can be narrowed.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、レーザ
ー切断用ヒューズをスクライブ線上に配置し、チップ内
には溶断用ヒューズを配する為、スクライブ線上のレー
ザー切断用ヒューズはレーザーの目合精度上十分なヒュ
ーズピッチがとれ、さらにチップ内の溶断用ヒューズは
ヒューズピッチを小さくできるので、チップ面積を小さ
くできるという効果を有する。As described above, in the present invention, the laser cutting fuse is arranged on the scribe line and the fusing fuse is arranged in the chip. A sufficient fuse pitch can be obtained in terms of accuracy, and since the fuse fuse in the chip can have a small fuse pitch, it has an effect of reducing the chip area.
【図１】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の一
実施例の回路図、レーザーカット用ヒューズのレイアウ
ト図、溶断用ヒューズのレイアウト図である。1A, 1B, and 1C are a circuit diagram, a layout diagram of a laser cutting fuse, and a layout diagram of a fusing fuse, respectively, according to an embodiment of the present invention.
【図２】（Ａ）、（Ｂ）は従来の半導体記憶装置の回路
図、ヒューズのレイアウト図である。2A and 2B are a circuit diagram and a fuse layout diagram of a conventional semiconductor memory device.
ＶＣＣ 電源電圧 ＲＥＤＥ 冗長メモリセルイネーブル信号 ＴＥＳＴ トリミングテストモード信号 ＶＦ トリミング印加電圧電源 １ Ｐｃｈ・ＭＯＳトランジスタ ３ ＣＭＯＳインバータ ２，４〜９，２１〜２６ Ｎｃｈ・ＭＯＳトランジス
タ １０〜１４，Ｈ１〜Ｈｎ１，２７〜３２ レーザー切
断用ヒューズ １５〜２０，ＨＹ１〜ＨＹｎ＋１ 溶断用ヒューズ Ａ１Ｔ，Ａ２Ｔ〜ＡｎＴ アドレス信号 Ａ１Ｂ，Ａ２Ｂ〜ＡｎＢ アドレスのインバート信号 Ｒ 抵抗VCC power supply voltage REDE redundant memory cell enable signal TEST trimming test mode signal VF trimming applied voltage power supply 1 Pch / MOS transistor 3 CMOS inverter 2, 4-9, 21-26 Nch-MOS transistor 10-14, H1-Hn1, 27- 32 Laser cutting fuse 15 to 20, HY1 to HYn + 1 Fusing fuse A1T, A2T to AnT address signal A1B, A2B to AnB address invert signal R resistance
Claims (1)
セルの選択をヒューズ切断にて行う半導体記憶装置にお
いて、レーザー切断にてトリミングを行うヒューズをス
クライブ線に配置し、このスクライブ線のトリミングさ
れたヒューズによってプログラムされたデータに基づ
き、チップ内の溶断用ヒューズを電気的に溶断する溶断
用ヒューズを備えることを特徴とする半導体記憶装置。1. A semiconductor memory device having redundant memory cells, wherein fuses for selecting the redundant memory cells are cut by fuses, fuses for trimming by laser cutting are arranged on scribe lines, and the scribe lines are trimmed. A semiconductor memory device comprising a fusing fuse that electrically fuses a fusing fuse in a chip based on data programmed by the fuse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108648A JP3056019B2 (en) | 1993-05-11 | 1993-05-11 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108648A JP3056019B2 (en) | 1993-05-11 | 1993-05-11 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06325589A true JPH06325589A (en) | 1994-11-25 |
| JP3056019B2 JP3056019B2 (en) | 2000-06-26 |
Family
ID=14490140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5108648A Expired - Lifetime JP3056019B2 (en) | 1993-05-11 | 1993-05-11 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056019B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288436B1 (en) | 1999-07-27 | 2001-09-11 | International Business Machines Corporation | Mixed fuse technologies |
| US6411556B1 (en) | 1999-09-30 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved layout and redundancy determining circuits |
-
1993
- 1993-05-11 JP JP5108648A patent/JP3056019B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288436B1 (en) | 1999-07-27 | 2001-09-11 | International Business Machines Corporation | Mixed fuse technologies |
| US6411556B1 (en) | 1999-09-30 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved layout and redundancy determining circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3056019B2 (en) | 2000-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000328 |