JPH06324996A - Integrated circuit and programmable multiprocessor interruption controller system - Google Patents

Abstract

PURPOSE: To deal with the problem of optimum dynamic and static interruption service in a multiprocessor system. CONSTITUTION: A multiprocessor programmable interruption controller system is provided with an I/O interruption controller for receiving an interruption request from an I/O sub-system, plural processor interruption controllers which are related with the specified processor and distribute received interruptions and an interruption controller bus 103 for mainly transmitting the interruption requests between the interruption controllers by using a standard message format and an arbitration protocol and for arbitrating a bus and priority.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】関連出願のクロス・リファレンス 本件は、マルチプロセッサ・プログラマブル割り込みコ
ントローラ・システムについて、１９９０年１２月２１
日に提出された先行出願第０７／６３２，１４９号の一
部継続出願である。 CROSS REFERENCE TO RELATED APPLICATION This application relates to a multiprocessor programmable interrupt controller system, December 21, 1990.
It is a continuation-in-part application of prior application No. 07 / 632,149 filed on May 28, 2009.

【０００２】[0002]

【産業上の利用分野】本発明は、一般に、マルチプロセ
ッサの分野に関するものであり、とりわけ、マルチプロ
セッサ環境において、周辺装置のサービス割り込み要求
を取り扱うように設計された割り込みコントローラに関
するものである。FIELD OF THE INVENTION The present invention relates generally to the field of multiprocessors, and more particularly to interrupt controllers designed to handle peripheral service interrupt requests in a multiprocessor environment.

【０００３】[0003]

【従来の技術】プリンタ、スキャナ、及び、ディスプレ
イ装置のようなコンピュータ部品を含む入力／出力周辺
装置は、適正な機能を確保するため、ホスト・プロセッ
サによる間欠的サービスを必要とする。例えば、サービ
スには、データ配信、データ収集、及び、制御信号の全
てまたはいずれかが含まれる。各周辺装置は、装置のタ
イプだけでなく、そのプログラムされた用途によっても
決まる、異なるサービス・スケジュールを備えているの
が普通である。ホスト・プロセッサは、個々の必要に応
じて、これらの装置間におけるそのサービス・アクティ
ビティを多重化し、同時に、１つ以上のバックグラウン
ド・プログラムを実行する。サービスの必要についてホ
ストに知らせるため、２つの方法、すなわち、ポーリン
グ装置法と装置割り込み法が用いられてきた。前者の方
法では、各周辺装置が、周期的にチェックを行って、サ
ービス要求を示すフラグがセットされているか否かを確
認し、一方、後者の方法では、装置のサービス要求は、
ホストに割り込んで、その現行プログラムから特殊な割
り込みサービス・ルーチンへの分岐を強制することが可
能な、割り込みコントローラに対して経路指定される。
割り込み法は、ホストがポーリングのために不必要なク
ロック・サイクルを充てなくてもよいので、有利であ
る。本発明が取り扱うのは、この後者の方法である。本
発明によって取り扱われる特定の問題は、マルチプロセ
ッサ・システム環境における割り込みの管理である。BACKGROUND OF THE INVENTION Input / output peripherals, including computer components such as printers, scanners, and display devices, require intermittent servicing by a host processor to ensure proper functionality. For example, services include data distribution, data collection, and / or control signals. Each peripheral device typically has a different service schedule that depends not only on the type of device, but on its programmed use. The host processor multiplexes its service activities among these devices as needed and concurrently executes one or more background programs. Two methods have been used to inform the host about the need for service: the polling device method and the device interrupt method. In the former method, each peripheral device periodically checks to see if a flag indicating a service request is set, while in the latter method, the service request of the device is
Routed to an interrupt controller that can interrupt the host and force a branch from its current program to a special interrupt service routine.
The interrupt method is advantageous because the host does not have to spend unnecessary clock cycles for polling. It is this latter method that the present invention deals with. A particular problem addressed by the present invention is managing interrupts in a multiprocessor system environment.

【０００４】しばしば、共通の周辺装置を備えた１組の
ネットワーク・コンピュータから成るマルチプロセッサ
・システムは、割り込み制御法の設計において難題を生
じることになる。例えば、ある数のユーザにサービスを
行うコンピュータ・ネットワークの場合、割り込み取扱
い負荷を何らかの最適なやり方で分散することが極めて
望ましい。優先順位の高いジョブを処理するプロセッサ
は、優先順位の低いジョブプロセッサが利用可能な場
合、この義務から解放されるべきである。最低の優先順
位で動作するプロセッサの場合、割り込みサービス要求
によってかかる負担が均等であることが望ましい。ま
た、特殊環境では、特定のＩ／Ｏ装置が、あらかじめ選
択された（すなわち、フォーカス）プロセッサによるサ
ービスだけしか受けないようにする必要がある。従っ
て、本発明はマルチプロセッサ・システムにおける最適
な動的及び静的割り込みサービスの問題を取り扱うもの
である。Often, a multiprocessor system consisting of a set of network computers with common peripherals presents a challenge in the design of interrupt control strategies. For example, for a computer network that serves a certain number of users, it is highly desirable to balance the interrupt handling load in some optimal way. Processors that process high priority jobs should be relieved of this obligation if low priority job processors are available. For processors operating at the lowest priority, it is desirable that interrupt service requests be equally burdened. Also, in a special environment, a particular I / O device should only be serviced by a preselected (ie, focus) processor. Accordingly, the present invention addresses the problem of optimal dynamic and static interrupt servicing in multiprocessor systems.

【０００５】Ｉｎｔｅｌ ８２Ｃ５９Ａ及び８２３８０
プログラマブル割り込みコントローラ（ＰＩＣ）を典型
とする先行技術は、いくつかの外部割り込み要求入力を
受諾するように設計されている。図１に示すこうしたコ
ントローラの基本構造は、６つの主要ブロックから構成
される： ＩＲＲ− 割り込み要求レジスタ１１は、サービスを要
求するライン１６の全割り込みレベル（ＩＲＱｘ）を記
憶する。 ＩＳＲ− 割り込みサービス・レジスタ１２は、サービ
スを受けている全割り込みレベルを記憶し、割り込み終
了（ＥＱＩ）を受信すると、状況が更新される。 ＩＭＲ− 割り込みマスク・レジスタ１３は、ＩＲＲ１
１における働きによって、どのＩＲＱライン１６にマス
キングを施し、又はどのＩＲＱライン１６を割り込み禁
止にすべきかを示すビットを記憶する。 ＶＲ− 各ＩＲＱライン１６毎に１つずつの、１組の
レジスタから成る、ベクトル・レジスタ１９は、ホスト
・プロセッサが要求に対するサービスを行うのに必要な
全ての情報を納めた、データ・バス１７によってホスト
・プロセッサに供給される、あらかじめプログラムされ
た割り込みベクトル数を記憶している。 ＰＲ− 優先順位リゾルバ１５は、ＩＲＲ１１によっ
て設定されたビットの優先順位を判定する論理ブロック
であり、ホスト・プロセッサからの割り込み肯定応答サ
イクル（ＩＮＴＡ）時に、最高の優先順位が選択され、
ＩＳＲ１２の対応するビットにストローブされる。 Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ− 同じＰＩＣ内の他の内
部ブロックの動作全体を調整し、ＩＲＲ１１の１つ以上
のビットがアクティブである場合、ホスト入力割り込み
（ＩＮＴ）ライン１９を起動し、ＶＲ１９が、ＩＮＴＡ
サイクル時に、割り込みベクトルをデータ・バス１７に
送り込むことができるようにし、現在サービスを受けて
いるものより優先順位が等しいか、あるいは、それより
低い全ての割り込みを禁止する。Intel 82C59A and 82380
The prior art, typified by programmable interrupt controllers (PICs), is designed to accept some external interrupt request inputs. The basic structure of such a controller shown in FIG. 1 consists of six main blocks: IRR--Interrupt request register 11 stores the total interrupt level (IRQx) of line 16 requesting service. The ISR-interrupt service register 12 stores all interrupt levels being serviced and the status is updated upon receipt of an interrupt end (EQI). IMR- interrupt mask register 13 contains IRR1
The action at 1 stores a bit indicating which IRQ line 16 should be masked or which IRQ line 16 should be interrupt disabled. VR--A vector register 19, consisting of a set of registers, one for each IRQ line 16, contains a data bus 17 containing all the information the host processor needs to service the request. Stores a preprogrammed number of interrupt vectors to be supplied to the host processor by. The PR-Priority Resolver 15 is a logic block that determines the priority of the bits set by the IRR 11, the highest priority being selected during an interrupt acknowledge cycle (INTA) from the host processor,
Strobed to the corresponding bit in ISR12. Control Logic-coordinates overall operation of other internal blocks within the same PIC, activates the Host Input Interrupt (INT) line 19 if one or more bits of IRR11 are active, and VR19 causes INTA
During the cycle, it allows the interrupt vector to be driven onto the data bus 17 and inhibits all interrupts of equal or lower priority than the one currently being serviced.

【０００６】下記を含むいくつかの異なる方法を用い
て、各種ＩＲＱライン１６に優先順位が割り当てられて
きた： １）完全ネスト・モード、 ２）自動ローテーション − 等優先順位装置モード、 ３）特定ローテーション − 特定優先順位モード。Priority has been assigned to various IRQ lines 16 using several different methods including: 1) full nest mode, 2) automatic rotation-equal priority device mode, 3) specific rotation. -Specific priority mode.

【０００７】完全ネスト・モードは、ＩＲＱ入力ライン
１６の全てが、最高優先順位から最低優先順位へと配置
された、マルチ・レベル割り込み構造を支援するもので
あり、一般に、ＩＲＱ０には、最高の優先順位が割り当
てられ、ＩＲＱ７には、最低の優先順位が割り当てられ
る。Full nest mode supports a multi-level interrupt structure where all of the IRQ input lines 16 are placed from highest priority to lowest priority, and generally IRQ0 has the highest Priorities are assigned and IRQ7 is assigned the lowest priority.

【０００８】割り込み装置の優先順位が等しい場合、優
先順位の自動ローテーションは、割り当てられた優先順
位にローテーション（循環シフト）を施して、最近サー
ビスを受けたばかりのＩＲＱラインが、最低の優先順位
になるようにすることによって実現する。この方法によ
れば、割り込みサービスに対するアクセス可能性が、競
合する各装置に対して統計的に平均化されることになり
がちである。If the interrupting devices have equal priorities, the automatic rotation of priorities rotates the assigned priorities (circular shift) so that the most recently serviced IRQ line is the lowest priority. By doing so. With this method, accessibility to interrupt services tends to be statistically averaged for each competing device.

【０００９】特定のローテーション法によれば、ユーザ
が、どのＩＲＱラインに最低の優先順位をつけるべきか
を選択することができるので、ユーザにとって融通が効
くことになり、他の全てのＩＲＱラインには、順次（循
環的に）高くなる優先順位が割り当てられる。A particular rotation method allows the user to choose which IRQ line should be given the lowest priority, which gives the user more flexibility and allows all other IRQ lines to be given priority. Are assigned sequential (cyclically) higher priorities.

【００１０】以上の説明から明らかなように、解説のタ
イプのＰＩＣ構造は、多数の周辺装置を備えたユニプロ
セッサ・システムに適合するが、本発明が取り扱う多数
の共用周辺装置を備えたマルチプロセッサ・システムに
は適合しない。As can be seen from the above description, the described type of PIC structure is compatible with uniprocessor systems with multiple peripherals, but the present invention deals with multiprocessors with multiple shared peripherals. -Not compatible with the system.

【００１１】[0011]

【発明が解決しようとする課題】本発明の目的の１つ
は、ローカル・プロセッサと関連ローカル・プロセッサ
割り込みコントローラの両方を単一装置として組み込ん
だ集積回路チップを利用する、マルチプロセッサ・プロ
グラマブル割り込みコントローラ（ＭＰＩＣ）・システ
ムを提供することにある。SUMMARY OF THE INVENTION One of the objects of the present invention is to utilize a multiprocessor programmable interrupt controller that utilizes an integrated circuit chip that incorporates both the local processor and associated local processor interrupt controller as a single device. (MPIC) system.

【００１２】本発明のもう１つの目的は、下記の機能を
含むが、これに限定されない、マルチプロセッサ・プロ
グラマブル割り込みコントローラ（ＭＰＩＣ）・システ
ムを提供することにある： １）それぞれ、それ自体の割り込みセットを備える複数
Ｉ／Ｏ周辺装置、 ２）選択されたプロセッサに対する割り込みの対称分散
を含む、静的並びに動的マルチプロセッサ割り込み管
理、 ３）レベルまたはエッジでトリガされる割り込み要求ピ
ン、ピン毎に選択可能なソフトウェア、 ４）ピン毎にプログラム可能な割り込みベクトル及びス
テアリング情報、 ５）各オペレーティング・システムによって定義される
プログラマブル・ベクトル・アドレス、 ６）割り込みタスクの動的再割り当てのため、プロセッ
サが他のプロセッサに割り込むことができるようにする
プロセッサ間割り込み、 ７）マスキング不能割り込み（ＮＭＩ）、プロセッサの
リセット、及び、システム・デバッギングに関連したシ
ステム全域支援機能の支援。Another object of the present invention is to provide a multiprocessor programmable interrupt controller (MPIC) system including, but not limited to, the following functions: 1) Each interrupt of its own Multiple I / O peripherals with sets, 2) Static and dynamic multiprocessor interrupt management, including symmetrical distribution of interrupts to selected processors, 3) Level or edge triggered interrupt request pins, per pin Selectable software, 4) Pin-by-pin programmable interrupt vector and steering information, 5) Programmable vector address defined by each operating system, 6) Interrupt processor for dynamic reallocation of interrupt tasks, etc. Interrupting the processor Inter-processor interrupt to be so, 7) masking non Interrupt (NMI), a processor reset, and, support for system-wide support functions related to system debugging.

【００１３】本発明のもう１つの目的は、いくつかのプ
ロセッサに大幅な罰金を課さずに、細分性が１の、すな
わち、１度にプロセッサ１つのスケーリングで、システ
ムを支援することにある。Another object of the present invention is to support a system with a granularity of 1, ie, one processor at a time, without imposing a significant penalty on some processors.

【００１４】[0014]

【課題を解決するための手段】本発明は、下記の３つの
主要サブシステムを含む、ＭＰＩＣシステム構造によっ
て、上記の機能を実現する： １）プロセッサ選択及びベクトル／優先順位情報に関す
る着信転送テーブルを備えた関連Ｉ／Ｏ周辺装置から割
り込み要求（ＩＲＱ）信号を収集するためのＩ／Ｏ−Ｍ
ＰＩＣ装置、 ２）部分的に、または、全体として、関連プロセッサに
組み込まれて、それぞれ、保留、ネスティング、及び、
マスキング操作、並びに、プロセッサ間割り込み発生を
含む、特定のシステム・プロセッサに関する割り込み要
求を管理する、関連プロセッサまたは装置に接続され
た、独立した補助装置とすることが可能なローカルＭＰ
ＩＣ装置、 ３）任意のシステム・バス及びメモリ・バスとは別個
の、Ｉ／ＯとローカルＭＰＩＣとの間、並びに、ローカ
ルＭＰＩＣ間における通信専用のＩ／Ｏバス。The present invention implements the above functions with an MPIC system architecture that includes the following three major subsystems: 1) A call forwarding table for processor selection and vector / priority information. I / O-M for collecting interrupt request (IRQ) signals from associated I / O peripherals
A PIC device, 2) partially or wholly incorporated into an associated processor to respectively hold, nest, and
A local MP that can be an independent auxiliary device connected to an associated processor or device that manages masking operations and interrupt requests for a particular system processor, including inter-processor interrupt generation.
IC device, 3) An I / O bus dedicated to communication between I / O and local MPICs, and between local MPICs, separate from any system and memory buses.

【００１５】[0015]

【実施例】マルチプロセッサ・プログラマブル割り込み
コントローラ（ＭＰＩＣ）システムについて、解説す
る。以下の解説において、本発明の望ましい実施例の理
解を完全なものにするため、入力ピン、ビット、装置等
の特定の数といった、多くの特定の詳細について記載が
ある。しかし、当該技術の熟練者には明らかなように、
本発明は、こうした特定の詳細にこだわることなく、実
施可能である。他の例では、本発明が不必要に曖昧にな
らないようにするため、周知の回路については、詳細に
示されておらず、ブロック図の形でしか示されていな
い。EXAMPLE A multiprocessor programmable interrupt controller (MPIC) system will be described. In the following description, numerous specific details are set forth, such as the specific numbers of input pins, bits, devices, etc., to complete the understanding of the preferred embodiments of the present invention. However, as will be appreciated by those skilled in the art,
The present invention may be practiced without adhering to these specific details. In other instances, well-known circuits have not been shown in detail, only in block diagram form, in order not to obscure the invention unnecessarily.

【００１６】さらに、本発明の説明においては、現在の
ところ望ましい実施例に固有の信号名を基準にした。こ
れらの特定の名称を基準にしたことについては、本発明
の精神または範囲に対する制限とみなすべきではない。Furthermore, in describing the present invention, reference has been made to signal names unique to the presently preferred embodiment. References to these particular names should not be construed as limitations on the spirit or scope of the invention.

【００１７】マルチプロセッサ・プログラマブル割り込
みコントローラ（ＭＰＩＣ）・システムは、マルチプロ
セッサ環境における割り込みサービスに適合するように
設計されている。この実施は、主として、いくつかの周
辺装置の割り込みが、プログラマブル割り込みコントロ
ーラ（ＰＩＣ）に助けられた単一プロセッサによってサ
ービスを受ける、ユニプロセッサ・システムに関するも
のである。マルチプロセッサ・システムの場合、グルー
プをなす同様のプロセッサ間において割り込みサービス
の負担を共有することが望ましい場合が多い。これは、
関連グループをなすプロセッサ、及び、プロセッサ間に
おけるタスクの公平な割り当てを決定する機構に対し
て、割り込みサービス要求を同報通信する能力を表して
いる。ユニプロセッサ設計の問題は、大幅に単純にな
る：プロセッサ専用のＰＩＣが、各割り込み要求（ＩＲ
Ｑ）ラインに優先順位を割り当て、割り当て優先順位に
従って、要求を配列し、プロセッサに必要な情報を送っ
て、適合するサービス・サブルーチンが時宜を得て開始
されるようにする。The multiprocessor programmable interrupt controller (MPIC) system is designed to accommodate interrupt servicing in a multiprocessor environment. This implementation is primarily concerned with uniprocessor systems in which some peripheral interrupts are serviced by a single processor assisted by a programmable interrupt controller (PIC). In multiprocessor systems, it is often desirable to share the burden of interrupt service among similar processors in a group. this is,
It represents the ability to broadcast interrupt service requests to related groups of processors and to a mechanism that determines the fair allocation of tasks among the processors. The problem of uniprocessor design is greatly simplified: the processor-specific PIC needs to handle each interrupt request (IR
Q) Assigning priorities to lines, arranging requests according to their assigned priorities and sending the necessary information to the processor so that matching service subroutines can be started in a timely manner.

【００１８】ＭＰＩＣシステムによって、個々のプロセ
ッサに対する動的割り込みタスク割り当てと静的割り込
みタスク割り当ての両方が可能になる。純粋に静的モー
ドで動作する場合、それは、既定のスケジュールに基づ
いて、各割り込みを割り当てる、ほぼユニプロセッサ・
システムにおけるＰＩＣと同様の働きをする。The MPIC system allows both dynamic and static interrupt task assignments for individual processors. When operating in purely static mode, it allocates each interrupt based on a default schedule, almost a uniprocessor.
It works like a PIC in a system.

【００１９】動的モードで動作する場合、ＭＰＩＣは、
プロセッサ間におけるタスクの相対的優先順位を考慮し
て、割り込みタスク割り当てを管理する。When operating in dynamic mode, the MPIC is
Manage interrupt task assignments, taking into account the relative priority of tasks among processors.

【００２０】より一般的な用法では、静的割り込み管理
と動的割り込み管理の両方の要素が必要になることが予
測される。静的割り当ては、例えば、許可の考慮におい
て、サービス・ソフトウェアの共用が排除される場合に
行うことができる。他の環境では、割り込みサービス・
タスクは、共通の周辺サブシステムを共用するプロセッ
サのサブセットに制限されるのが望ましい。極端な場
合、全てのプロセッサが、全周辺サブシステムから割り
込み要求を受けることになる。It is anticipated that the more general usage will require elements for both static and dynamic interrupt management. Static allocation can be made, for example, when sharing of service software is eliminated in consideration of authorization. In other environments, interrupt service
Tasks are preferably limited to a subset of processors that share a common peripheral subsystem. In the extreme case, all processors will receive interrupt requests from all peripheral subsystems.

【００２１】図２は、現在のところ望ましいマルチプロ
セッサ・プログラマブル割り込みコントローラ（ＭＰＩ
Ｃ）・システムのブロック図である。ＭＰＩＣ１００
は、３つの主要装置、すなわち、Ｉ／Ｏ−ＭＰＩＣ装置
１０２、ＭＰＩＣ−バス１０３、及び、その１つが１０
４で表示されている多数のローカルＭＰＩＣ装置から構
成される。各Ｉ／Ｏ−ＭＰＩＣ１０２は、その関連Ｉ／
Ｏサブシステム１０１（一般に、周辺装置の集合）か
ら、それぞれ、独自のＩＲＱに対応する割り込みライン
１０７を受け入れる。Ｉ／Ｏ−ＭＰＩＣの出力は、全て
のローカルＭＰＩＣ装置１０４に対して、必要な識別情
報及び優先順位情報の全てを含む、適正にフォーマッテ
ィングを施されたＩＲＱメッセージを同報通信するＭＰ
ＩＣバス１０３に結合される。各ローカルＭＰＩＣ装置
１０４は、メッセージを調べて、それを受諾すべきか否
かを判定する。２つ以上のローカルＭＰＩＣ装置１０４
によって仮に受諾されると、競合する装置間において、
調停手順が呼び出される。優先順位が最低のローカルＭ
ＰＩＣ１０４が調停で勝ちを納め、ＩＲＱを受諾して、
適時にその関連プロセッサ１０５に分配する。FIG. 2 illustrates the presently preferred multiprocessor programmable interrupt controller (MPI).
C) is a block diagram of the system. MPIC100
Has three main devices, the I / O-MPIC device 102, the MPIC-bus 103, and one of the ten devices.
It is composed of a number of local MPIC devices represented by 4. Each I / O-MPIC 102 has its associated I / O
Each accepts an interrupt line 107 corresponding to its own IRQ from the O subsystem 101 (generally a set of peripherals). The output of the I / O-MPIC is an MP that broadcasts a properly formatted IRQ message containing all the necessary identification and priority information to all local MPIC devices 104.
It is coupled to the IC bus 103. Each local MPIC device 104 examines the message to determine if it should accept it. Two or more local MPIC devices 104
If temporarily accepted by, between competing devices,
The arbitration procedure is called. Local M with lowest priority
PIC104 paid the arbitration, accepted the IRQ,
Timely distribution to its associated processor 105.

【００２２】システム・バス３０は、マルチプロセッサ
・システムのプロセッサ、メモリ、及び、他の周辺装置
間における通信のための共通手段である。各プロセッサ
及び周辺装置は、メモリ・バス・コントローラ（ＭＢ
Ｃ）３１によって、システム・バス３０とインターフェ
イスされる。先行技術によるシステムの場合、システム
・バス３０は、割り込み要求トラフィック、割り込みサ
ービス・トラフィック、及び、他の全ての装置間システ
ム・トラフィックを伝送する。本発明は、割り込み要求
トラフィックをＭＰＩＣバス１０３に回し、これによっ
て、システム全体の効率を向上させる。System bus 30 is a common means for communication between processors, memory, and other peripheral devices of a multiprocessor system. Each processor and peripheral is a memory bus controller (MB
C) 31 interfaces with the system bus 30. For prior art systems, system bus 30 carries interrupt request traffic, interrupt service traffic, and all other inter-device system traffic. The present invention routes interrupt request traffic to the MPIC bus 103, thereby improving overall system efficiency.

【００２３】Ｂ．割り込み制御 マルチプロセッサ・システムにおいて、Ｉ／Ｏ装置とロ
ーカルＭＰＩＣ装置の両方の割り込み制御機能は、共同
で、割り込み発生源から割り込みサービス・プロセッサ
に割り込みを配信する責務を果たす。B. Interrupt Control In a multiprocessor system, the interrupt control functions of both the I / O device and the local MPIC device are jointly responsible for delivering interrupts from the interrupt source to the interrupt service processor.

【００２４】各割り込みは、システムにおける他の割り
込みからその割り込みを一意的に識別するアイデンティ
ティ、すなわち、割り込みベクトルを備えている。プロ
セッサは、割り込み（ＩＲＱ）を受諾すると、該ベクト
ルを利用して、その割り込みテーブルにおける適合する
ソフトウェア割り込みハンドラの入り口点を突き止め
る。望ましい実施例は、０〜２５５の範囲で、２５６
（８ビット）のベクトルを支援する。Each interrupt has an identity, or interrupt vector, that uniquely identifies that interrupt from other interrupts in the system. When the processor accepts the interrupt (IRQ), it uses the vector to locate the entry point of the matching software interrupt handler in its interrupt table. The preferred embodiment is 256 in the range 0-255.
Supports (8-bit) vectors.

【００２５】各割り込みは、８ビット割り込みベクトル
の５つの最上位ビットによって表される割り込み優先順
位、すなわち、０が最低の優先順位で、１５が最高の優
先順位をなす１６の優先レベルを備えている。このこと
は、１６の異なるベクトルは、単一の割り込み優先レベ
ルを共用できることを表している。Each interrupt has an interrupt priority represented by the five most significant bits of the 8-bit interrupt vector, ie, 16 priority levels, with 0 being the lowest priority and 15 being the highest priority. There is. This means that 16 different vectors can share a single interrupt priority level.

【００２６】下記を含むことが可能な、割り込みは、い
くつかの異なる発生源によって発生する： １）エッジ（レベル遷移）または割り込み入力ピンによ
って明示されるＩ／Ｏ−ＭＰＩＣ装置に接続され、任意
のプロセッサに着信転送可能な外部Ｉ／Ｏ装置の割り込
み、 ２）エッジまたはレベル信号として明示される、常にロ
ーカル・プロセッサだけに向けられる、局所的に接続さ
れる装置の割り込み、 ３）３つのプログラマブル・タイマのどれかによってロ
ーカルＭＰＩＣ内に発生するＭＰＩＣタイマの割り込
み、 ４）ソフトウェア自体の割り込み、プレエンプティブ・
スケジューリング、キャッシュ・メモリのテーブル・ル
ック・アサイド・バッファ（ＴＬＢ）のフラッシング、
及び、割り込みの回送の支援において、プロセッサ・グ
ループの個々のプロセッサにアドレス指定されるプロセ
ッサ間割り込み、 ５）データ・バスにパリティ・エラーを検出するローカ
ルＭＰＩＣ装置によって発生し、ホストに割り込むバス
・パリティ・エラー割り込み。Interrupts can be generated by a number of different sources, which can include: 1) Connected to an I / O-MPIC device specified by an edge (level transition) or interrupt input pin, optional. External I / O device interrupts that can be forwarded to any processor, 2) Locally connected device interrupts that are always directed only to the local processor, manifested as edge or level signals, 3) 3 programmable・ MPIC timer interrupt generated in the local MPIC by any of the timers, 4) software interrupt, preemptive
Scheduling, flushing table look aside buffer (TLB) in cache memory,
And, in support of interrupt forwarding, interprocessor interrupts addressed to individual processors of a processor group, 5) Bus parity generated by a local MPIC unit that detects a parity error on the data bus and interrupts the host. -Error interrupt.

【００２７】割り込みの宛先は、ゼロ、１、または、シ
ステム内のプロセッサ・グループとすることができる。
各割り込み毎に、異なる宛先を指定することが可能であ
る。送り出し側は、２つの宛先モード、すなわち、物理
モードと論理モードの一方で、割り込みの宛先を指定す
る。The destination of the interrupt can be zero, one, or a group of processors in the system.
It is possible to specify a different destination for each interrupt. The sending side specifies the destination of the interrupt in one of two destination modes: physical mode and logical mode.

【００２８】物理モードの場合、宛先プロセッサは、独
自の８ビットのＭＰＩＣ−ＩＤによって指定される。単
一宛先または全て宛先に対する同報通信（全て１のＭＰ
ＩＣ−ＩＤ）の場合に限って、物理宛先モードで指定す
ることができる。In the physical mode, the destination processor is specified by a unique 8-bit MPIC-ID. Broadcast to a single destination or all destinations (MP of all 1
Only in the case of IC-ID), the physical destination mode can be designated.

【００２９】各ＭＰＩＣ装置は、装置の８ビットＭＰＩ
Ｃ−ＩＤを納めたレジスタを備えている。ＭＰＩＣ−Ｉ
Ｄは、ＭＰＩＣ装置の物理名の働きをする。このＩＤ
は、宛先情報の指定に用いることが可能であり、また、
ＭＰＩＣバスに対するアクセスにも利用される。ＭＰＩ
ＣがそのＭＰＩＣ−ＩＤを設定するメカニズムは、実施
例によって決まる。実施例の中には、リセット時にスロ
ット数からピンの一部にＭＰＩＣ−ＣＤでラッチを施す
ものもある。ＭＰＩＣ−ＩＤは、ソフトウェアによって
読み取られ、書き込まれる。Each MPIC device is an 8-bit MPI of the device.
It has a register that stores the C-ID. MPIC-I
D acts as the physical name of the MPIC device. This ID
Can be used to specify destination information, and
It is also used to access the MPIC bus. MPI
The mechanism by which C sets its MPIC-ID is implementation dependent. In some embodiments, some of the pins are latched by MPIC-CD from the number of slots at the time of reset. The MPIC-ID is read and written by software.

【００３０】ＭＰＩＣ−ＩＤは、物理宛先モードで、Ｍ
ＰＩＣにアドレス指定するために用いられる、また、Ｍ
ＰＩＣバスの用途に用いられる、ＭＰＩＣ装置の物理
「名」の働きをする。The MPIC-ID is a physical destination mode and is M
Used to address the PIC, also M
It acts as the physical "name" of the MPIC device, which is used for PIC bus applications.

【００３１】論理モードの場合、宛先は、３２ビットの
宛先フィールドを利用して、指定される。全てのローカ
ルＭＰＩＣ装置には、割り込みの宛先フィールドの突き
合わせを行って、その受け取り側が、割り込みの目標で
あるか否かを判定することになる、３２ビットの論理宛
先レジスタ２２３が含まれている。各ローカルＭＰＩＣ
装置における追加３２ビットの宛先フォーマット・レジ
スタ２２１によって、宛先フィールドと宛先フォーマッ
ト・レジスタとの対照を行うべき方法が正確に決められ
る。換言すれば、宛先フォーマット・レジスタ２２１に
よって、論理宛先情報の解釈が決められる。In the logical mode, the destination is specified using the 32-bit destination field. All local MPIC devices include a 32-bit logical destination register 223, which will match the destination field of the interrupt to determine if its recipient is the target of the interrupt. Each local MPIC
The additional 32-bit destination format register 221 in the device determines exactly how the destination field and destination format register should be matched. In other words, the destination format register 221 determines the interpretation of the logical destination information.

【００３２】宛先フォーマット・レジスタ２２１は、３
２ビットの宛先情報を下記の２つのフィールドに区分化
される： （１）スカラＩＤを表すために用いることが可能な符号
化フィールド。符号化フィールドにおける突き合わせで
は、このフィールドにおける値と正確に一致することが
必要とされる。論理モードにおける全てに対する同報通
信を支援するため、全て１の符号化フィールド値は、任
意の符号化値と一致するので、特殊なものとして取り扱
われる。 （２）１組の要素を表すために用いることが可能な復号
化フィールド（またはビット・アレイ）。復号化フィー
ルドにおける突き合わせでは、復号化フィールドにおけ
る対するビット対の少なくとも１つが、両方とも１であ
ることを必要とする。The destination format register 221 contains 3
The 2-bit destination information is partitioned into two fields: (1) A coded field that can be used to represent a scalar ID. Matching in the encoded field requires an exact match with the value in this field. To support broadcast to all in logical mode, the all-one coded field value matches any coded value and is treated as special. (2) A decoded field (or bit array) that can be used to represent a set of elements. Matching in the decoded field requires that at least one of the corresponding bit pairs in the decoded field are both 1.

【００３３】宛先フォーマット・レジスタ２２１は、ソ
フトウェアによって制御され、宛先情報のどのビットが
符号化フィールドの一部で、どのビットが復号化フィー
ルドの一部であるかを判定する。宛先での突き合わせで
は、両方のフィールドが一致しなければならない。The destination format register 221 is software controlled and determines which bits of the destination information are part of the encoded field and which bits are part of the decoded field. For destination match, both fields must match.

【００３４】各フィールドが実際には何を表しているか
の論理レベルによる解釈は、全くオペレーティング・シ
ステムによって決まる。これらのフィールドは、連続ビ
ットを利用する必要がないことと、どちらかのフィール
ド長をゼロにすることができるということに留意された
い。ゼロ長のフィールドは、必ず一致する。宛先解釈
は、各ローカルＭＰＩＣ装置によって局所的に実施され
るので、システム内における全ローカルＭＰＩＣ装置の
宛先フォーマット・レジスタに対して、同一のセット・
アップが施されなければならない。The logical level interpretation of what each field actually represents is entirely operating system dependent. Note that these fields do not need to utilize consecutive bits and that either field length can be zero. Zero-length fields always match. Since the destination interpretation is performed locally by each local MPIC device, the same set of destination format registers for all local MPIC devices in the system.
Up must be given.

【００３５】さらに、宛先指定メカニズムを例示するた
め、次に、異なる解釈を用いた３つの例の利用モードに
ついて解説する。これらは、おそらく、実際に用いられ
る最も一般的なモデルである。 例１：単一レベル・モデル このモデルの場合、宛先情報の３２ビットが、全て、復
号化フィールドと解釈される。各ビット位置は、個々の
ローカルＭＰＩＣ装置に対応する。ビット位置は、物理
ＭＰＩＣ−ＩＤに対応することもあり得るが、これは、
その通りでなくてもかまわない。この案によれば、メン
バのビットを１にセットすることによって、ＭＰＩＣ装
置の任意のグループを指定することができるが、システ
ム毎に、最大３２のプロセッサ（またはローカルＭＰＩ
Ｃ装置）を指定することが可能である。この案では、そ
のビットが宛先アレイ内にセットされている場合、ＭＰ
ＩＣ装置がアドレス指定される。３２の宛先ビットを全
て１にセットすることによって、全てに対する同報通信
が実施される。これによって、システム内の全ＭＰＩＣ
装置が選択されることになる。To further illustrate the addressing mechanism, three example usage modes with different interpretations will now be described. These are probably the most common models used in practice. Example 1: Single Level Model In this model, all 32 bits of destination information are interpreted as decoded fields. Each bit position corresponds to an individual local MPIC device. The bit position may correspond to the physical MPIC-ID, which is
It doesn't have to be that way. According to this scheme, an arbitrary group of MPIC devices can be designated by setting the member bit to 1, but a maximum of 32 processors (or local MPIs) can be specified for each system.
C device) can be designated. The idea is that if the bit is set in the destination array, then MP
The IC device is addressed. Broadcasting for all is performed by setting all 32 destination bits to one. This allows all MPICs in the system
The device will be selected.

【００３６】例２：階層モデル このモデルは、非ゼロ長の符号化及び復号化フィールド
を利用する。符号化フィールドは、ローカルＭＰＩＣ装
置の静的クラスタを表しており、復号化フィールドにお
けるビット位置は、クラスタ内における個々のローカル
ＭＰＩＣ装置を識別する。クラスタ内における任意の組
をなすプロセッサは、クラスタの命名を行い、クラスタ
内における選択メンバに関して、復号化フィールドにビ
ットをセットすることによって指定することが可能であ
る。これは、３２を超えるプロセッサを備えたシステム
を支援し、ＤＡＳＨスタイルのクラスタ・アーキテクチ
ャに一致する。全てに対する同報通信は、３２の宛先ビ
ットを全て１にセットすることによって実施される。こ
れによって、全クラスタにおける一致が保証され、各ク
ラスタ毎に、全てのＭＰＩＣが選択されることになる。Example 2: Hierarchical Model This model utilizes non-zero length encoded and decoded fields. The encoded field represents a static cluster of local MPIC devices, and the bit positions in the decoded field identify individual local MPIC devices within the cluster. Any set of processors within a cluster can name the cluster and specify for selected members within the cluster by setting a bit in the decode field. This supports systems with more than 32 processors and is consistent with a DASH style cluster architecture. Broadcast to all is performed by setting all 32 destination bits to 1. This ensures a match in all clusters and selects all MPICs for each cluster.

【００３７】例３：双峰モデル 符号化フィールドの各値は、個々のローカルＭＰＩＣの
ＩＤである。このＩＤは、ＭＰＩＣの物理ＭＰＩＣ−Ｉ
Ｄと同一にすることも可能であるが、これは、そうでな
くてもかまわない。復号化フィールドにおける各ビット
は、既定のグループを表している。この案によれば、符
号化フィールドにおけるそのＩＤを利用して（及び、グ
ループを選択せずに）、単一ＭＰＩＣ装置にアドレス指
定することもできるし、あるいは、符号化フィールドを
全て１にセットし、復号化フィールドにおけるグループ
を選択することによって、ＭＰＩＣのグループ（または
グループからなるユニオン）をアドレス指定することも
可能である。各ＭＰＩＣ装置は、複数グループのメンバ
とすることが可能である。双峰モデルにおいて全てに対
する同報通信を支援するには、ソフトウェアによって、
システムの全てのローカルＭＰＩＣを含むグループを決
める必要がある。従って、同報通信は、３２の宛先ビッ
トを全て１にセットすることによって実施される。これ
によって、個々のＩＤが全て一致し、また、全ローカル
装置を含むグループも一致する。Example 3: Bimodal Model Each value of the coded field is the ID of an individual local MPIC. This ID is the physical MPIC-I of MPIC.
It can be the same as D, but this need not be the case. Each bit in the decoded field represents a predefined group. According to this scheme, it is possible to address a single MPIC device using its ID in the coded field (and without selecting a group), or set the coded field to all ones. However, it is also possible to address a group of MPICs (or a union of groups) by selecting the group in the decoding field. Each MPIC device can be a member of multiple groups. In order to support broadcasting for all in the Souhou model, software
It is necessary to determine a group that includes all local MPICs in the system. Therefore, broadcasting is performed by setting all 32 destination bits to 1. As a result, all the individual IDs match, and also the group including all local devices match.

【００３８】各プロセッサは、プロセッサが現在実行し
ているタスクまたはコードの相対的重要性を示すプロセ
ッサ優先順位を備えている。このコードは、プロセスま
たはスレッドの一部とすることも可能であるし、あるい
は、割り込みハンドラとすることも可能である。優先順
位は、タスクの変化に応じて、動的に高くなったり、低
くなったりするので、優先順位の低い割り込みはマスキ
ングされる。プロセッサは、ＩＲＱのサービスの直後
に、前に割り込まれたアクティビティに戻る。Each processor has a processor priority that indicates the relative importance of the task or code the processor is currently executing. This code can be part of a process or thread, or it can be an interrupt handler. The priority is dynamically increased or decreased according to the change of the task, so that the interrupt with the low priority is masked. The processor returns to the previously interrupted activity immediately after servicing the IRQ.

【００３９】プロセッサは、そのプロセッサ優先順位
が、所定のグループ内の全プロセッサの中で最低の場
合、そのグループをなすプロセッサ内において優先順位
が最低になる。所定のグループ内において、１つ以上の
プロセッサが同時に最低の優先順位になる場合、利用可
能か否かは、調停プロセスによって決まる。When a processor has the lowest processor priority among all the processors in a given group, it has the lowest priority among the processors forming the group. The availability is determined by the arbitration process if more than one processor simultaneously has the lowest priority within a given group.

【００４０】あるプロセッサが、現在ある割り込みのサ
ービス中である場合、あるいは、現在、その割り込み要
求が保留中の場合、該プロセッサは、その割り込みのフ
ォーカスになる。If a processor is currently servicing an interrupt, or if the interrupt request is currently pending, it becomes the focus of the interrupt.

【００４１】本発明の重要な特徴は、割り込みシステム
の下記の属性を表した、特定の宛先に対する割り込みの
ちょうど１回だけの配信の意味が保証されることであ
る： １）割り込みの挿入は、拒否されない； ２）割り込み（ＩＲＱ）は、失われない； ３）エッジでトリガされる割り込みの場合、同じＩＲＱ
が発生しても、配信が２回以上行われることはない、す
なわち、最初に、そのフォーカス・プロセッサに割り込
みを配信することによって（現在１の場合）、最初の割
り込みが保留中の（サービスが完了していない）同じ割
り込みの複数発生は、全て、ローカルＭＰＩＣ割り込み
要求レジスタ（ＩＲＲ）の、その特定の割り込み要求に
対応する保留ビットに保留中として記録される； ４）レベルで起動する割り込みの場合、Ｉ／Ｏ−ＭＰＩ
Ｃの割り込みピンの状態は、その状態がＩ／Ｏ−ＭＰＩ
Ｃ割り込み入力ピンの状態と異なる毎に、宛先ローカル
ＭＰＩＣのＩＲＲ保留ビットで再生され、プロセッサが
そのタスクの優先順位を明示的に高くしない限り、宛先
ローカルＭＰＩＣだけが、割り込み終了（ＥＯＩ）信号
の実行と同時に、同じＩＲＱを開始する。An important feature of the present invention is that the exactly one-time delivery of an interrupt to a particular destination is guaranteed to mean the following attributes of the interrupt system: 1) Interrupt insertion Not rejected; 2) Interrupt (IRQ) is not lost; 3) Same IRQ for edge triggered interrupts
Occurs, the delivery is never made more than once, that is, by first delivering an interrupt to that focus processor (currently 1), the first interrupt is pending (service is Multiple occurrences of the same interrupt (not completed) are all recorded as pending in the pending bit of the local MPIC interrupt request register (IRR) corresponding to that particular interrupt request; If I / O-MPI
The state of the interrupt pin of C is I / O-MPI.
Each time it differs from the state of the C interrupt input pin, it is replayed with the IRR pending bit of the destination local MPIC, and unless the processor explicitly raises the priority of its task, only the destination local MPIC will receive the end of interrupt (EOI) signal. Upon execution, start the same IRQ.

【００４２】望ましい実施例は、こうした入力ＩＲＱの
着信転送及び宛先プロセッサの選択のための２つのモー
ド、すなわち、固定静的モードと動的最下位優先順位モ
ードを支援する。可能性のある、これらの及びその他の
オペレーティング・システムによって支援されるモード
は、以下の情報によって支援される： １）各ＭＰＩＣ装置によって知られているＭＰＩＣ−Ｉ
Ｄ、 ２）Ｉ／Ｏ−ＭＰＩＣの着信転送テーブルからの宛先ア
ドレス・フィールド、 ３）ＭＰＩＣ装置アドレス；各ＭＰＩＣ装置は、それ自
体のアドレスを知っている、 ４）あるＭＰＩＣ装置が現在その割り込みのフォーカス
であるか否か、 ５）全プロセッサの優先順位The preferred embodiment supports two modes for such incoming IRQ call forwarding and destination processor selection: fixed static mode and dynamic lowest priority mode. The possible modes supported by these and other operating systems are supported by the following information: 1) MPIC-I known by each MPIC device.
D, 2) Destination address field from the I / O-MPIC's incoming forwarding table, 3) MPIC device address; each MPIC device knows its own address, 4) one MPIC device is currently in the interrupt Whether or not it is the focus, 5) Priority of all processors

【００４３】固定モードは、最も単純な方法である。割
り込みは、Ｉ／Ｏ ＭＰＩＣによって、特定のＩＲＱに
関する宛先アドレス・フィールドにおける符号化された
全ＭＰＩＣに対して、無条件で同報通信され、一般に
は、単一のＭＰＩＣが指定される。優先順位情報は、無
視される。宛先プロセッサが、利用可能でなければ、そ
のプロセッサの優先順位が、ローカルＭＰＩＣに、該プ
ロセッサに対する割り込みの分配をさせるのに十分なほ
ど低くなるまで、割り込みは、宛先プロセッサのローカ
ルＭＰＩＣにおいて保留状態に保持される。固定着信転
送の結果、： １）全プロセッサにわたる静的分散、 ２）所定の割り込みに対する指定のローカルＭＰＩＣの
割り当てが生じる。固定着信転送によれば、ソフトウェ
アによって 、あるプロセッサで実行されるドライバ・
コードが結合される場合、既存の単一スレッド装置ドラ
イバが、マルチ・プロセッサ環境において機能すること
が可能になり、ＭＰＩＣ装置は、固定配信モードに合わ
せてプログラムされているので、装置の割り込みが、そ
のドライバが実行される同じプロセッサに送られる。Fixed mode is the simplest method. Interrupts are unconditionally broadcast by the I / O MPIC to all MPICs encoded in the destination address field for a particular IRQ, and generally a single MPIC is designated. Priority information is ignored. If the destination processor is not available, the interrupt will be pending in the local MPIC of the destination processor until its priority is low enough to cause the local MPIC to distribute the interrupt to that processor. Retained. Fixed call transfer results in: 1) static distribution across processors, 2) assignment of a specified local MPIC to a given interrupt. Fixed call transfer allows software to run a driver that runs on a processor.
When the code is combined, existing single-threaded device drivers are allowed to work in a multi-processor environment and the MPIC device is programmed for fixed delivery mode so that device interrupts The driver is sent to the same processor on which it executes.

【００４４】優先順位が最低の着信転送モードの場合、
着信転送アドレス・フィールドによって指定されるグル
ープにおいて利用可能な、優先順位が最低のプロセッサ
が、割り込みのサービスを行うことになる。これら優先
順位が最低のプロセッサのローカルＭＰＩＣが、それぞ
れ、その関連プロセッサの優先順位を知っているので、
調停プロトコルは、ＭＰＩＣバスで実行され、最低の優
先順位を決定する。In the call transfer mode with the lowest priority,
The lowest priority processor available in the group specified by the call forwarding address field will service the interrupt. Since each local MPIC of these lowest priority processors knows the priority of its associated processor,
The arbitration protocol runs on the MPIC bus and determines the lowest priority.

【００４５】２つ以上のプロセッサが、最低の優先順位
で動作する場合、それらの１つをランダムに選択するこ
とが可能である。追加プロセッサ選択アルゴリズムは、
優先順位が最低のプロセッサ間において割り込みサービ
ス・タスクを均等に拡散することを目的として、プロセ
ッサのランダムな選択の候補となる、優先順位が最低の
残りのプロセッサに適用される。If two or more processors operate at the lowest priority, it is possible to randomly select one of them. The additional processor selection algorithm is
It applies to the remaining lowest priority processors, which are candidates for random selection of processors, with the goal of spreading the interrupt service tasks evenly among the lowest priority processors.

【００４６】Ｃ．構造の説明 図２のＩ／Ｏ−ＭＰＩＣ装置１０２は、図３にさらに詳
細に示されている。割り込み入力ライン１０７によっ
て、Ｉ／Ｏ装置が、その割り込みを送り込むための手段
が得られる。エッジ・フィルタ１０８を用いることによ
って、入力ピンにおいてクリーンなレベル遷移が生じ
る。着信転送テーブル１０９は、各割り込み入力ピン
（ライン１０７）毎に、専用の６４ビットの項目を備え
ている。前述の先行技術による８２Ｃ５９Ａ／８２３８
０ ＰＩＣのＩＲＱピンとは違って、割り込み優先順位
の概念は、本発明のＩ／Ｏ ＭＰＩＣ装置における物理
割り込み入力ピンの位置とは全く関係がない。各入力ピ
ン１０７の優先順位は、着信転送テーブル１０９の対応
する項目における８ビット・ベクトルを割り当てること
によって、ソフトウェアでプログラム可能である。C. Structural Description The I / O-MPIC device 102 of FIG. 2 is shown in more detail in FIG. The interrupt input line 107 provides a means for the I / O device to deliver its interrupt. The use of edge filter 108 results in a clean level transition at the input pin. The incoming call transfer table 109 has a dedicated 64-bit item for each interrupt input pin (line 107). 82C59A / 8238 according to the aforementioned prior art
Unlike the 0 PIC IRQ pin, the concept of interrupt priority has nothing to do with the position of the physical interrupt input pin in the I / O MPIC device of the present invention. The priority of each input pin 107 is software programmable by assigning an 8-bit vector in the corresponding entry of the call forwarding table 109.

【００４７】図４には、着信転送テーブルの各６４ビッ
ト項目のフォーマットが示されている。各項目の説明は
以下の通りである： ベクトル（０：７）： 割り込みベクトルを含む８
ビットのフィールド。 配信モード（８：１０）： 宛先フィールドにリスト・
アップされたローカルＭＰＩＣが、この信号を受信する
と、いかに働くべきかを指定する３ビット・フィールド
は、下記の意味を有している： ０００ − 固定 − 宛先にリスト・アップされた全
プロセッサに配信する。 ００１ − 最低優先順位 − 宛先にリスト・アップ
された全プロセッサのうち優先順位が最低のプロセッサ
に配信する。 ０１１ − 遠隔読み取り − ローカル・プロセッサ
がエッジ・トリガ・モードで行うアクセスに備えて、遠
隔レジスタに記憶すべき、そのアドレスがベクトル・フ
ィールド内にある、ＭＰＩＣ装置レジスタの内容を要求
する。 １００ − ＮＭＩ − ベクトル情報を無視して、リス
ト・アップされた全プロセッサのマスキング不能割り込
み（ＮＭＩ）ピンに配信する；エッジ感応信号として扱
われる。 １０１ − リセット − プロセッサのリセット・ピ
ンのアサート／アサート解除によって、リスト・アップ
された全てのプロセッサに配信する；アドレス指定され
た全てのローカル・プロセッサをセットする。 １１０ − デバッグ − ローカルＭＰＩＣのデバッ
グ・ピンのアサート／アサート解除によって、リスト・
アップされた全てのプロセッサに配信する；レベル感応
信号として扱われる。 １１１ − ＥｘｔＩＮＴ − 外部的に接続される８
２５９Ａコンパチブル割り込みコントローラにおいて生
じる割り込みとしてリスト・アップされた全プロセッサ
のＩＮＴピンに配送する；レベル感応信号として扱われ
る。リセット、デバッグ、及び、ＥｘｔＩＮＴの配信モ
ードは、Ｉ／Ｏ装置の割り込みには関連していないとい
う点に留意されたい。リセット及びデバッグは、プロセ
ッサ間割り込みであるが、ＥｘｔＩＮＴモードは、事実
上の規格である既存の８２５９Ａ ＰＩＣとの適合性を
得るために含まれている。FIG. 4 shows the format of each 64-bit item of the incoming call transfer table. The description of each item is as follows: Vector (0: 7): 8 including interrupt vector
Field of bits. Delivery mode (8:10): List in the destination field
The 3-bit field that specifies how the up-local MPIC, when receiving this signal, should have the following meaning: 000-Fixed-Distributed to all processors listed in the destination. To do. 001-Lowest priority-Delivers to the processor with the lowest priority among all the processors listed in the destination. 011-Remote Read-Requests the contents of an MPIC unit register whose address is in the vector field to be stored in the remote register in preparation for an access made by the local processor in edge-triggered mode. 100-NMI-Ignore vector information and deliver to non-maskable interrupt (NMI) pins of all listed processors; treated as edge sensitive signal. 101-Reset-Deliver to all listed processors by asserting / de-asserting the reset pin of the processor; set all addressed local processors. 110-Debug-A local MPIC debug pin is asserted / de-asserted to
Deliver to all upgraded processors; treated as level sensitive signals. 111-ExtINT-Externally connected 8
Deliver to the INT pins of all processors listed as interrupts that occur in the 259A Compatible Interrupt Controller; treated as level sensitive signals. Note that the reset, debug, and ExtINT delivery modes are not related to I / O device interrupts. Reset and debug are interprocessor interrupts, but ExtINT mode is included for compatibility with the de facto standard existing 8259A PIC.

【００４８】 宛先モード（１１）： 宛先フィールドの解釈： ０ − 物理モード − ビット５６：６３のＭＰＩＣ
−ＩＤを利用する。 １ − 論理モード − ３２ビット・フィールドは、
オペレーティング・システムによって定義される、論理
宛先である。 配信状況（１２）： 割り込みの現在の配信状況を含む
２ビットのソフトウェア・読み取り専用フィールド： ０ − 遊休 − 現在のアクティビティがない。 １ − 送信保留 − 送り込まれる他の割り込みによ
って保持されるローカルＭＰＩＣに送り込まれる割り込
み。このビットは、ソフトウェアによる読み取り専用で
ある、すなわち、着信転送テーブル１０９に対する３２
ビット・ソフトウェアの書き込みは、このビットには影
響しない。 遠隔ＩＲＲ（１４）：レベル感応割り込みに関する宛先
ローカルＭＰＩＣの割り込み要求レジスタ（ＩＲＲ）・
ビットだけを鏡映し、ビット状況が、対応する割り込み
入力ライン１０７に一致しない場合、宛先のＩＲＲビッ
トに新しい状況を反映させるＩ／Ｏ−ＭＰＩＣメッセー
ジが送られて、遠隔（ローカルＭＰＩＣ）ＩＲＲビット
に追従をさせる。 トリガ・モード（１５）：割り込み信号のフォーマット
を表示する： ０ − エッジ感応 １ − レベル感応Destination Mode (11): Interpretation of Destination Field: 0-Physical Mode-MPIC of bits 56:63
-Use ID. 1-logical mode-32-bit field
It is a logical destination defined by the operating system. Delivery Status (12): A 2-bit software read-only field containing the current delivery status of the interrupt: 0-idle-no current activity. 1-Send Pending-Interrupt sent to the local MPIC held by another interrupt sent. This bit is software read-only, that is, 32 for the call forwarding table 109.
Bit software writes have no effect on this bit. Remote IRR (14): Destination Local MPIC's Interrupt Request Register (IRR) for level sensitive interrupts
If only the bit is mirrored and the bit status does not match the corresponding interrupt input line 107, then an I / O-MPIC message is sent to the destination IRR bit to reflect the new status to the remote (local MPIC) IRR bit. Make them follow. Trigger mode (15): Display interrupt signal format: 0-edge sensitive 1-level sensitive

【００４９】マスク（１６）： マスク状況を表示する： ０ − 非マスク割り込み（ＮＭＩ） １ − 優先順位の高いタスクによってブロック可能な
マスク割り込み。 宛先（３２：６３）：オペレーティング・システムによ
って定義される割り込み宛先を表す３２ビット・フィー
ルド。図４の下部は、前述の可能性のある２つのフォー
マット、すなわち、宛先プロセッサ毎に１ビットを用い
る３２ビットの物理（復号化）フォーマット、及び、８
つの符号化ビットと、２４の復号化ビットによって、２
５６×２４の２次元宛先空間を定義する、８／２４ビッ
ト論理フォーマットを表している。Mask (16): Display mask status: 0-Non-Mask Interrupt (NMI) 1-Mask interrupt that can be blocked by higher priority tasks. Destination (32:63): A 32-bit field that represents the interrupt destination defined by the operating system. The lower part of FIG. 4 shows the two possible formats mentioned above, namely a 32-bit physical (decoding) format with one bit per destination processor and 8
2 with 1 coded bit and 24 decoded bits
8 represents an 8/24 bit logical format that defines a 56 × 24 two-dimensional destination space.

【００５０】６４ビット幅の着信転送テーブル１０９
は、上述のように、ハードウェア書き込み及びソフトウ
ェア読み取り専用の配信状況及び遠隔ＩＲＲビットを除
き、ホスト・プロセッサの３２ビット・アドレス及び３
２のデータ・ライン、ＤＡＴＡ／ＡＤＤＲ１０６を介し
て読み取り／書き込みアクセス可能である。着信転送テ
ーブルの項目は、フォーマッティングが施され、ＭＰＩ
Ｃバス送受信装置１１０によって、全てのローカルＭＰ
ＩＣ装置１０４に対して同報通信される。ＭＰＩＣバス
１０７のプロトコルは、データ用の４線と、そのクロッ
ク用の１線から成る、５線式同期バスを指定する。メッ
セージ・フォーマットの特定の詳細については、ＭＰＩ
Ｃバス・プロトコルに関するセクションにおいて取り扱
うことにする。受諾によって、配信状況が遊休にリセッ
トされる。64-bit wide incoming transfer table 109
As described above, except for the hardware write and software read-only delivery status and remote IRR bit, the host processor's 32-bit address and 3
Two data lines, read / write accessible via DATA / ADDR 106. The items in the call transfer table are formatted and the MPI
All local MPs are transmitted by the C bus transmitter / receiver 110.
It is broadcast to the IC device 104. The protocol of the MPIC bus 107 specifies a 5-wire synchronous bus consisting of 4 lines for data and 1 line for its clock. See MPI for specific details on message formats.
It will be dealt with in the section on the C-bus protocol. Acceptance resets the delivery status to idle.

【００５１】ローカルＭＰＩＣ装置１０４は、割り込み
受諾、プロセッサに対する割り込みの分配、及び、プロ
セッサ間割り込みの送信の責務を負っている。割り込み
の着信転送テーブル項目に指定の割り込み配信モードに
基づいて、０、１、または、２以上のＭＰＩＣ装置が、
割り込みを受諾することができる。ローカルＭＰＩＣ
は、その関連プロセッサに割り込みを配信できる場合に
限って、割り込みを受諾する。割り込みの受諾は、純粋
に、Ｉ／Ｏ−ＭＰＩＣ１０２及びローカルＭＰＩＣ１０
４の問題であるが、プロセッサに対する割り込みの分配
だけは、ローカルＭＰＩＣ１０４及びそのローカル・プ
ロセッサ１０５を必要とする。The local MPIC device 104 is responsible for accepting interrupts, distributing interrupts to processors, and sending interprocessor interrupts. Based on the interrupt delivery mode specified in the incoming call transfer table item of the interrupt, 0, 1, or 2 or more MPIC devices are
You can accept the interruption. Local MPIC
Accepts an interrupt only if it can deliver it to its associated processor. Accepting an interrupt is purely an I / O-MPIC 102 and a local MPIC 10
Problem 4 is that only distribution of interrupts to the processor requires the local MPIC 104 and its local processor 105.

【００５２】Ｉ／Ｏ−ＭＰＩＣ装置１０２の着信転送テ
ーブル１０９は、Ｉ／Ｏサブシステム１０１に生じた、
所与の割り込みに対応する着信転送テーブル項目をＭＰ
ＩＣバス１０３を介して同報通信することによって、任
意のプロセッサに送らなければならない可能性のある割
り込みの舵取りの働きをする。The incoming call transfer table 109 of the I / O-MPIC device 102 is generated in the I / O subsystem 101.
MP the call transfer table entry corresponding to the given interrupt
Broadcasting over the IC bus 103 serves to steer interrupts that may have to be sent to any processor.

【００５３】図５には、ローカルＭＰＩＣ装置１０４の
構造要素の詳細が示されている。ローカル・ベクトル・
テーブル２１０は、関連ローカル・プロセッサだけに関
連した割り込みに制限される点を除けば、Ｉ／Ｏ−ＭＰ
ＩＣ着信転送テーブル１０９と同様の機能を果たす。ロ
ーカル・ベクトル・テーブル２１０は、６つの３２ビッ
ト項目を含んでいる。項目２０１〜２０２は、タイマ０
〜２に対応し、項目２０３及び２０４は、ローカル割り
込み入力ピンに対応し、項目２０５は、データ優先順位
エラーに関する割り込みの発生を制御する。タイマ項目
２００〜２０２の高位ビットは、他の項目にはないタイ
マに固有のフィールドを含んでいる（後述のタイマに関
する論考において詳述するように）。FIG. 5 shows details of the structural elements of the local MPIC device 104. Local vector
Table 210 is an I / O-MP, except that it is limited to interrupts associated only with the associated local processor.
It has the same function as the IC incoming call transfer table 109. The local vector table 210 contains six 32-bit items. Items 201-202 are timer 0
2, items 203 and 204 correspond to local interrupt input pins, and item 205 controls the generation of interrupts for data priority errors. The high-order bits of timer items 200-202 contain timer-specific fields not found elsewhere (as detailed in the discussion of timers below).

【００５４】図２及び５には、ローカルＭＰＩＣ装置１
０４が独立したエンティティとして示されているが、該
装置は、部分的に、または、まるごと、関連プロセッサ
またはプロセッサ・チップ１０５に組み込むことが可能
である。これは、ローカルＭＰＩＣ装置１０４と関連プ
ロセッサ１０５の間における通信の効率を改善するため
に行われることもある。例えば、ローカルＭＰＩＣ装置
の装置２０３及び２０４から成るローカル割り込みテー
ブルによって、キャッシュ・メモリに対するより直接的
な経路を形成することが可能になるので、キャッシュ・
メモリ変換ルック・アップ・バッファのフラッシングが
加速される。2 and 5, a local MPIC device 1 is shown.
Although 04 is shown as a separate entity, the device can be partially or wholly integrated into the associated processor or processor chip 105. This may be done to improve the efficiency of communication between the local MPIC device 104 and the associated processor 105. For example, a local interrupt table consisting of devices 203 and 204 of the local MPIC device allows a more direct path to the cache memory to be formed, thus
Flushing of the memory translation look-up buffer is accelerated.

【００５５】図６によって、ローカル・ベクトル・テー
ブル項目２００〜２０５に関連した各種フィールドが定
義される。 ベクトル（０：７）： 割り込みベクトルを含む８ビッ
ト・フィールド。 配信モード（ＤＥＬＶ）（８：１０）： 最下位の優先
順位（００１）を除く着信転送テーブル１０９と同じ意
味を有する３ビット・フィールドが、固定（０００）と
同義語である。 遠隔ＩＲＲ（Ｒ）（１４）： このビットは、このロー
カルＭＰＩＣ装置の割り込みのＩＲＲビットを反映す
る。該ビットは、レベルでトリガされるローカル割り込
みのためだけに用いられ、エッジでトリガされる割り込
みについては定義されず、ソフトウェアによる読み取り
専用である。 トリガ・モード（ＴＭ）（１５）： ０は、エッジ感応
トリガを表し、１は、レベル感応割り込みを表してい
る。ローカル割り込みピン（２０３、２０４）は、他の
エッジまたはレベルでトリガされるようにプログラムす
ることが可能であるが、タイマ（２００：２０２）及び
パリティ（２０５）は、常にエッジに感応する。 マスク（ＭＳ）（１６）： ０は、割り込みを可能に
し、１は、割り込みをマスクする。 モード（Ｍ）（１７）： タイマのモードを選択する；
０は、単発であり、１は、周期的である。 ベース（１８：１９）： カウンタに関して３つの時間
ベースの１つを選択する。（モード及びベースのパラメ
ータについては、タイマ・アーキテクチャに関するセク
ションにおいてさらに述べることにする。）FIG. 6 defines the various fields associated with the local vector table entries 200-205. Vector (0: 7): An 8-bit field containing the interrupt vector. Delivery mode (DELV) (8:10): A 3-bit field having the same meaning as the incoming call transfer table 109 except for the lowest priority (001) is synonymous with fixed (000). Remote IRR (R) (14): This bit reflects the IRR bit of this local MPIC device interrupt. This bit is used only for level-triggered local interrupts, is not defined for edge-triggered interrupts, and is read-only by software. Trigger Mode (TM) (15): 0 represents an edge sensitive trigger and 1 represents a level sensitive interrupt. The local interrupt pins (203, 204) can be programmed to be triggered on other edges or levels, but the timers (200: 202) and parity (205) are always edge sensitive. Mask (MS) (16): 0 enables interrupts, 1 masks interrupts. Mode (M) (17): Select the timer mode;
0 is a single shot and 1 is periodic. Base (18:19): Select one of three time bases for the counter. (Mode and base parameters will be discussed further in the section on timer architecture.)

【００５６】プロセッサは、そのレイアウトがＩ／Ｏ−
ＭＰＩＣ着信転送テーブル１０９のレイアウトと似てい
る、６４ビットの割り込み指令レジスタ２２０に対する
書き込みを行って、プロセッサ間割り込みを発生する。
着信転送テーブルの項目に非常によく似たプログラマブ
ル・フォーマットが、図７に示されているが、これによ
って、全てのプロセッサが、割り込みを発生することが
可能になり、従って、それが最初に受諾した割り込みを
他のプロセッサに回送することが可能になる。この特徴
も、デバッギングに有効である。割り込み指令レジスタ
２２０は、ソフトウェアで読み取り・書き取りが行われ
る。 ベクトル（０：７）： 送られる割り込みを識別す
る。 配信モード（８：１０）： 着信転送テーブル１０９と
同じ解釈。 宛先モード（１１）： 着信転送テーブル１０９と
同じ解釈。 配信状況（１２）： 着信転送テーブル１０９と
同じ解釈。ローカル・プロセッサが状況をセットし、ロ
ーカルＭＰＩＣが更新する。ソフトウェアは、このフィ
ールドを読み取ることによって、割り込みが送信された
か否かを確かめ、送信されていれば、割り込み指令レジ
スタ２２０は、新しい割り込みを受諾する準備ができて
いる。配信状況が遊休（０）になる前に、重ね書きをす
ると、その割り込み状況が、不明確になる（受諾された
かもしれないし、あるいは、受諾されなかったかもしれ
ない）。 レベルアサート解除（１４）： レベル感応割り込み
（０−アサート解除、１−アサート）のアサート／アサ
ート解除をシミュレートするため、トリガ・モード（１
５）と連係して用いられるビット。例えば、配信モード
がリセットで、トリガ・モードがレベルで、レベルアサ
ート解除が１の場合、アドレス指定されたＭＰＩＣのプ
ロセッサに対するリセットのアサート解除が生じる。ま
た、この条件によって、全てのＭＰＩＣがその調停ＩＤ
（優先順位が最低の調停におけるタイ・ブレークに用い
られる）をＭＰＩＣ−ＩＤにリセットする。 トリガ・モード（１５）： 着信転送テーブル１０９と
同じ。 遠隔読み取り状況（１６：１７）： 遠隔読み取りレジ
スタ２２４に含まれるデータ・状況を示す： ００ − 無効 − 遠隔読み取りレジスタ２２４の内
容が無効であり遠隔ＭＰＩＣ装置は配信ができない。 ０１ − 進行中 − 遠隔読み取りが進行中であり、
データを待っている。 １０ − 有効 − 遠隔読み取りが完了、有効デー
タ。 宛先簡略伝達（１８：１９）： ３２ビットの宛先フィ
ールドを設ける必要がないようにして、宛先の指定に用
いられる３ビット・フィールド。これによって、下記の
共通事例に関するビット・フィールド３２：６３に対応
する第２の３２ビット書き込み操作が不要になるので、
ソフトウェアのオーバヘッドが減少する： ａ）ソフトウェア自体の割り込み、 ｂ）単一固定宛先に対する割り込み、 ｃ）送信プロセッサを含む、宛先フィールド（３２：６
３）において命名可能な全てのプロセッサに対する割り
込み、 ２ビット・コードは、下記のように解釈される： ００ − 非簡略伝達；宛先フィールド（３２：６３）
を利用。 ０１ − 自己；現在のローカルＭＰＩＣが唯一の宛先
（ソフトウェア割り込みに用いられる）。 １０ − 自己を含む全て。 １１ − 自己を除く全て；リセット及びデバッグ時に
用いられる。 宛先（３２：６３）： オペレーティング・システムに
よって定義される；着信転送１０９と同じ。宛先簡略伝
達が宛先フィールド（０００）にセットされる場合に限
って利用される。The layout of the processor is I / O-
Writing to the 64-bit interrupt command register 220, which is similar to the layout of the MPIC incoming call transfer table 109, generates an inter-processor interrupt.
A programmable format that is very similar to the entries in the call forwarding table is shown in Figure 7, but this allows all processors to generate an interrupt, so that it accepts first. The generated interrupt can be forwarded to another processor. This feature is also effective for debugging. The interrupt command register 220 is read / written by software. Vector (0: 7): identifies the interrupt to be sent. Delivery mode (8:10): Same interpretation as the call forwarding table 109. Destination mode (11): Same interpretation as the call transfer table 109. Delivery status (12): Same interpretation as the incoming call transfer table 109. The local processor sets the status and the local MPIC updates. Software reads this field to see if an interrupt was sent, and if so, the interrupt command register 220 is ready to accept a new interrupt. Overwriting before the delivery status becomes idle (0) makes the interrupt status unclear (may or may not have been accepted). Level deassertion (14): To simulate assertion / deassertion of level sensitive interrupts (0-deassert, 1-assert), trigger mode (1
5) Bits used in conjunction with. For example, if the delivery mode is reset, the trigger mode is level, and the level deassert is 1, a deassertion of reset to the processor of the addressed MPIC occurs. Also, under this condition, all MPICs have their arbitration ID.
Reset (used for tie breaks in lowest priority arbitration) to MPIC-ID. Trigger mode (15): Same as the call transfer table 109. Remote Read Status (16:17): Indicates the data / status contained in the remote read register 224: 00-Invalid-The remote MPIC device cannot deliver because the contents of the remote read register 224 are invalid. 01-in progress-remote reading is in progress,
Waiting for data 10-Valid-Remote reading completed, valid data. Destination Short Transfer (18:19): A 3-bit field used to specify the destination without having to provide a 32-bit destination field. This eliminates the need for a second 32-bit write operation corresponding to bit fields 32:63 for the common case below.
The software overhead is reduced: a) the software's own interrupts, b) the interrupt for a single fixed destination, c) the destination field containing the sending processor (32: 6).
Interrupts for all processors that can be named in 3), 2-bit codes are interpreted as follows: 00- non-simplified transmission ; destination field (32:63).
use. 01- Self ; current local MPIC is the only destination (used for software interrupts). 10 -Everything, including self . 11 -all except self ; used during reset and debug. Destination (32:63): Defined by operating system; same as call transfer 109. It is used only when the destination simple transfer is set in the destination field (000).

【００５７】Ｉ／Ｏ−ＭＰＩＣ装置１０２及び全ローカ
ルＭＰＩＣ装置１０４は、ＭＰＩＣバス１０３を介し
て、メッセージを受信する。ＭＰＩＣ装置は、まず、メ
ッセージの宛先に属しているか否かをチェックして、確
かめる。例えば、前述の３２ビット宛先フォーマットの
場合、ＭＰＩＣ−ＩＤレジスタ２２２における３２未満
のＩＤ値を備えた各ＭＰＩＣ装置は、そのＭＰＩＣ−Ｉ
Ｄを利用して、３２ビット宛先アレイに索引を付ける。
そのビットがセットされているのが分かれば、ＭＰＩＣ
装置は、このメッセージによってアドレス指定される。
８×２４フォーマットの場合、各ＭＰＩＣ装置は、その
２４ビット・グループ・リスト・レジスタ（３２：５
５）とメッセージのグループ・リストのビット単位によ
るＡＮＤ演算及び結果生じる全ビットのＯＲ演算を行う
ことによって、そのＭＰＩＣ−ＣＤが３２ビット宛先フ
ィールドのＭＰＩＣ−ＣＤに等しいか、あるいは、図７
に示すように、グループ・リストのメンバであるかをチ
ェックする。メッセージのＭＰＩＣ−ＩＤの値が２２５
の場合、ＭＰＩＣ装置は、同様に、そのメッセージによ
ってアドレス指定されることになる。The I / O-MPIC device 102 and the all-local MPIC device 104 receive the message via the MPIC bus 103. The MPIC device first checks to see if it belongs to the destination of the message. For example, in the case of the 32-bit destination format described above, each MPIC device having an ID value less than 32 in the MPIC-ID register 222 is assigned to that MPIC-I.
Use D to index into the 32-bit destination array.
If you know that bit is set, MPIC
The device is addressed by this message.
In the 8 × 24 format, each MPIC device has its 24-bit group list register (32: 5).
5) and a bitwise AND operation of the group list of messages and the resulting OR of all bits, or its MPIC-CD is equal to the MPIC-CD of the 32-bit destination field, or FIG.
Check to see if you are a member of the group list, as shown in. The value of MPIC-ID of the message is 225
, The MPIC device will be addressed by that message as well.

【００５８】図５のＭＰＩＣバス送受信及び調停装置２
１６は、出力２６７によって、ＭＰＩＣ−ＩＤレジスタ
２２２の内容に関連して論理演算を実施する、受諾論理
装置２４８に対して宛先及びモード情報を送り出す。メ
ッセージが受諾されると、装置２２６の出力２６６で得
られるベクトル情報は、復号化され、モード情報と共
に、ベクトル復号化装置２２８によって３×２５６ビッ
トのベクトル・アレイ２３０に送られる。ベクトル復号
化装置２２８によって復号化されると、８ビットの割り
込みベクトルは、可能性のある２５６のうちのどのビッ
ト位置が、セットされて、優先順位を示しているかを判
定する。ある割り込みが、サービスを受けている場合、
優先順位が等しいか、それより低い割り込みは、全て、
優先順位付け装置２４０によって、自動的にマスクされ
る。MPIC bus transmission / reception and arbitration device 2 of FIG.
16 outputs, via output 267, the destination and mode information to acceptance logic 248, which performs logical operations in relation to the contents of MPIC-ID register 222. If the message is accepted, the vector information available at the output 266 of the device 226 is decoded and sent with the mode information by the vector decoding device 228 to the 3x256 bit vector array 230. When decoded by the vector decoder 228, the 8-bit interrupt vector determines which bit position of the possible 256 is set to indicate priority. If an interrupt is being serviced,
All interrupts with equal or lower priority are
It is automatically masked by the prioritizer 240.

【００５９】３×２５６ビットのベクトル・アレイ２３
０は、割り込みに関連した情報を記憶するために用いら
れる２５６ビットのベクトルから構成される。各レジス
タは、ソフトウェアでは読み取り専用であり、ハードウ
ェアで読み書きされる。レジスタの定義は、下記の通り
である： ＩＳＲ： サービス中レジスタ２３１；割り込み終了
（ＥＯＩ）がプロセッサによって送り出されていない、
現在サービス中の割り込みを示す。 ＩＲＲ： 割り込み要求レジスタ２３２；ローカルＭＰ
ＩＣ装置によって受諾されたが、プロセッサに分配され
ていない割り込みを納めている。 ＴＭＲ： トリガ・モード・レジスタ２３４；着信転送
テーブル項目における送信ＭＰＩＣ−Ｉ／Ｏ装置トリガ
・モード・ビットによって送信される、割り込みが、レ
ベル感応タイプか、あるいは、エッジ感応タイプかを示
す。3 × 256 bit vector array 23
0 consists of a 256-bit vector used to store information related to interrupts. Each register is read-only in software and read and written in hardware. The register definitions are as follows: ISR: In Service Register 231; End of Interrupt (EOI) not sent out by processor,
Indicates an interrupt currently in service. IRR: interrupt request register 232; local MP
It contains an interrupt that has been accepted by the IC device but has not been distributed to the processor. TMR: Trigger Mode Register 234; indicates whether the interrupt sent by the Send MPIC-I / O Device Trigger Mode bit in the Call Transfer Table entry is level sensitive or edge sensitive.

【００６０】割り込みが、サービス中であり、ＴＭＲビ
ットが、エッジタイプを示す０の場合、対応するＩＲＲ
ビットは、クリアされ、対応するＩＳＲビットがセット
される。ＴＭＲビットが、レベルタイプを示す１の場
合、割り込みがサービス中であれば（ＩＳＲビットがセ
ットされている）、ＩＲＲビットは、クリアされない。
代わりに、ＩＲＲビットは、割り込み入力ピンの状態を
反映する。前述のように、レベルでトリガされる割り込
みがアサート解除されるの場合、ソースＩ／Ｏ−ＭＰＩ
Ｃは、食い違いを検出して、宛先ローカルＭＰＩＣ装置
にメッセージを送り、そのＩＲＲビットをクリアする。If the interrupt is in service and the TMR bit is 0 indicating the edge type, the corresponding IRR
The bit is cleared and the corresponding ISR bit is set. If the TMR bit is 1, indicating the level type, then the IRR bit is not cleared if the interrupt is in service (the ISR bit is set).
Instead, the IRR bit reflects the state of the interrupt input pin. As previously mentioned, if the level-triggered interrupt is deasserted, the source I / O-MPI
C detects the discrepancy and sends a message to the destination local MPIC device, clearing its IRR bit.

【００６１】図８には、遠隔ＩＲＲビット及び宛先ロー
カルＭＰＩＣ装置のＩＲＲビットが、割り込み入力（Ｉ
ＮＴＩＮ）の状態にいかに追従するかが例示されてい
る。さらに、ＩＮＴＩＮがある装置によってまだアサー
トされている限りにおいて、割り込みの再アサートがい
かにしてＥＯＩの直後に続くかも示されている。この例
の場合、２つの装置Ａ及びＢが、Ｉ／Ｏ−ＭＰＩＣに対
するレベルトリガ割り込み入力を共有している。装置Ａ
が、ライン（ａ）で示すようにレベル割り込みを立ち上
げ、ライン（ｂ）で示すように、装置Ｂによる割り込み
が後続する。結果生じるＩＮＴＩＮ信号は、ライン
（ｃ）で示されるように、ライン（ａ）及びライン
（ｂ）のＯＲ演算による組み合わせである。図３のＭＰ
ＩＣバス送受信装置１１０によって、ＩＮＴＩＮと、遠
隔ＩＲＲビット、すなわち、ライン（ｅ）に示す着信転
送テーブル１０４のビット１４との排他的ＯＲ演算が行
われ、ライン（ｄ）に示す「レベルアサート」及び「レ
ベルアサート解除」が生じる。ローカルＭＰＩＣのＩＲ
Ｒビットは、ライン（ｆ）に示すライン（ｅ）の状態に
追従する。ライン（ｇ）には、ＩＮＴＩＮ信号が、装置
の１つによってまだアサートされている限りにおいて、
割り込みの再アサートがいかにしてＥＯＩの直後に続く
かが示されている。In FIG. 8, the remote IRR bit and the IRR bit of the destination local MPIC device are shown as interrupt inputs (I
How to follow the state of NTIN) is illustrated. It also shows how interrupt reassertion immediately follows the EOI, as long as INTIN is still asserted by some device. In this example, the two devices A and B share a level triggered interrupt input to the I / O-MPIC. Device A
, Raises a level interrupt as shown in line (a), followed by an interrupt by device B as shown in line (b). The resulting INTIN signal is the ORed combination of line (a) and line (b), as shown by line (c). MP in Figure 3
The IC bus transceiver 110 performs an exclusive OR operation of the INTIN and the remote IRR bit, that is, bit 14 of the incoming transfer table 104 shown in line (e), and performs the "level assert" shown in line (d) and "Level deassertion" occurs. IR of local MPIC
The R bit follows the state of line (e) shown in line (f). On line (g), as long as the INTIN signal is still asserted by one of the devices,
It is shown how the reassertion of an interrupt immediately follows the EOI.

【００６２】図９は、ローカルＭＰＩＣ装置の割り込み
受諾プロセスを表したフローチャートである。メッセー
ジを受信すると、ローカルＭＰＩＣ装置は、現在のフォ
ーカスになる、すなわち、関連ＩＲＲまたはＩＳＲビッ
トが、保留中であり、優先順位とは関係なく割り込みを
受諾し、他のローカルＭＰＩＣに知らせて、優先順位の
調停を打ち切る。これによって、異なるプロセッサに対
する同じ割り込み発生の多重配信が回避され、ユニプロ
セッサ・システムにおける先行技術による割り込み配信
の意味と一致する。ローカルＭＰＩＣ装置は、現在フォ
ーカスでなければ、他のローカルＭＰＩＣによる受諾に
ついて傾聴する。２つ以上のＭＰＩＣが利用可能な場
合、ＭＰＩＣバス・プロトコルと題するセクションで解
説のように、調停を呼び出して、勝者となる（優先順位
が最下位の）装置が判定される。FIG. 9 is a flowchart showing the interrupt acceptance process of the local MPIC device. Upon receiving the message, the local MPIC device becomes the current focus, ie the associated IRR or ISR bit is pending, accepts the interrupt regardless of priority and informs other local MPICs to take precedence. Terminate the mediation of the ranking. This avoids multiple delivery of the same interrupt occurrence to different processors, consistent with prior art interrupt delivery semantics in uniprocessor systems. The local MPIC device listens for acceptance by another local MPIC if it is not currently in focus. If more than one MPIC is available, arbitration is invoked to determine the winner (lowest priority) device, as described in the section entitled MPIC Bus Protocol.

【００６３】メッセージが、ＮＭＩ、デバッグ、また
は、リセットとして送られる場合、宛先にリスト・アッ
プされた全装置は、図６におけるプロセッサのＮＭＩ出
力２６３、デバッグ・ピン２６４、または、リセット・
ピン２６５のアサート／アサート解除を無条件で行う。
ＩＳＲ２３１及びＩＲＲ２３２は、バイパスされ、ベク
トル情報は、不明確になる。If the message is sent as NMI, debug, or reset, all devices listed in the destination will have the processor's NMI output 263, debug pin 264, or reset
Assert / deassert pin 265 unconditionally.
The ISR 231 and IRR 232 are bypassed and the vector information is obscured.

【００６４】図５のタスク優先順位レジスタ（ＴＰＲ）
２４２には、タスクのスイッチ時、及び、割り込みハン
ドラに入ったり、あるいは、出たりする際のような、明
示的なソフトウェアのアクションのために、動的に変化
を生じる、そのプロセッサのタスクの現在における優先
順位が記憶されている。ＴＰＲ２４２は、８ビット・フ
ィールド（０：７）によって、２５６までの優先レベル
を支援する３２ビットのレジスタである。４つの最上位
ビット（４：７）は、１６の割り込み優先順位に対応
し、一方、４つの最下位ビット（０：３）は、さらに分
解可能にする。例えば、５つの最上位ビットがゼロで、
３つの最下位ビットが非ゼロのＴＰＲ値を利用すること
によって、割り込みを割り当てるための０（遊休）と１
の間におけるタスク・スケジューリング・クラスを記述
することが可能になる。これは、いくつかのプロセッサ
が、優先順位が同じ最低レベルで動作している場合に、
とりわけ有効である。The task priority register (TPR) of FIG.
242 shows the current state of tasks for that processor that dynamically change due to explicit software actions, such as when switching tasks and entering and leaving interrupt handlers. The priority order is stored. The TPR 242 is a 32-bit register that supports priority levels up to 256 with an 8-bit field (0: 7). The four most significant bits (4: 7) correspond to 16 interrupt priorities, while the four least significant bits (0: 3) allow further resolution. For example, if the 5 most significant bits are zero,
0 (idle) and 1 for assigning interrupts by utilizing a TPR value where the three least significant bits are non-zero
It becomes possible to describe a task scheduling class in between. This means that if some processors are operating at the lowest priority level,
Especially effective.

【００６５】プロセッサの優先順位は、ＴＰＲ２４２、
ＩＳＲ２３１、及び、ＩＲＲ２３２から導き出される。
それは、全て、符号化８ビット表現の４つの最上位ビッ
トを利用して評価される、そのタスクの最高の優先順位
であり、最高位のＩＳＲビットの優先順位であり、最高
位のＩＲＲビットの優先順位である。割り込みを受諾す
るローカルＭＰＩＣの利用可能性を判定し、優先順位が
最低のローカルＭＰＩＣ装置を判定する際に用いられる
この値は、必要に応じて、オン・ザ・フライ式に計算さ
れる。The processor priority is TPR242,
It is derived from ISR231 and IRR232.
It is the highest priority of the task, the highest ISR bit, and the highest IRR bit, all evaluated using the four most significant bits of the coded 8-bit representation. It is a priority. This value, which is used in determining the availability of the local MPIC to accept the interrupt and in determining the lowest priority local MPIC device, is calculated on-the-fly as needed.

【００６６】ローカルＭＰＩＣは、割り込みを受諾する
と、ローカル・プロセッサに対する割り込みの配信を保
証する。マスキング可能な割り込みの分配は、プロセッ
サのＩＮＴピンに接続されたＩＮＴピン２６２をアサー
トするローカルＭＰＩＣ装置で開始される、ＩＮＴ／Ｉ
ＮＴＡプロトコルによって制御される。プロセッサは、
割り込みが許可されると、これに応答して、ラインＩＮ
ＴＡサイクルをライン２６１で送り出し、ローカルＭＰ
ＩＣがその内部優先順位状態を凍結させ、優先順位が最
高の割り込みの８ビット・ベクトルをプロセッサのデー
タ・バス１０６に解放する。該プロセッサは、ベクトル
を読み取って、それを利用し、割り込みハンドラの入り
口点を見つける。ローカルＭＰＩＣは、また、割り込み
のＩＳＲビットもセットする。対応するＩＲＲビット
は、ＴＭＲ２３４が、前述のように、エッジでトリガさ
れる割り込みを示す場合に限って、クリアされる。When the local MPIC accepts the interrupt, it guarantees delivery of the interrupt to the local processor. The distribution of maskable interrupts is initiated by the local MPIC device which asserts INT pin 262 which is connected to the INT pin of the processor.
Controlled by the NTA protocol. The processor is
When the interrupt is enabled, in response to this, the line IN
Send TA cycle on line 261 and use local MP
The IC freezes its internal priority state and releases the 8-bit vector of the highest priority interrupt to the processor's data bus 106. The processor reads the vector and uses it to find the entry point for the interrupt handler. The local MPIC also sets the ISR bit of the interrupt. The corresponding IRR bit is cleared only if TMR 234 indicates an edge triggered interrupt, as described above.

【００６７】レベルでトリガされる割り込みが、ＩＮＴ
Ａサイクルの直前において、アサート解除される場合、
全ＩＲＲビットがクリア可能になり、優先順位付け装置
２４０は、ベクトルを見つけて、データ・バス１０６で
プロセッサに配信することができない。代わりに、優先
順位付け２４０は、スプリアス割り込みベクトル（ＳＩ
Ｖ）を戻すことになる。（ＳＩＶ）の分配は、ＩＳＲ２
３１には影響しないので、割り込みハンドラは、ＥＯＩ
を送り出さずに、戻ることになる。ＳＩＶは、優先順位
付け装置２４０内のＳＩＶレジスタを介してプログラム
可能である。A level triggered interrupt is INT
Immediately before A cycle, when deasserted,
All IRR bits are cleared and the prioritizer 240 cannot find the vector and deliver it to the processor on the data bus 106. Instead, prioritization 240 uses spurious interrupt vector (SI
V) will be returned. (SIV) distribution is ISR2
31 does not affect, so the interrupt handler
Will return without sending. The SIV is programmable via the SIV register in the prioritizer 240.

【００６８】ローカルＭＰＩＣ装置は、割り込みを分配
すべきプロセッサのないシステム内に存在することが可
能である。システム内においてこれが示す唯一の危険
は、全プロセッサの優先順位が最低の場合に、最低優先
順位配信モードを利用して、全プロセッサに割り込みの
同報通信が行われると、該プロセッサのないローカルＭ
ＰＩＣ装置が、たまたま、その時、最低のＡｒｂ ＩＤ
を備えている場合、その割り込みを受諾する恐れがある
ということである。こうした偶発事を防ぐため、全ロー
カル装置が、割り込み禁止状態に初期設定されるので、
ＭＰＩＣバスからのＭＰＩＣメッセージの受諾を開始で
きるようになる前には、明示的に割り込み可能にしなけ
ればならない。割り込み禁止になったローカルＭＰＩＣ
装置は、配信モードが「リセット」にセットされたメッ
セージに応答するだけである。リセット／アサート解除
メッセージは、ローカルＭＰＩＣがリセットによって生
じる場合、ローカルＭＰＩＣの論理宛先情報が不明確
（全てゼロ）になるので、目標のＭＰＩＣ−ＩＤを利用
して、物理宛先モードで送るのが望ましい。The local MPIC device can reside in a system without a processor to distribute the interrupt. The only danger this presents in the system is that if all processors have the lowest priority and the lowest priority delivery mode is used to broadcast interrupts to all processors, the local M
The PIC device happens to have the lowest Arb ID
If it has, it means that you may accept the interrupt. To prevent such accidents, all local devices are initially set to interrupt disabled state.
Before it can start accepting MPIC messages from the MPIC bus, it must be explicitly enabled for interrupts. Local MPIC with interrupt disabled
The device only responds to messages with the delivery mode set to "reset". It is desirable to send the reset / deassert message in physical destination mode using the target MPIC-ID because the logical destination information of the local MPIC becomes unclear (all zeros) if the local MPIC is reset. .

【００６９】割り込みハンドラから戻る前に、ソフトウ
ェアは、そのローカルＭＰＩＣに割り込み終了（ＥＯ
Ｉ）指令を送り、ＥＯＩレジスタ２４６に書き込んで、
割り込みがもはやサービス中ではないことを表示し、次
に優先順位の高いアクティビティに戻すことによって、
ＩＳＲ２３１の優先順位が最高のビットをクリアしなけ
ればならない。Before returning from the interrupt handler, the software interrupts its local MPIC (EO
I) Send a command and write it to the EOI register 246,
By displaying that the interrupt is no longer in service and returning to the next highest priority activity,
The highest priority bit of ISR 231 must be cleared.

【００７０】ＭＰＩＣシステムは、下記のやり方で初期
設定される： ａ）各ＭＰＩＣ装置は、共通のリセット・ラインに接続
され、システム・リセット信号によって起動するリセッ
ト入力ピンを備えている。 ｂ）データ・バス１０６の８つの最下位ビットが、ＭＰ
ＩＣ−ＩＤレジスタ２２２にラッチされる。 ｃ）各ローカルＭＰＩＣがそのプロセッサ・リセット
（ＲＳＴ）・ピン２６５をアサートし、全ての内部ＭＰ
ＩＣレジスタを初期状態にリセットする、すなわち、割
り込み受諾をマスクするように、着信転送テーブル１０
９及びローカル・ベクトル・テーブル２１０をセットす
るか、さもなければ、レジスタ状態をゼロにセットす
る。 ｄ）各ローカルＭＰＩＣは、プロセッサのリセット・ピ
ンのアサート解除を行って、プロセッサが自己テストを
実施し、初期設定コードを実行できるようにする。 ｅ）最初にＭＰＩＣバス１０３につながったプロセッサ
が、下記のにようにして、プロセッサ間割り込みを送り
つけることによって、他のプロセッサを強制的にリセッ
トする： 配信モード ＝リセット トリガ・モード ＝レベル レベルアサート解除 ＝０ 宛先簡略伝達 ＝自己を除く全て、 他のプロセッサは、活動状態にあるプロセッサのオペレ
ーティング・システムによって、活動状態にされるま
で、リセット状態に保たれる。ｆ）実行中のプロセッサ
だけが、システムの初期設定及び構成の大部分を実施
し、結局は、オペレーティング・システムをブートし
て、アサート解除／リセット信号を送り出し、他のプロ
セッサを活動状態にする。The MPIC system is initialized in the following manner: a) Each MPIC device has a reset input pin connected to a common reset line and activated by a system reset signal. b) The 8 least significant bits of data bus 106 are MP
It is latched in the IC-ID register 222. c) Each local MPIC asserts its processor reset (RST) pin 265 and all internal MPICs
The call forwarding table 10 is reset so that the IC register is reset to the initial state, that is, the interrupt acceptance is masked.
9 and the local vector table 210, or else set the register state to zero. d) Each local MPIC deasserts the processor's reset pin to allow the processor to perform self-tests and execute initialization code. e) The first processor connected to the MPIC bus 103 forcibly resets another processor by sending an inter-processor interrupt as follows: delivery mode = reset trigger mode = level level assertion Clear = 0 Destination Simple Transfer = All except self, other processors are held in reset state by the operating system of the active processor until activated. f) Only the running processor performs most of the initialization and configuration of the system, eventually booting the operating system and sending deassert / reset signals to activate other processors.

【００７１】Ｄ．ＭＰＩＣバス・プロトコル ＭＰＩＣバス１０３は、Ｉ／Ｏ−ＭＰＩＣ装置とローカ
ルＭＰＩＣ装置を接続する５線同期バスである。これら
のうち４線は、データ伝送及び調停用であり、１線は、
クロック・ラインである。D. MPIC Bus Protocol The MPIC bus 103 is a 5-line synchronous bus that connects the I / O-MPIC device and the local MPIC device. Of these, 4 lines are for data transmission and arbitration, and 1 line is
This is the clock line.

【００７２】電気的には、バスは、ワイヤＯＲ接続が施
されており、バス利用の調停と、最下位優先順位の調停
の両方が可能である。ワイヤＯＲ接続のため、バスでの
実行速度は十分に低いので、設計に固有の終了同調は不
要である。また、バス速度は、バスをラッチして、次の
駆動サイクルを禁止しなければならないか否かを判定す
るため、単一バス・サイクルにおいて、ラッチ情報に対
する単純な論理演算を実施するのに十分な時間を与えな
ければならない。１０ＭＨｚのバス速度の場合、調停を
必要としない割り込みは、約２．３μｓで配信され、優
先順位の調停を行う場合は、約３．４μｓで配信され
る。Electrically, the bus is wire-OR connected, and both arbitration for bus utilization and arbitration for the lowest priority are possible. Because of the wire-OR connection, the speed of execution on the bus is low enough that no design-specific termination tuning is required. Also, the bus speed is sufficient to perform a simple logical operation on the latched information in a single bus cycle to determine if the bus should be latched to inhibit the next drive cycle. I have to give you some time. For bus speeds of 10 MHz, interrupts that do not require arbitration are delivered in about 2.3 μs, and with arbitration for priority, they are delivered in about 3.4 μs.

【００７３】ＭＰＩＣ装置１０２及び１０４は、図１１
に示すように、非孤立構成をなすように直接接続される
独立したＭＰＩＣバス入力ピンと出力ピンを備えてい
る。３状態入力バッファ３０１及び出力バッファ３０２
を利用して、図１２に示すように、多数のプロセッサを
支援する必要があるＭＰＩＣバスに対する階層的接続を
施すことが可能である。The MPIC devices 102 and 104 are shown in FIG.
As shown in FIG. 3, it has independent MPIC bus input pins and output pins that are directly connected to each other in a non-isolated configuration. 3-state input buffer 301 and output buffer 302
Can be used to provide a hierarchical connection to the MPIC bus that needs to support multiple processors, as shown in FIG.

【００７４】ＭＰＩＣバス１０３の利用、及び、最低優
先順位のＭＰＩＣ装置の判定に関する調停は、同期して
動作する、全ＭＰＩＣメッセージ装置によって決まる。
分配されるバス調停を利用して、複数エージェントが、
同時に伝送を開始する場合の処理が行われる。バス調停
では、ＭＰＩＣバスにおける少数の調停サイクルを利用
する。これらのサイクル時に、調停の「敗者」は、唯一
の「勝者」だけが伝送を続ける状態になるまで、漸次、
脱落していく。メッセージの送信（バス調停を含む）が
開始すると、可能性のある競合者は、メッセージが完全
に送られるのに十分なサイクルが経過するまで、伝送を
抑制しなければならない。用いられるバス・サイクル数
は、送られるメッセージのタイプによって決まる。The arbitration regarding the use of the MPIC bus 103 and the determination of the lowest priority MPIC device depends on all the MPIC message devices operating in synchronization.
Utilizing distributed bus arbitration, multiple agents
At the same time, processing for starting transmission is performed. Bus arbitration utilizes a small number of arbitration cycles on the MPIC bus. During these cycles, the arbitration "loser" gradually progresses until only the "winner" is in a state of transmission,
Drop off. When a message begins to be sent (including bus arbitration), potential competitors must suppress the transmission until enough cycles have passed for the message to be completely sent. The number of bus cycles used depends on the type of message sent.

【００７５】バス調停サイクルは、エージェントがＭＰ
ＩＣバスにおいて、最初に上位ビットについて、そのＭ
ＰＩＣ−ＩＤを駆動することによって開始する。すなわ
ち、８ビットＭＰＩＣ−ＩＤ（１０：１７）が、２ビッ
トの順次グループ（１７：１６）（１５：１４）（１
３：１２）（１１：１０）に細分される。これらの組Ｉ
（ｉｍ）：Ｉ（ｉ）は、次に、順次復号化されて、図１
３に示すように、４ビット・パターン（Ｂ０：Ｂ３）が
得られることになる。ビット（Ｂ０：Ｂ３）は、ライン
毎に１ビットずつ、４つのＭＰＩＣバス・ラインに加え
られる。ＭＰＩＣバスに対するワイヤードＯＲ接続のた
め、ＩＤの各組だけが、単一の線に対してアサートし、
バスを駆動しているバス・ライン・エージェントが、そ
のバスにおいてやはり最高位の１であるか否かをチェッ
クするだけで、エージェントが、脱落する（「負け
る」）か、あるいは、ＭＰＩＣ−ＩＤの後続する２ビッ
トに関する次のサイクルの調停を続けるかを、確信をも
って決定できるようにする。こうして、各ＭＰＩＣバス
・サイクル毎に、２ビットの調停が行われる。In the bus arbitration cycle, the agent
In the IC bus, first, for the upper bits, the M
Start by driving the PIC-ID. That is, the 8-bit MPIC-ID (10:17) has a 2-bit sequential group (17:16) (15:14) (1).
3:12) (11:10). These sets I
(Im): I (i) is then sequentially decoded, as shown in FIG.
As shown in 3, a 4-bit pattern (B0: B3) will be obtained. Bits (B0: B3) are added to the four MPIC bus lines, one bit per line. Due to the wired-OR connection to the MPIC bus, only each set of IDs asserts for a single line,
If the bus line agent driving the bus only checks if it is the highest 1 on the bus, the agent either drops out (“loses”) or the MPIC-ID Allows a confident decision whether to continue arbitrating for the next cycle on the following two bits. Thus, 2-bit arbitration is performed every MPIC bus cycle.

【００７６】また、最低のプロセッサ優先順位を備えた
ローカルＭＰＩＣ装置を見つけるために、調停が利用さ
れる。最低優先順位の調停では、最低優先順位において
実行する複数のＭＰＩＤが存在する場合、８ビットの調
停ＩＤ（Ａｒｂ ＩＤ）が付属した、ＭＰＩＣのプロセ
ッサ優先順位レジスタの値を利用してタイブレークされ
る。Arbitration is also used to find the local MPIC device with the lowest processor priority. In the lowest priority arbitration, when there are a plurality of MPIDs to be executed in the lowest priority, a tie-break is performed using the value of the processor priority register of MPIC, which is attached with an 8-bit arbitration ID (Arb ID). .

【００７７】Ａｒｂ ＩＤとして一定の８ビットＭＰＩ
Ｃ ＩＤを用いると、低ＩＤ値を備えたＭＰＩＣに有利
に働くので、歪み対称を生じやすい。ＭＰＩＣのＡｒｂ
ＩＤは、従って、ＭＰＩＣ ＩＤ自体ではなく、それ
から導き出されるものである。リセット時には、ＭＰＩ
ＣのＡｒｂ ＩＤは、そのＭＰＩＣ ＩＤに等しくな
る。ＭＰＩＣバスによって、メッセージの同報通信が行
われる毎に、全ＭＰＩＣがＡｒｂ ＩＤを１ビットずつ
インクリメントさせるので、次の調停に対して異なるＡ
ｒｂ ＩＤ値が与えられることになる。Ａｒｂ ＩＤ
は、次の期間に、どのＭＰＩＣを最下位のＡｒｂ ＩＤ
にするかについての、よりランダムな選択を保証するた
め、エンディアン反転（ＬＳＢがＭＳＢになる等）が施
される。反転されたＡｒｂ ＩＤが復号化されて、上述
のように、ＭＰＩＣバスに調停信号が生じる。Fixed 8-bit MPI as Arb ID
The use of C ID favors MPICs with low ID values, and is therefore susceptible to distortion symmetry. Arb of MPIC
The ID is therefore not derived from the MPIC ID itself, but derived from it. At reset, MPI
The Arb ID of C will be equal to its MPIC ID. Every time a message is broadcast by the MPIC bus, all MPICs increment the Arb ID by 1 bit, so that different A for the next arbitration.
The rb ID value will be given. Arb ID
Which MPIC is the lowest Arb ID in the next period?
An endian reversal (LSB becomes MSB, etc.) is performed to ensure a more random selection of what to do. The inverted Arb ID is decoded to produce an arbitration signal on the MPIC bus, as described above.

【００７８】バス調停後、勝者は、ニブル−直列式に、
クロック毎に４ビットずつ、バスで実際のメッセージを
駆動する。ＭＰＩＣメッセージは、２つの長さ、すなわ
ち、２１サイクルの短い長さ、及び、３０サイクルの長
い長さになる。長いメッセージ・タイプは、最初の１９
サイクルに優先順位調停のためのサイクルを追加する。
中間メッセージ・タイプは、勝者が調停前から分かって
いる場合のように、完全な調停が必要とされない場合に
しか生じない。After the bus arbitration, the winner is a nibble-serial type,
Drive the actual message on the bus, 4 bits per clock. The MPIC message is two lengths, a short length of 21 cycles and a long length of 30 cycles. The long message type is the first 19
Add a cycle for priority arbitration to the cycle.
Intermediate message types only occur when full arbitration is not required, such as when the winner is known before arbitration.

【００７９】短いメッセージ・フォーマットは、図１４
に示すように、最初の列が、メッセージのサイクル索引
（１：１９）を表し、次の４列が、ＭＰＩＣバスの４つ
のデータ・ラインを表している。The short message format is shown in FIG.
, The first column represents the cycle index (1:19) of the message, and the next four columns represent the four data lines of the MPIC bus.

【００８０】最初の４行（１：４）が、ＭＰＩＣバスの
調停サイクルを表しており、どの行も、前述のように、
ＭＰＩＣ−ＩＤの復号化組を表す４つの項目を備えてい
る、すなわち、ｉ７６．．．ｉ７６は、組（７：６）を
表し、ｉ５４．．．ｉ５４は、組（５：４）を表し、等
等。The first four lines (1: 4) represent the arbitration cycle of the MPIC bus, and all lines are as described above.
It has four items that represent the decrypted set of MPIC-ID, i.e. i76. ． ． i76 represents a set (7: 6), i54. ． ． i54 represents the set (5: 4), and so on.

【００８１】サイクル５は、メッセージの拡張配信モー
ドであり、図１５に基づいて解釈される。ビット指定Ｄ
Ｍは、物理モードの場合０で、論理モードの場合１の宛
先モード・ビットである。ビットＭ０、Ｍ１、Ｍ２は、
図４の着信転送テーブルにおいてあらかじめ割り当てら
れている。Cycle 5 is the extended message delivery mode, which is interpreted based on FIG. Bit designation D
M is the destination mode bit which is 0 for physical mode and 1 for logical mode. Bits M0, M1 and M2 are
It is assigned in advance in the call transfer table of FIG.

【００８２】サイクル６には、図１６に定義の制御ビッ
トが含まれる。拡張配信モードと、制御ビット、サイク
ル５及び６は、共に、必要なメッセージ長、及び、図１
７に示すメッセージの残りのフィールドの解釈を決め
る。サイクル７及び８は、８ビットの割り込みベクトル
を構成する。サイクル９〜１６は、３２ビットの宛先フ
ィールドである。サイクル１７は、サイクル５〜１６に
おけるデータに関する検査合計である。この検査合計に
よって、該サイクルにおけるデータが伝送エラーから保
護されている。送信ＭＰＩＣ装置は、この検査合計を可
能にする。Cycle 6 includes the control bits defined in FIG. The extended delivery mode, control bits, cycles 5 and 6 are both required message length and
Determine the interpretation of the remaining fields of the message shown in 7. Cycles 7 and 8 form an 8-bit interrupt vector. Cycles 9-16 are 32-bit destination fields. Cycle 17 is a checksum on the data in cycles 5-16. This checksum protects the data in the cycle from transmission errors. The transmitting MPIC device enables this checksum.

【００８３】サイクル１８は、送信ＭＰＩＣによって、
１１１１として駆動されるポスト・アンブル・サイクル
であり、全てのＭＰＩＣが、受信メッセージに含まれる
情報に基づいて各種内部計算を行うことが可能になる。
計算の１つは、サイクル５〜１６における受信データに
ついて計算した検査合計を取り出して、サイクル１７の
値と比較する。任意のＭＰＩＣ装置が、サイクル１７に
おいて受け渡されたものとは異なる検査合計を計算した
場合、該ＭＰＩＣは、サイクル１９において、１１１１
として駆動することによって、ＭＰＩＣバスでエラーを
知らせる。これが起こると、全ＭＰＩＣ装置が、メッセ
ージが送られなかったものと仮定し、送信ＭＰＩＣ装置
は、ＭＰＩＣバスに関する再調停を含むメッセージの送
信を再度試みなければならない。最低優先順位配信の場
合、割り込みにフォーカス・プロセッサがあれば、フォ
ーカス・プロセッサが、サイクル１９において１１１０
を駆動することによって、これを知らせる。これは、他
の全てのＭＰＩＣに、割り込みが受諾されたこと、調停
がプリエンプトされること、短いメッセージ・フォーマ
ットが用いられることを知らせる。全（非フォーカス）
ＭＰＩＣ装置が、サイクル１９において、１０００を駆
動する。最低優先順位配信モードの場合、１０００は、
その割り込みに、現在フォーカス・プロセッサがないこ
と、配信を完了するには、優先順位の調停が必要である
ことを意味している。その場合、長いメッセージ・フォ
ーマットが用いられる。サイクル１９において、非最低
優先順位モードに関して１０００である場合、そのメッ
セージは、受諾済みであり、送信されるものと思われ
る。Cycle 18 is performed by the transmitting MPIC.
This is a post amble cycle driven as 1111, which allows all MPICs to perform various internal calculations based on the information contained in the received message.
One of the calculations is to take the checksum calculated on the received data in cycles 5-16 and compare it to the value in cycle 17. If any MPIC device calculates a checksum different than the one passed in cycle 17, then the MPIC calculates in cycle 19 1111.
An error is signaled on the MPIC bus by driving as. When this happens, all MPIC devices assume that the message was not sent, and the sending MPIC device must try again to send the message, including arbitration for the MPIC bus. For lowest priority delivery, if there is a focus processor in the interrupt, the focus processor
Signal this by driving. This informs all other MPICs that the interrupt was accepted, arbitration is preempted, and a short message format is used. All (non-focus)
The MPIC device drives 1000 in cycle 19. In the case of the lowest priority delivery mode, 1000 is
The interrupt means that there is currently no focus processor and priority arbitration is required to complete the delivery. In that case, the long message format is used. In cycle 19, if it is 1000 for non-lowest priority mode, then the message has been accepted and is considered to be sent.

【００８４】ＭＰＩＣ装置が、エラー・サイクル時に、
エラーを検出して、報告すると、該ＭＰＩＣ装置は、２
つの連続した遊休（００００）サイクルに遭遇するま
で、バスの傾聴だけしか行わない。この２つの連続した
サイクルは、メッセージの受け渡しが行われ、どのＭＰ
ＩＣ装置でも、新しいメッセージを開始できることを示
すものである。この結果、ＭＰＩＣバスにおけるサイク
ルを出たＭＰＩＣ装置は、他のＭＰＩＣ装置と同期した
状態に戻ることが可能になる。During the error cycle, the MPIC device
Upon detecting and reporting an error, the MPIC device will
Only listen to the bass until it encounters two consecutive idle (0000) cycles. In these two consecutive cycles, message passing is performed and which MP
It also shows that the IC device can start a new message. As a result, an MPIC device that has left the cycle on the MPIC bus can return to a state in synchronization with another MPIC device.

【００８５】長いメッセージ・フォーマットのサイクル
１〜１９は、短いメッセージ・フォーマットのサイクル
１〜１９と同一である。前述のように、長いメッセージ
・フォーマットが用いられるのは、次の２つの場合であ
る： （１）割り込みにフォーカス・プロセッサがない場合
の、最低優先順位配信。サイクル２０〜２７は、８つの
調停サイクルであり、宛先ＭＰＩＣ装置が、最低のプロ
セッサ優先順位／Ａｒｂ ＩＤ値を備えたＭＰＩＣ装置
を決める。 （２）遠隔読み取りメッセージ。サイクル２０〜２７
は、遠隔読み取りレジスタの３２ビットの内容である。
この情報は、遠隔ＭＰＩＣ装置によってバスで駆動され
る。Cycles 1-19 of the long message format are identical to cycles 1-19 of the short message format. As mentioned above, the long message format is used in two cases: (1) Lowest priority delivery when the interrupt has no focus processor. Cycles 20-27 are eight arbitration cycles, where the destination MPIC device determines the MPIC device with the lowest processor priority / Arb ID value. (2) Remote reading message. Cycle 20-27
Is the 32-bit content of the remote read register.
This information is bus driven by the remote MPIC device.

【００８６】サイクル２８は、受諾サイクルである。最
低優先順位配信の場合、調停に勝てなかった全ＭＰＩＣ
装置（調停に参加しなかったものも含む）は、１１００
（非受諾）でサイクル２８を駆動し、一方、勝利を納め
たＭＰＩＣ装置は、１１１１で駆動する。サイクル２８
で、１１１１を読み取ると、割り込みが受諾されたこと
が、全ＭＰＩＣ装置に明らかになり、メッセージは、配
信されるものとみなされる。サイクル２８で、１１００
（あるいは、その問題に関して、１１１１以外の任意の
もの）を読み取ると、全ＭＰＩＣが、メッセージは受諾
されていないか、あるいいは、調停中にエラーが生じた
ものと仮定する。このメッセージは、配信されないとみ
なされ、送信ＭＰＩＣ装置は、もう１度メッセージの送
信を試みる。Cycle 28 is an acceptance cycle. All MPICs that failed to win arbitration in case of lowest priority delivery
Equipment (including those that did not participate in mediation) is 1100
The cycle 28 is driven (non-acceptance), while the winning MPIC device is driven 1111. Cycle 28
So reading 1111 reveals that the interrupt was accepted to all MPIC devices and the message is considered to be delivered. Cycle 28, 1100
Reading (or anything other than 1111 for that matter) assumes that all MPICs did not accept the message or that an error occurred during arbitration. This message is considered undelivered and the sending MPIC device tries to send the message again.

【００８７】遠隔読み取りメッセージに関しては、サイ
クル２８は、サイクル２０〜２７において要求データを
うまく供給できた場合、バスを１１１１で駆動する応答
遠隔ＭＰＩＣ装置を除いた、全ＭＰＩＣ装置によって１
１００として駆動される。サイクル２８で１１１１を読
み取ると、サイクル２０〜２７のデータは、有効とみな
され、別様であれば、そのデータは、無効とみなされ
る。遠隔読み取りを送りだしたソースＭＰＩＣ装置は、
サイクル２８を利用して、割り込み指令レジスタにおけ
る遠隔読み取り状況フィールドの状態（有効または無
効）を判定する。いずれにせよ、遠隔読み取りは再試行
されないので、遠隔読み取り要求は、常にうまくゆく
（データは有効の場合もあれば、無効の場合もある
が）。この理由は、遠隔読み取りがデバッグ機能であ
り、応答できない「立ち往生した」遠隔ＭＰＩＣによっ
て、デバッギング手順を立ち往生させてはならないから
である。For remote read messages, cycle 28 is set by all MPIC devices except the response remote MPIC device which drives the bus at 1111 if the requested data was successfully supplied in cycles 20-27.
Driven as 100. When reading 1111 in cycle 28, the data in cycles 20-27 is considered valid, otherwise the data is considered invalid. The source MPIC device that sent the remote reading
Cycle 28 is utilized to determine the status (enabled or disabled) of the remote read status field in the interrupt command register. In any case, the remote read is not retried, so the remote read request always succeeds (though the data may or may not be valid). The reason for this is that remote reading is a debug feature and the debugging procedure should not be stalled by a "stuck" remote MPIC that cannot respond.

【００８８】サイクル２９及び３０は、２つの遊休サイ
クルである。ＭＰＩＣバスは、サイクル３１において、
次のメッセージを送るために利用可能である。短いメッ
セージと長いメッセージの両方の終結時における２つの
遊休サイクル、並びに、所定の他のバス・サイクルのた
めの非ゼロ（すなわち、非遊休）符号化によって、たま
たま１サイクル分だけ位相のずれているＭＰＩＣバス・
エージェントが、その検査合計エラーの報告後、２つの
連続した遊休サイクルを待つだけで、あるメッセージに
おける同期停滞が可能になる。これは、有効調停サイク
ルは、決して００００にならないという事実を利用した
ものである。Cycles 29 and 30 are two idle cycles. In the cycle 31, the MPIC bus
It can be used to send the next message. It happens to be one cycle out of phase due to the two idle cycles at the end of both short and long messages, as well as non-zero (ie, non-idle) encoding for certain other bus cycles. MPIC bus
The agent only needs to wait for two consecutive idle cycles after reporting its checksum error, allowing for synchronization stagnation in a message. This takes advantage of the fact that the effective arbitration cycle is never 0000.

【００８９】ローカルＭＰＩＣ装置１０４のローカル・
ベクトル・テーブル２１０には、３つの独立して動作す
る３２ビット幅のプログラマブル・タイマ２００、２０
１、及び、２０２が含まれている。各タイマ毎に、３つ
のクロック入力の１つからそのクロック・ベースを選択
することができる。各タイマは、単発モードと周期モー
ドのいずれかで動作可能であり、それぞれ、任意のプロ
グラマブル・ベクトルを備えたローカル・プロセッサに
割り込むように構成することが可能である。Local MPIC device 104 local
The vector table 210 includes three independently operating programmable timers 200, 20 of 32-bit width.
1 and 202 are included. For each timer, its clock base can be selected from one of three clock inputs. Each timer can operate in either a one-shot mode or a periodic mode, and each can be configured to interrupt a local processor with any programmable vector.

【００９０】ローカルＭＰＩＣ装置１０４は、２つの独
立したクロック入力ピンを備えている：ＣＬＯＣＫピン
は、ＭＰＩＣ内部クロックを生じ、ＴＭＢＡＳＥは、外
部クロックを生じる。ＴＭＢＡＳＥの周波数は、ＭＰＩ
Ｃアーキテクチャによって２８．６３６ＭＨｚに固定さ
れている。さらに、ローカルＭＰＩＣには、図１９に示
すように、クロック信号を２、４、８、１６のいずれか
で割るように構成可能なディバイダが含まれる。ベース
０は、常に、ＣＬＯＣＫに等しく、ベース１は、常に、
ＴＭＢＡＳＥに等しく、ベース２は、ＣＬＯＣＫまたは
ＴＭＢＡＳＥを２、４、８、１６のいずれかで割ったも
のに等しくなる。ディバイダ（ベース２）構成レジスタ
が、図２０に示されている。The local MPIC device 104 has two independent clock input pins: the CLOCK pin produces the MPIC internal clock and TMBASE produces the external clock. The frequency of TMBASE is MPI
It is fixed at 28.636 MHz by the C architecture. In addition, the local MPIC includes a divider that can be configured to divide the clock signal by either 2, 4, 8, or 16 as shown in FIG. Base 0 is always equal to CLOCK and Base 1 is always
Equal to TMBASE, Base2 will be equal to CLOCK or TMBASE divided by either 2, 4, 8 or 16. The divider (base 2) configuration register is shown in FIG.

【００９１】ソフトウェアは、その３２ビットの初期カ
ウント・レジスタをプログラムすることによって、タイ
マを始動する。タイマは、この値を現在カウント・レジ
スタにコピーすることによって、各時間ベース・パルス
（ベース０、１、または、２）毎に１カウントの割合
で、カウント・ダウンを開始する。各タイマは、単発モ
ードでも、周期モードでも動作可能である。単発モード
の場合、タイマは、１度カウント・ダウンすると、再プ
ログラムされるまで、ゼロに留まる。周期モードの場
合、タイマは、自動的に、初期カウント・レジスタの内
容を現在カウント・レジスタに再ロードする。Software starts a timer by programming its 32-bit initial count register. The timer starts counting down at a rate of one count for each time base pulse (base 0, 1, or 2) by copying this value into the current count register. Each timer can operate in either a single shot mode or a periodic mode. In single shot mode, the timer counts down once and remains at zero until reprogrammed. In periodic mode, the timer automatically reloads the contents of the initial count register into the current count register.

【００９２】３つのタイマは、図２１に示すように、ロ
ーカル・ベクトル・テーブル項目によって構成される。
ベクトル・フィールド（０：７）は、前述の通りであ
る。マスクｉ、すなわち、ビット（１６）は、カウント
が０に達すると、ｉ番目のタイマによって発生した割り
込みをマスクする（１）か、あるいは、マスクしない
（０）働きをする。ベースｉフィールド（１８：１９）
は、ｉ番目のタイマによって用いられるベース入力であ
る：００−ベース０、０１−ベース１、０２−ベース
２。モードｉビット（１７）は、ｉ番目のタイマのモー
ドである：０−単発、１−周期。The three timers are made up of local vector table entries, as shown in FIG.
The vector field (0: 7) is as described above. Mask i, bit (16), serves to mask (1) or not mask (0) the interrupt generated by the i-th timer when the count reaches zero. Base i field (18:19)
Are the base inputs used by the i-th timer: 00-base 0, 01-base 1, 02-base 2. The mode i bit (17) is the mode of the i th timer: 0-single shot, 1-cycle.

【００９３】Ｆ．プロセッサ専用記憶装置 各ローカルＭＰＩＣ装置によって、図５に示すように、
ローカルプロセッサだけしかアクセスできない３２ビッ
ト・レジスタを備えたプロセッサ専用記憶装置２５０が
得られる。各プロセッサは、そのレジスタに同様のアド
レス指定を行う（同じアドレスを介して）ので、該レジ
スタによって、「プロセッサ自体の」データを提供す
る、便利な、プロセッサ・アーキテクチャとは別個の方
法が得られる。いずれにせよ、該レジスタの内容は、Ｍ
ＰＩＣによって解釈されるものではない。これらのレジ
スタは、他のローカルＭＰＩＣレジスタと同じ物理アド
レス・ページに位置決めされ、従って、該レジスタへの
アクセスは、監視プログラムだけに制限することが可能
である。プロセッサで実行中のオペレーティング・シス
テムは、自由に、好きなように、これらのレジスタを利
用することができる。F. Processor-dedicated storage device Each local MPIC device, as shown in FIG.
A processor-dedicated memory 250 with 32-bit registers accessible only to the local processor is obtained. Since each processor addresses its registers in a similar manner (via the same address), the registers provide a convenient, processor-independent method of providing "processor-specific" data. . In any case, the contents of the register are M
Not interpreted by PIC. These registers are located on the same physical address page as other local MPIC registers, so access to them can be restricted to supervisors only. The operating system running on the processor is free to utilize these registers as it pleases.

【図面の簡単な説明】[Brief description of drawings]

【図１】 一般的な先行技術によるユニプロセッサ・プ
ログラマブル割り込みコントローラ（ＰＩＣ）のブロッ
ク図。FIG. 1 is a block diagram of a general prior art uniprocessor programmable interrupt controller (PIC).

【図２】 現在のところ望ましいマルチプロセッサ・プ
ログラマブル割り込みコントローラ（ＭＰＩＣ）・シス
テムのブロック図。FIG. 2 is a block diagram of a presently preferred multiprocessor programmable interrupt controller (MPIC) system.

【図３】 現在のところ望ましいＩ／Ｏ−ＭＰＩＣ装置
のブロック図。FIG. 3 is a block diagram of a presently preferred I / O-MPIC device.

【図４】 着信転送テーブルの６４ビット項目を構成す
る各種フィールドを示す図。FIG. 4 is a diagram showing various fields forming 64-bit items of a call transfer table.

【図５】 現在のところ望ましいローカルＭＰＩＣ装置
のブロック図。FIG. 5 is a block diagram of a currently preferred local MPIC device.

【図６】 ローカルＭＰＩＣ装置のローカル・ベクトル
・テーブル項目を構成する各種フィールドを示す図。FIG. 6 illustrates various fields that make up a local vector table entry for a local MPIC device.

【図７】 割り込み指令レジスタの各種フィールド割り
当てを示す図。FIG. 7 is a diagram showing various field assignments of an interrupt command register.

【図８】 宛先ＩＲＲビットによる遠隔ＩＲＲビットの
追従を示す図。FIG. 8 shows the tracking of remote IRR bits by destination IRR bits.

【図９】 ローカルＭＰＩＣ装置による割り込み受諾プ
ロセスを表したフローチャート。FIG. 9 is a flowchart showing an interrupt acceptance process by the local MPIC device.

【図１０】 ＭＰＩＣ−ＩＤレジスタ構成を示す図。FIG. 10 is a diagram showing an MPIC-ID register configuration.

【図１１】 非孤立ＭＰＩＣバス接続を示す図。FIG. 11 shows a non-isolated MPIC bus connection.

【図１２】 ３状態バッファ利用ＭＰＩＣバス構成を示
す図。FIG. 12 is a diagram showing an MPIC bus configuration using a 3-state buffer.

【図１３】 バス調停に用いられるＭＰＩＣ−ＩＤに関
する２ビット復号化プロセスを示す図。FIG. 13 shows a 2-bit decoding process for MPIC-ID used for bus arbitration.

【図１４】 ＭＰＩＣの短いメッセージの形式を示す
図。FIG. 14 is a diagram showing a format of a short message of MPIC.

【図１５】 配信モードによるＭＰＩＣメッセージの符
号化を示す図。FIG. 15 is a diagram showing encoding of an MPIC message according to a delivery mode.

【図１６】 ＭＰＩＣメッセージの制御ビットを明らか
にする図。FIG. 16 is a diagram showing control bits of an MPIC message.

【図１７】 拡張配信モードによる制御ビットの符号化
を明らかにする図。FIG. 17 is a diagram showing the encoding of control bits in the extended distribution mode.

【図１８】 ＭＰＩＣバスの中間のメッセージ・フォー
マット及び長いメッセージ・フォーマットを示す図。FIG. 18 is a diagram showing an intermediate message format and a long message format of the MPIC bus.

【図１９】 ベース０、１、及び、２の時間ジェネレー
タを示す図。FIG. 19 is a diagram showing base 0, 1, and 2 time generators.

【図２０】 分割（ベース２）構成レジスタのビット割
り当てを示す図。FIG. 20 is a diagram showing bit allocation of a division (base 2) configuration register.

【図２１】 ３タイマ・ローカル・ベクトル・テーブル
の内容を示す図。FIG. 21 is a diagram showing the contents of a 3-timer local vector table.

【符号の説明】[Explanation of symbols]

３０ システム・バス １００ ＭＰＩＣ １０２ Ｉ／Ｏ−ＭＰＩＣ装置 １０３ ＭＰＩＣバス １０４ ローカルＭＰＩＣ装置 １０５ 関連プロセッサ １０７ 割り込み入力ライン １０８ エッジ・フィルタ １１０ ＭＰＩＣバス送受信装置 ２２０ 割り込み指令レジスタ ２２１ 宛先フォーマット・レジスタ ２２２ ＭＰＩＣ−ＩＤレジスタ ２２３ 論理宛先レジスタ ２２４ 遠隔読み取りレジスタ ２２８ ベクトル復号化装置 ２３０ ベクトル・アレイ ２３１ サービス中レジスタ ２３２ 割り込み要求レジスタ ２３４ トリガ・モードレジスタ ２４０ 優先順位づけ装置 ２４２ タスク優先順位レジスタ ２４６ ＥＯＩレジスタ ２６２ ＩＮＴピン ２６３ ＮＭＩ出力 ２６４ デバッグ・ピン ２６５ リセット・ピン ３０１ ３状態入力バッファ ３０２ ３状態出力バッファ 30 System Bus 100 MPIC 102 I / O-MPIC Device 103 MPIC Bus 104 Local MPIC Device 105 Related Processor 107 Interrupt Input Line 108 Edge Filter 110 MPIC Bus Transceiver Device 220 Interrupt Command Register 221 Destination Format Register 222 MPIC-ID Register 223 Logical Destination Register 224 Remote Read Register 228 Vector Decoder 230 Vector Array 231 In-Service Register 232 Interrupt Request Register 234 Trigger Mode Register 240 Prioritizer 242 Task Priority Register 246 EOI Register 262 INT Pin 263 NMI Output 264 Debug pin 265 Reset pin 301 3-state input buffer 302 3-state Status output buffer

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 多数のプロセッサ、共通システム・バ
ス、ローカル・プロセッサ割り込みコントローラ、少な
くとも１つのＩ／Ｏ割り込みコントローラ、及び、割り
込みバスを含む、マルチプロセッサ・プログラマブル割
り込みコントローラ・システムに用いられる集積回路に
おいて、 （ａ）データ、アドレス、及び、制御入力／出力ポート
を備えた中央演算処理装置（ＣＰＵ）から構成されるプ
ロセッサ回路と、 （ｂ）前記データ、アドレス、及び、制御ポートに接続
されて、前記プロセッサ回路からプロセッサ割り込み要
求信号を受諾し、プロセッサ割り込みの性質及び優先順
位を示すことになる、前記プロセッサ割り込み要求信号
のフォーマッティングを行い、受諾した割り込み信号を
待ち行列に入れ、受諾した割り込み信号を優先順にサー
ビスを行う関連プロセッサに送るローカル・プロセッサ
割り込みコントローラと、割り込みバスに接続されて、
Ｉ／Ｏ割り込みコントローラと他のローカル・プロセッ
サ・コントローラの両方によってフォーマッティングさ
れた、当該プロセッサがサービスを行うのに適した割り
込み信号を受信して、受諾し、受信した割り込み信号の
受諾と同時に、割り込みバスで、受諾信号を同報通信す
るための手段から構成される、集積回路。1. An integrated circuit for use in a multiprocessor programmable interrupt controller system including multiple processors, a common system bus, a local processor interrupt controller, at least one I / O interrupt controller, and an interrupt bus. (A) a processor circuit comprising a central processing unit (CPU) having data, address and control input / output ports, and (b) connected to the data, address and control ports, Accepting a processor interrupt request signal from the processor circuit, indicating the nature and priority of the processor interrupt, formatting the processor interrupt request signal, putting the accepted interrupt signal in a queue, and accepting the accepted interrupt signal. Priority And a local processor interrupt controller to send the related processor for servicing, and is connected to the interrupt bus,
Receiving and accepting an interrupt signal, formatted by both the I / O interrupt controller and another local processor controller, suitable for the processor to service, and simultaneously accepting the received interrupt signal and simultaneously interrupting An integrated circuit comprising means for broadcasting an acceptance signal on a bus. 【請求項２】 さらに、ローカル・プロセッサ割り込み
コントローラ内にあって、割り込みに関連した信号の伝
送のために行う割り込みバスの制御について、他のＩ／
Ｏ及びローカル・プロセッサ割り込みコントローラとの
調停を行うための手段が設けられていることを特徴とす
る請求項１に記載の集積回路。2. The control of an interrupt bus within a local processor interrupt controller for transmission of signals associated with an interrupt is another aspect of I / O.
The integrated circuit of claim 1, wherein means are provided for arbitrating with the O and local processor interrupt controllers. 【請求項３】 さらに、ローカル・プロセッサ割り込み
コントローラ内にあって、調停時に、各ローカル・コン
トローラの相対的優先順位を設定するための、あらかじ
め割り当てられた独自の識別番号を記憶して、割り込み
バスの利用に関して最高の優先順位を設定し、かつ、割
り込み要求メッセージの受諾に関して最低の優先順位を
設定するか、あるいは、そのいずれかの設定を行うため
のレジスタが設けられていることを特徴とする請求項１
に記載の集積回路。3. The interrupt bus within the local processor interrupt controller for storing a unique preassigned identification number for setting the relative priority of each local controller during arbitration. Is provided with a register for setting the highest priority with respect to the use of and the lowest priority with respect to acceptance of an interrupt request message, or setting either of them. Claim 1
The integrated circuit according to. 【請求項４】 共通システム・バスによって相互接続さ
れた多数のプロセッサ及び少なくとも１つの周辺装置か
ら構成され、周辺装置が、少なくとも１つのプロセッサ
からのサービス要求を信号で知らせることが可能な割り
込み要求ラインを備えており、プロセッサが、共通マル
チプロセッサ・システム・バスを利用せずに他のプロセ
ッサからのサービスを要求することが可能になってい
る、マルチプロセッサ環境において動作するためのマル
チプロセッサ・プログラマブル割り込みコントローラ・
システムにおいて、 （ａ）割り込み要求と肯定応答メッセージを伝達するた
めの割り込みバスと、 （ｂ）少なくとも１つの周辺装置の割り込み要求ライン
に接続されて、少なくとも１つの周辺装置の割り込み信
号を受諾し、割り込みバスによる伝送に備えて、割り込
み信号のフォーマッティングを行い、このフォーマッテ
ィングによって、該割り込み信号が、該周辺装置の割り
込み信号の性質及び優先順位を表し、また、前記割り込
みバスに接続されて、フォーマッティングを施された割
り込み信号を伝送し、その割り込み要求の処置に関する
状況情報を受信する、割り込みのサービスに適したプロ
セッサ・グループを示すＩ／Ｏコントローラと、 （ｃ）それぞれ、特定のプロセッサと関連し、少なくと
も１つが、関連するプロセッサと共通のチップに集積さ
れて、その関連プロセッサからプロセッサ割り込み要求
信号を受諾し、関連プロセッサ割り込みの性質及び優先
順位を示すことになる、関連プロセッサの割り込み要求
信号のフォーマッティングを行う多数のローカル・プロ
セッサ・コントローラから構成され、集積されたローカ
ル・プロセッサ・コントローラが、割り込みバスに接続
されて、Ｉ／Ｏコントローラと他のローカル・プロセッ
サ・コントローラの両方によってフォーマッティングさ
れた、関連プロセッサがサービスを行うのに適した割り
込み信号を受信して、受諾し、受信した割り込み信号の
受諾と同時に、割り込みバスで、受諾信号を同報通信
し、受諾した割り込み信号を待ち行列に入れ、受諾した
割り込み信号を優先順にサービスを行う関連プロセッサ
に送ることを特徴とする、 マルチプロセッサ・プログラマブル割り込みコントロー
ラ・システム。4. An interrupt request line comprising a number of processors and at least one peripheral device interconnected by a common system bus, the peripheral device being capable of signaling a service request from at least one processor. Multiprocessor programmable interrupts for operating in a multiprocessor environment, which enables the processor to request services from other processors without utilizing a common multiprocessor system bus. controller·
In the system: (a) an interrupt bus for carrying interrupt request and acknowledge messages; and (b) connected to an interrupt request line of at least one peripheral device to accept an interrupt signal of at least one peripheral device, In preparation for transmission by the interrupt bus, the interrupt signal is formatted such that the interrupt signal represents the nature and priority of the interrupt signal of the peripheral device and is also connected to the interrupt bus for formatting. An I / O controller that indicates the group of processors suitable for servicing the interrupt, transmitting the applied interrupt signal and receiving status information regarding the treatment of the interrupt request; and (c) each associated with a particular processor At least one of the associated processors Local processor controller integrated in a chip to accept processor interrupt request signals from its associated processor and format the interrupt request signal of the associated processor to indicate the nature and priority of the associated processor interrupt. An integrated local processor controller, configured from, connected to the interrupt bus and formatted by both the I / O controller and another local processor controller, suitable for serving by the associated processor When an interrupt signal is received and accepted, and at the same time that the received interrupt signal is accepted, the acknowledge signal is broadcast on the interrupt bus, the accepted interrupt signal is queued, and the accepted interrupt signals are serviced in priority order. Related processor And wherein the sending multiprocessor programmable interrupt controller system. 【請求項５】 （ａ）Ｉ／Ｏコントローラ内にあって、
割り込みに関連した信号の伝送のために行う割り込みバ
スの制御について、割り込みバスを介して、他のＩ／Ｏ
及びローカル・プロセッサ割り込みコントローラとの調
停を行うための手段と、 （ｂ）各ローカル・プロセッサ・コントローラ内にあっ
て、割り込みに関連した信号の伝送のために行う割り込
みバスの制御について、割り込みバスを介して、他のＩ
／Ｏ及びローカル・プロセッサ割り込みコントローラと
の優先順位の調停を行うための手段が、さらに設けられ
ていることを特徴とする、請求項４に記載のマルチプロ
セッサ・プログラマブル割り込みコントローラ・システ
ム。5. (a) In the I / O controller,
Regarding the control of the interrupt bus for transmitting the signal related to the interrupt, other I / O is controlled via the interrupt bus.
And (b) means for arbitrating with the local processor interrupt controller, and (b) controlling the interrupt bus in each local processor controller for transmitting signals related to interrupts. Through the other I
5. The multiprocessor programmable interrupt controller system of claim 4, further comprising means for arbitrating priorities with the / O and local processor interrupt controllers. 【請求項６】 さらに、ローカル・プロセッサ・コント
ローラ内にあって、調停時に、各ローカル・コントロー
ラの相対的優先順位を設定するための、あらかじめ割り
当てられた独自の識別番号を記憶して、バスの利用に関
して最高の優先順位を設定し、かつ、割り込み要求メッ
セージの受諾に関して最低の優先順位を設定するための
レジスタが設けられていることを特徴とする、請求項５
に記載のマルチプロセッサ・プログラマブル割り込みコ
ントローラ・システム。6. The local processor controller further stores a unique pre-assigned identification number for setting the relative priority of each local controller during arbitration to store the bus 6. A register is provided for setting the highest priority for utilization and the lowest priority for acceptance of interrupt request messages.
A multiprocessor programmable interrupt controller system according to claim 1. 【請求項７】 （ａ）関連したローカル・プロセッサ・
タスクの現在の優先順位に基づいて割り込み信号の受諾
を調停し、適格なプロセッサのうち、優先順位が最低の
プロセッサに関連したローカル・プロセッサ・コントロ
ーラが割り込み要求信号を受信するようにするための手
段と、 （ｂ）同じ最低レベルの優先順位で動作する適格なプロ
セッサの部分集合に含まれたローカル・プロセッサのう
ちの１つを選択して、要求を分配し、同じ最低レベルの
優先順位で動作する適格なプロセッサの部分集合の間に
おいて均等な確率になるようにサービスを行うための手
段が、さらに設けられていることを特徴とする、 請求項４に記載のマルチプロセッサ・プログラマブル割
り込みコントローラ・システム。7. A related local processor
Means for arbitrating acceptance of an interrupt signal based on the task's current priority and causing the local processor controller associated with the lowest priority processor of the eligible processors to receive the interrupt request signal. And (b) select one of the local processors in a subset of eligible processors that operate at the same lowest level of priority, distribute the request, and operate at the same lowest level of priority. Multiprocessor programmable interrupt controller system according to claim 4, characterized in that means are further provided for servicing with equal probability among a subset of eligible processors that . 【請求項８】 共通システム・バスによって相互接続さ
れた多数のプロセッサ及び少なくとも１つの周辺装置か
ら構成され、周辺装置が、少なくとも１つのプロセッサ
からのサービス要求を知らせることが可能な割り込み要
求ラインを備えており、プロセッサが、共通マルチプロ
セッサ・システム・バスを利用せずに、他のプロセッサ
からのサービスを要求することが可能になっている、マ
ルチプロセッサ環境において動作するためのマルチプロ
セッサ・プログラマブル割り込みコントローラ・システ
ムにおいて、 （ａ）割り込み要求と肯定応答メッセージを伝達するた
めの割り込みバスと、 （ｂ）少なくとも１つの周辺装置の割り込み要求ライン
に接続されて、少なくとも１つの周辺装置の割り込み信
号を受諾し、割り込みバスによる伝送に備えて前記割り
込み信号のフォーマッティングを行い、このフォーマッ
ティングによって、その割り込み信号が、前記周辺装置
の割り込み信号の性質及び優先順位を表し、また、割り
込みバスに接続されて、フォーマッティングを施された
割り込み信号を伝送し、その割り込み要求の処置に関す
る状況情報を受信する、割り込みのサービスに適したプ
ロセッサ・グループを示すＩ／Ｏコントローラと、 （ｃ）それぞれ、特定のプロセッサと関連し、その関連
プロセッサからプロセッサ割り込み要求信号を受諾し、
関連プロセッサ割り込みの性質及び優先順位を示すこと
になる、関連プロセッサ割り込み要求信号のフォーマッ
ティングを行い、割り込みバスに接続されて、Ｉ／Ｏコ
ントローラと他のローカル・プロセッサ・コントローラ
の両方によってフォーマッティングされた、関連プロセ
ッサがサービスを行うのに適した割り込み信号を受信し
て、受諾し、受信した割り込み信号の受諾と同時に、割
り込みバスで、受諾信号を同報通信し、受諾した割り込
み信号を待ち行列に入れ、受諾した割り込み信号を優先
順にサービスを行う関連プロセッサに送る、多数のロー
カル・プロセッサ・コントローラと、 （ｄ）ローカル・プロセッサ・コントローラに関連し、
接続され、直接、ローカル・プロセッサ割り込みベクト
ルを取り扱うため、ローカル割り込みベクトル・テーブ
ルを組み込んでいる、少なくとも１つの集積回路プロセ
ッサ・チップから構成される、 マルチプロセッサ・プログラマブル割り込みコントロー
ラ・システム8. An interrupt request line comprising a number of processors and at least one peripheral device interconnected by a common system bus, the peripheral device being capable of signaling a service request from at least one processor. Multiprocessor programmable interrupt controller for operating in a multiprocessor environment, enabling processors to request service from other processors without utilizing a common multiprocessor system bus. In the system: (a) an interrupt bus for carrying interrupt request and acknowledgment messages; and (b) connected to the interrupt request line of at least one peripheral device to accept at least one peripheral device interrupt signal. , Transmission by interrupt bus The interrupt signal is provided for formatting, and by this formatting, the interrupt signal represents the nature and priority of the interrupt signal of the peripheral device, and is connected to the interrupt bus to output the formatted interrupt signal. An I / O controller that indicates a processor group suitable for servicing an interrupt that transmits and receives status information regarding the disposition of that interrupt request; Accept the request signal,
Formatting the associated processor interrupt request signal that will indicate the nature and priority of the associated processor interrupt, connected to the interrupt bus, and formatted by both the I / O controller and the other local processor controller, The associated processor receives and accepts interrupt signals suitable for servicing, and at the same time it accepts the received interrupt signals, it broadcasts the acknowledge signals on the interrupt bus and queues the accepted interrupt signals , A number of local processor controllers that send the accepted interrupt signals to the associated priority servicing processor, and (d) associated with the local processor controller,
A multiprocessor programmable interrupt controller system consisting of at least one integrated circuit processor chip incorporating a local interrupt vector table for handling local processor interrupt vectors directly connected.