JPH0631981B2 - Automatic rhythm playing device - Google Patents

Description

【発明の詳細な説明】 この発明は、波形読出型自動リズム演奏装置に関し、リ
ズム音波形の記憶・再生の際に音量レベル調整を行なう
と共に発生されるリズム音毎に音量レベルを制御するこ
とにより音質が良く音量変化に富んだリズム演奏を可能
にしたものである。The present invention relates to a waveform read-out type automatic rhythm playing device, by adjusting a volume level when storing and reproducing a rhythm sound waveform and controlling a volume level for each rhythm sound generated. This enables rhythm performance with good sound quality and rich volume changes.

従来、複数のリズム音波形をそれぞれパルスコード変換
して波形メモリに記憶しておき、リズムパルスに応じて
波形メモリから波形データを読出すことにより自動的に
リズム音を発生させるようにした自動リズム演奏装置が
提案されている。しかしながら、このような自動リズム
演奏装置にあつては、リズム楽器から得られたリズム音
波形をそのままパルスコード変換し、記憶・再生してい
るため、特に低音量のリズム音についてＳ／Ｎ比が低下
する欠点があつた。Conventionally, an automatic rhythm in which a plurality of rhythm sound waveforms are each pulse code converted and stored in a waveform memory, and rhythm sounds are automatically generated by reading the waveform data from the waveform memory according to the rhythm pulse. A playing device has been proposed. However, in such an automatic rhythm playing device, since the rhythm sound waveform obtained from the rhythm musical instrument is directly converted into a pulse code and stored and reproduced, the S / N ratio is particularly low for a low-volume rhythm sound. There was a downside.

この発明の目的は、良好な音質で音量変化に富んだリズ
ム演奏をなしうる新規な自動リズム演奏装置を提供する
ことにある。An object of the present invention is to provide a novel automatic rhythm playing device capable of performing rhythm performance with good sound quality and rich volume change.

この発明による自動リズム演奏装置は、 複数音色のリズム音の経時的な発生パターンを表すパタ
ーンデータを記憶した第１の記憶手段であって、該パタ
ーンデータとしては、該リズム音を発生すべきタイミン
グ毎の音色制御情報および音量制御情報を記憶したもの
と、 前記複数の音色にそれぞれ対応した複数の波形データを
所定の振幅で記憶した第２の記憶手段と、 前記複数の音色毎にリズム音信号の音量を制御するため
の音量制御データを記憶した第３の記憶手段と、 テンポクロック信号を発生する手段と、 前記テンポクロック信号に基づいて前記パターンデータ
を読み出す読出手段であって、前記リズム音を発生すべ
きタイミング毎に該タイミングに対応する音色制御情報
および音量制御情報を出力するものと、 前記読出手段から音色制御情報および音量制御情報が出
力されるたびに、 (a)該音色制御情報が指示するリズム音の音色に対応す
る波形データを前記第２の記憶手段から読み出すことに
よりリズム音信号を発生する処理と、 (b)前記音色制御情報が指示するリズム音の音色に対応
する音量制御データを前記第３の記憶手段から読み出
し、該音量制御データに応じて前記リズム音信号の音量
を制御する処理と、 (c)前記音量制御情報に応じて前記リズム音信号の音量
を制御する処理と を行なうリズム音発生手段と をそなえたものである。An automatic rhythm playing device according to the present invention is a first storage means for storing pattern data representing a generation pattern of rhythm sounds of a plurality of timbres, the pattern data being the timing at which the rhythm sound is to be generated. Storing tone color control information and volume control information for each tone color; second storage means storing a plurality of waveform data corresponding to the plurality of tone colors at a predetermined amplitude; and a rhythm tone signal for each of the plurality of tone colors. Third storage means for storing volume control data for controlling the volume of the rhythm sound, means for generating a tempo clock signal, and reading means for reading out the pattern data based on the tempo clock signal. Outputting the tone color control information and the volume control information corresponding to each timing at which the Every time the control information and the volume control information are output, (a) a process of generating a rhythm sound signal by reading the waveform data corresponding to the timbre of the rhythm sound designated by the timbre control information from the second storage means. And (b) a process of reading volume control data corresponding to the timbre of the rhythm sound designated by the timbre control information from the third storage means, and controlling the volume of the rhythm sound signal according to the volume control data. (C) Rhythm sound generating means for performing processing for controlling the sound volume of the rhythm sound signal according to the sound volume control information.

この発明の構成によれば、音色毎に波形データを所定の
振幅で記憶するようにしたので、低音量のリズム楽器に
ついてはその波形を記憶する際に音量レベルを高めて記
憶することによりＳ／Ｎ比を改善することができ、音質
の良いリズム音が得られる。According to the configuration of the present invention, the waveform data is stored with a predetermined amplitude for each timbre. Therefore, for a low-volume rhythm musical instrument, the volume level is increased when the waveform is stored, and S / The N ratio can be improved, and a rhythm sound with good sound quality can be obtained.

また、この発明では、発生されるリズム音信号毎に第１
の記憶手段から読み出した音量制御情報に応じて音量を
制御するようにしたので、同じシンバルの音でも発音タ
イミング毎に微妙に音量を異ならせることができ、音量
変化に富んだリズム演奏が可能になる。Further, according to the present invention, the first rhythm sound signal is generated for each
Since the volume is controlled according to the volume control information read out from the storage means, the volume of the same cymbal can be subtly changed at each sounding timing, enabling a rhythm performance rich in volume variation. Become.

さらに、この発明では、発生されるリズム音信号毎に音
量を制御する際に、単に第１の記憶手段から読み出した
音量制御情報に応じて音量を制御するだけでなく、音色
毎に音量制御データを記憶しておき、パターンデータ中
の音色制御情報に応じて音量制御情報を読み出してリズ
ム音信号の音量を制御するようにした。単に第１の記憶
手段から読み出した音量制御情報に応じて音量を制御す
るものでは、発音タイミング毎の相対的な音量の違いの
みならず音色間の絶対的な音量レベルの違いをも考慮し
て音量制御情報を作成しなければならないが、この発明
によれば、音色間の絶対的な音量レベルの違いは音量制
御データによって制御されるので、発音タイミング毎の
相対的な音量の違いのみを考慮して音量制御情報を作成
すればよく、パターンデータ中の音量制御情報の作成を
容易に行うことができる。Further, according to the present invention, when controlling the volume for each generated rhythm sound signal, not only the volume is controlled in accordance with the volume control information read from the first storage means, but also the volume control data for each tone color. Is stored and the volume control information is read according to the tone color control information in the pattern data to control the volume of the rhythm sound signal. In the case of simply controlling the volume in accordance with the volume control information read from the first storage means, not only the relative difference in volume at each sounding timing but also the absolute difference in volume level between timbres are considered. Although the volume control information must be created, according to the present invention, since the absolute difference in volume level between the timbres is controlled by the volume control data, only the relative difference in volume for each sounding timing is considered. Then, the volume control information may be created, and the volume control information in the pattern data can be easily created.

以下、添付図面に示す実施例についてこの発明を詳述す
る。Hereinafter, the present invention will be described in detail with reference to the embodiments shown in the accompanying drawings.

第１図は、この発明の一実施例による自動リズム演奏装
置をそなえた電子楽器を示すものであり、この電子楽器
はマイクロコンピユータの助けによつてマニアル演奏音
信号及び自動リズム音信号の発生が制御されるようにな
つている。FIG. 1 shows an electronic musical instrument provided with an automatic rhythm playing device according to an embodiment of the present invention. This electronic musical instrument can generate a manual playing sound signal and an automatic rhythm sound signal with the help of a microcomputer. It's getting controlled.

鍵盤10は多数の鍵と、各々の鍵に連動する多数の鍵スイ
ツチとを含むもので、各鍵スイツチは鍵スイツチ（ＫＳ
Ｗ）インターフエース12を介して走査される。そして、
鍵走査によつて得られた押鍵データはバス14を介して鍵
楽音インターフエース16に供給される。The keyboard 10 includes a large number of keys and a large number of key switches interlocked with each key. Each key switch is a key switch (KS
W) Scanned through interface 12. And
The key depression data obtained by the key scanning is supplied to the key tone sound interface 16 via the bus 14.

パネル18には、多数の楽音選択用操作子18A及び多数の
リズム用操作子18Bが設けられており、リズム用操作子1
8Bとしては、第２図に示すような多数のリズムのうちか
ら特定のリズムを選択するための一群のリズム選択スイ
ツチ20と、リズムスタート／ストツプスイツチ22と、ノ
イズ系（シンバル系）リズム音及びドラム系リズム音の
バランス調整用ボリユーム24と、リズム音のトータル音
量調整用ボリユーム26と、リズムテンポ調整用ボリユー
ム28とが設けられている。操作子18A及び18Bはパネルイ
ンターフエース30を介して走査され、この走査によつて
得られる操作データのうち楽音選択操作データはバス14
を介して鍵楽音インターフエース16に供給される。The panel 18 is provided with a large number of musical sound selection operators 18A and a large number of rhythm operators 18B.
8B includes a group of rhythm selection switches 20 for selecting a specific rhythm from a large number of rhythms as shown in FIG. 2, a rhythm start / stop switch 22, noise type (cymbal type) rhythm sounds and drums. A volume 24 for adjusting balance of system rhythm sounds, a volume 26 for adjusting total volume of rhythm sounds, and a volume 28 for adjusting rhythm tempo are provided. The operators 18A and 18B are scanned through the panel interface 30, and among the operation data obtained by this scanning, the musical tone selection operation data is the bus 14
Is supplied to the key tone interface 16 via.

鍵楽音インターフエース16は押鍵データ及び楽音選択操
作データをシリアル信号に変換して鍵盤音形成回路32に
供給する。鍵盤音形成回路32はインターフエース16から
のシリアル信号に応じて時分割多重形式のデイジタル楽
音信号（マニアル演奏音信号）ＫＴＳを形成し、シリア
ル(S)／パラレル(P)変換・分配回路34に供給する。Ｓ／
Ｐ変換・分配回路34はデイジタル楽音信号ＫＴＳをパラ
レル信号に変換してデイジタル(D)／アナログ(A)変換回
路36に供給する。そして、Ｄ／Ａ変換回路36からのアナ
ログ楽音信号は出力アンプ38を介して中央スピーカ40C
に供給され、音響に変換される。The key tone interface 16 converts the key depression data and the tone selection operation data into a serial signal and supplies the serial signal to the keyboard tone forming circuit 32. The keyboard sound formation circuit 32 forms a digital music signal (manual performance sound signal) KTS in a time division multiplex format in accordance with the serial signal from the interface 16, and a serial (S) / parallel (P) conversion / distribution circuit 34 is formed. Supply. S /
The P conversion / distribution circuit 34 converts the digital musical tone signal KTS into a parallel signal and supplies it to the digital (D) / analog (A) conversion circuit 36. The analog tone signal from the D / A conversion circuit 36 is passed through the output amplifier 38 to the central speaker 40C.
Is supplied to and converted into sound.

中央処理装置（ＣＰＵ）42は、ワーキングエリア44のＲ
ＡＭ（ランダムアクセスメモリ）と、ＲＯＭ（リードオ
ンリイメモリ）からなるプログラムメモリ46とを用いて
上記のような楽音信号発生を制御すると共に以下に述べ
るようなリズム音信号発生を制御するもので、汎用の
Ａ、Ｘ、Ｙレジスタ等を含んでいる。The central processing unit (CPU) 42 is the R of the working area 44.
The program memory 46 including an AM (random access memory) and a ROM (read only memory) is used to control the tone signal generation as described above and the rhythm tone signal generation described below. Includes A, X, Y registers and the like.

リズム音信号発生動作に関して、ワーキングエリア44に
は、次の第１表に示すような多数の記憶域が設けられて
いる。Regarding the rhythm sound signal generating operation, the working area 44 is provided with a large number of storage areas as shown in Table 1 below.

リズム用操作子18Bの走査によつて得られるリズム用操
作データはパネルインターフエース30からバス14を介し
てワーキングエリア44に供給され、記憶される。すなわ
ち、リズム選択スイツチ20の操作データはリズム指定デ
ータとしてレジスタRHYPTNに記憶され、ノイズ系／ドラ
ム系バランス調整用ボリユーム24の操作データはノイズ
系音量データ及びドラム系音量データに分割されてそれ
ぞれレジスタRHCLEV及びRHDLEVに記憶され、トータル音
量調整用ボリユーム26の操作データはトータル音量デー
タとしてレジスタTOTLEVに記憶され、リズムテンポ調整
用ボリユーム28の操作データはリズムテンポデータとし
てレジスタTEMPOに記憶される。 Rhythm operation data obtained by scanning the rhythm operator 18B is supplied from the panel interface 30 to the working area 44 via the bus 14 and stored therein. That is, the operation data of the rhythm selection switch 20 is stored in the register RHYPTN as the rhythm designation data, and the operation data of the noise / drum system balance adjusting volume 24 is divided into the noise system volume data and the drum system volume data. And RHDLEV, the operation data of the total volume adjusting volume 26 is stored in the register TOTLEV as total volume data, and the operation data of the rhythm tempo adjusting volume 28 is stored in the register TEMPO as rhythm tempo data.

ＲＯＭからなるリズムパターンメモリ48は、第２図に示
すような各種のリズムについて第３図に示すようなフオ
ーマツトでリズムパターンデータを記憶したものであ
る。各リズムパターンデータは、最初に先頭アドレスに
対応して１バイトの楽器グループナンバデータが配置さ
れ、その下位３ビツトが第２図のリズム分類に従つて０
〜７のいずれかの楽器グループナンバＩＧＮを示すよう
になつている。そして、楽器グループナンバデータの後
最初の拍エンドデータＢＥまでの間には最初の拍内で発
音すべきリズム音に関するいくつかのイベントデータＥ
ＶＴが発音タイミング順に配置される。The rhythm pattern memory 48, which is a ROM, stores rhythm pattern data in various formats as shown in FIG. 2 in a format as shown in FIG. In each rhythm pattern data, a 1-byte musical instrument group number data is arranged at the beginning, and the lower 3 bits are 0 according to the rhythm classification shown in FIG.
The musical instrument group number IGN of any one of .about.7 is indicated. Then, between the instrument group number data and the first beat end data BE, some event data E relating to the rhythm sound to be sounded in the first beat.
VTs are arranged in the order of sound generation timing.

各イベントデータＥＶＴは２バイトのデータからなり、
１バイト目の最上位ビツトは使用せず、その下３ビツト
が第２図に示すような０〜７のいずれかのチヤンネルナ
ンバＣＨＮを、下位４ビツトが０〜11のいずれかの拍タ
イミングＴＭＧをそれぞれ示すようになつている。ここ
で、０〜７のチヤンネルナンバＣＨＮは第２図に示すよ
うに楽器グループ毎、すなわちリズム種類毎に「TC
Y」、「ＨＨ」等の符号で示すリズム楽器に対応したも
のであり、各符号と各リズム楽器との対応関係は次に第
２表に示すようになつている。Each event data EVT consists of 2 bytes of data,
The uppermost bit of the 1st byte is not used, and the lower 3 bits are any of the channel numbers 0 to 7 as shown in FIG. 2 and the lower 4 bits are any of the beat timing TMG of 0 to 11. Are shown respectively. Here, as shown in FIG. 2, the channel numbers CHN of 0 to 7 are "TC" for each musical instrument group, that is, for each rhythm type.
It corresponds to a rhythm musical instrument indicated by a symbol such as "Y" or "HH", and the correspondence between each symbol and each rhythm musical instrument is as shown in Table 2 below.

各イベントデータＥＶＴの２バイト目は、上位２ビツト
は使用せず、その下２ビツトがピツチＰＩＴを、下位３
ビツトが音量レベルＬＥＶをそれぞれ示すようになつて
いる。ここで、ピツチＰＩＴは例えばトムトムを高音又
は低音のいずれのものにするか指定したり、コンガを高
音、低音又はクラツシユ音のいずれのものにするか指定
するためのものである。また、音量レベルＬＥＶはピア
ニシモからフオルテシモまでの範囲で１音毎の強弱を指
定するためのものである。 In the second byte of each event data EVT, the upper 2 bits are not used, and the lower 2 bits are the pitch PIT and the lower 3 bits.
Bits indicate the volume level LEV. Here, the pitch PIT is, for example, for designating whether the TomTom is a high pitched sound or a low pitched sound, and for designating the conga as a high pitched sound, a low pitched sound, or a crash sound. The volume level LEV is for designating the strength of each sound in the range from pianissimo to fortesimo.

従つて、各イベントデータＥＶＴには、どのリズム楽器
をどの拍内タイミングでどのようなピツチで且つどのよ
うな音量で発生させるかについての情報が含まれている
ことになる。Therefore, each event data EVT includes information about which rhythm musical instrument is generated at which beat timing, what pitch, and at what volume.

拍エンドデータＢＥは１バイトのデータからなり、その
上位４ビツトは使用せず、残り４ビツトが「１１０１」
であつて、この内容を便宜上16進法表示で「ＯＤ」と表
現する。The beat end data BE consists of 1-byte data, the upper 4 bits are not used, and the remaining 4 bits are “1101”.
Therefore, this content is expressed as "OD" in hexadecimal notation for convenience.

最初の拍エンドデータＢＥの後には２拍目のイベントデ
ータＥＶＴが順次に配置され、その後には２拍目の拍エ
ンドデータＢＥが配置され、以下同様にして必要数のイ
ベントデータＥＶＴ及び拍エンドデータＢＥが配置され
る。そして、最後のイベントデータＥＶＴの後にはリタ
ーンデータＲＴＮが配置される。リターンデータＲＴＮ
は１バイトのデータからなり、その上位４ビツトは使用
せず、残り４ビツトが「１１１１」であつて、この内容
を便宜上16進法表示で「ＯＦ」と表現する。The event data EVT for the second beat is sequentially arranged after the first beat end data BE, and the beat end data BE for the second beat is arranged thereafter, and so on. Data BE is arranged. Then, the return data RTN is arranged after the last event data EVT. Return data RTN
Consists of 1-byte data, the upper 4 bits are not used, and the remaining 4 bits are "1111", and this content is expressed as "OF" in hexadecimal notation for convenience.

ＲＯＭからなるパターン先頭アドレスメモリ50はリズム
パターンメモリ48の各リズム毎の先頭アドレスデータを
記憶したもので、ワーキングエリア44内のレジスタRHYP
TNからのリズム指定データをアドレス信号として記憶内
容が読出されるようになつている。The pattern start address memory 50, which is a ROM, stores the start address data for each rhythm of the rhythm pattern memory 48, and is stored in the register RHYP in the working area 44.
The stored contents are read by using the rhythm designation data from TN as an address signal.

対数（ＬＯＧ）音量テーブル52は、レジスタＴＯＴＬＥ
Ｖからのトータル音量データを対数変換するための第１
のＲＯＭと、レジスタRHDLEVからのドラム系音量データ
及びレジスタRHCLEVからのノイズ系音量データをそれぞ
れ対数変換するための第２のＲＯＭとをそなえている。The logarithmic (LOG) volume table 52 is registered in the register TOTLE.
First for logarithmic conversion of total volume data from V
, And a second ROM for logarithmically converting the drum volume data from the register RHDLEV and the noise volume data from the register RHCLEV.

ＲＯＭからなる楽器毎レベルメモリ54は第２図及び第２
表の合計28種類のレベル楽器のそれぞれに対応した音量
レベル制御データを記憶したもので、各音量レベル制御
データの内容は対応するリズム楽器のリズム音波形を記
録又は記憶する際の音量レベル調整度を考慮して決定さ
れている。The musical instrument level memory 54 including a ROM is shown in FIG. 2 and FIG.
The volume level control data corresponding to each of the total 28 types of level musical instruments in the table are stored. The content of each volume level control data is the volume level adjustment degree when recording or storing the rhythm sound waveform of the corresponding rhythm musical instrument. Has been decided in consideration.

ＲＯＭからなるリズム音波形メモリ56は前述の28種類を
含む多種類のリズム楽器のそれぞれのリズム音波形に対
応した波形データを記憶したものである。この場合、名
称同一の楽器でも前述のトムトム又はコンガのようにピ
ツチが異なると別種の楽器として扱つているので、前述
の28種類よりも多くの種類のリズム音波形が記憶される
ことになる。ここで、各リズム音波形に対応した波形デ
ータは例えば第４図(a)、(b)又は(c)に例示するような
リズム音波形を立上りから減衰までの区間においてサン
プリングし、各サンプル毎に振幅をパルスコード変換し
て得られたものである。The rhythm sound waveform memory 56, which is a ROM, stores waveform data corresponding to each rhythm sound waveform of various types of rhythm musical instruments including the above 28 types. In this case, even musical instruments having the same name are treated as different types of musical instruments if they have different pitches such as the above-mentioned TomTom or Conga, so that more than 28 types of rhythm sound waveforms are stored. Here, the waveform data corresponding to each rhythm sound waveform is obtained by sampling a rhythm sound waveform as illustrated in, for example, FIG. 4 (a), (b) or (c) in the section from the rise to the decay, and It is obtained by pulse code conversion of amplitude.

すなわち、この実施例ではリズム音波形メモリ56におけ
る１サンプル分の記憶領域が８ビットのデータを記憶可
能となっているので、リズム楽器から得られた小音量の
リズム音波形についてはその音量を波形全体について増
大させた状態で順次にサンプリングすると共に各サンプ
ル毎にその振幅を８ビットの振幅データに変換すること
によりいずれも８ビットの多数の振幅データが得られ
る。そして、これらの振幅データは１音分の波形データ
としてメモリ56内の１音分の記憶部（１サンプル分の記
憶領域を多数含むもの）に記憶される。また、振幅デー
タを得る際の音量増大に対応した音量レベル制御データ
は、楽器毎レベルメモリ54に記憶され、該振幅データに
基づくリズム音の音量レベルを上記音量増大に対応して
全体的に低下制御するのに使用される。That is, in this embodiment, since the storage area for one sample in the rhythm sound waveform memory 56 can store 8-bit data, the volume of a low-volume rhythm sound waveform obtained from a rhythm musical instrument is changed. A large number of 8-bit amplitude data can be obtained by sequentially sampling the entire data in an increased state and converting the amplitude of each sample into 8-bit amplitude data. Then, these amplitude data are stored as waveform data for one sound in a storage unit for one sound in the memory 56 (including a large number of storage areas for one sample). Further, the volume level control data corresponding to the increase in volume when the amplitude data is obtained is stored in the level memory 54 for each musical instrument, and the volume level of the rhythm sound based on the amplitude data is lowered as a whole corresponding to the increase in volume. Used to control.

リズムインターフェース58は、設定テンポに対応した周
波数を有するテンポクロック信号を発生してこのテンポ
クロック信号の各クロックパルスを割込命令信号ＩＮＴ
として送出すると共に、特定のタイミングで発音すべき
イベントデータがあれば第５図に示すようなシリアルデ
ータＯＰＣを８楽器分順次にリズム音発生回路60に供給
するものである。第５図のシリアルデータＯＰＣにおい
て、ＮＫＯＮ（先頭ビツト）は発音命令信号、ＮＫＯＦ
は消音命令信号、ＬＥＶ（３ビツト）は音量レベル指定
信号、ＰＩＴ（２ビツト）はピツチ指定信号をそれぞれ
示す。なお、リズムインターフエース58にはリズムテン
ポ設定時にレジスタTEMPOからリズムテンポデータが供
給されるので、このリズムテンポデータに基づいてリズ
ムテンポが決定される。The rhythm interface 58 generates a tempo clock signal having a frequency corresponding to the set tempo, and interrupts each clock pulse of this tempo clock signal with an interrupt command signal INT.
If there is event data to be sounded at a specific timing, serial data OPC as shown in FIG. 5 is sequentially supplied to the rhythm sound generating circuit 60 for eight musical instruments. In the serial data OPC of FIG. 5, NKON (head bit) is a tone generation command signal, NKOF.
Indicates a mute command signal, LEV (3 bits) indicates a volume level designation signal, and PIT (2 bits) indicates a pitch designation signal. Since the rhythm tempo data is supplied to the rhythm interface 58 from the register TEMPO when the rhythm tempo is set, the rhythm tempo is determined based on this rhythm tempo data.

パネルデータインターフエース62は第５図に示すような
音量制御信号ＬＶ及びリズム制御信号ＰＡＮをリズム音
発生回路60に供給するものである。音量制御信号ＬＶは
ノイズ系リズム楽器の音量レベルを指定するための８ビ
ツトの信号NLEVとドラム系リズム楽器の音量レベルを指
定するための８ビツトの信号DLEVとを直列配置したもの
で、ノイズ系音量レベル指定信号ＮＬＥＶの値はlog
（ＴｘＢ_Ｎ）で且つドラム系音量レベル指定信号ＤＬＥ
Ｖの値はlog（ＴｘＢ_Ｄ）でそれぞれ表わされる。ここ
で、Ｔはボリユーム26によるトータル音量レベルを示
し、Ｂ_Ｎ及びＢ_Ｄはボリユーム24によるそれぞれノイズ
系音量レベル及びドラム系音量レベルを示す。従つて、
ノイズ系音量レベル指定信号ＮＬＥＶは対数音量テーブ
ル52の第１ＲＯＭからのトータル音量データと同テーブ
ル52の第２ＲＯＭからのノイズ系音量データとを加算す
ることによつて得られ、ドラム系音量レベル指定信号Ｄ
ＬＥＶは対数音量テーブル52の第１ＲＯＭからのトータ
ル音量データと同テーブル52の第２ＲＯＭからのドラム
系音量データとを加算することによつて得られる。The panel data interface 62 supplies the volume control signal LV and the rhythm control signal PAN as shown in FIG. The volume control signal LV is a series of an 8-bit signal NLEV for designating the volume level of a noise rhythm instrument and an 8-bit signal DLEV for designating the volume level of a drum rhythm instrument. The value of the volume level designation signal NLEV is log
(TxB _N ) and drum system volume level designation signal DLE
V values respectively represented by log (TxB _D). Here, T is indicated total volume level by Boriyumu 26, B _N and B _D represent, respectively, the noise system volume level and drum system volume level by Boriyumu 24. Therefore,
The noise volume level designating signal NLEV is obtained by adding the total volume data from the first ROM of the logarithmic volume table 52 and the noise volume data from the second ROM of the table 52, and the drum volume level designating signal. D
LEV is obtained by adding the total volume data from the first ROM of the logarithmic volume table 52 and the drum volume data from the second ROM of the table 52.

リズム制御信号ＰＡＮは第５図(A)、(B)に示すように２
種類あり、信号(A)は楽器毎レベルメモリ54の内容（音
量レベル制御データ）を順次に読出し、各音量レベル制
御信号ＶＬＣ（５ビツト）毎に楽器名に対応したアドレ
ス（５ビツト）を与えることにより形成される。この場
合、信号(A)は28楽器分順次に送出され、リズム音発生
回路60内のＲＡＭに一旦記憶される。また、信号(B)は
リズムパターンメモリ48から読出される３ビツトの楽器
グループナンバ信号ＩＧＮに対して信号(A)とは異なる
アドレス（５ビツト）を与えることにより形成される。The rhythm control signal PAN is 2 as shown in FIGS. 5 (A) and 5 (B).
There is a type, and the signal (A) sequentially reads the contents (volume level control data) of the level memory 54 for each musical instrument, and gives an address (5 bits) corresponding to the instrument name to each volume level control signal VLC (5 bits). It is formed by In this case, the signal (A) is sequentially transmitted for 28 musical instruments and temporarily stored in the RAM in the rhythm sound generating circuit 60. The signal (B) is formed by giving an address (5 bits) different from the signal (A) to the 3-bit musical instrument group number signal IGN read from the rhythm pattern memory 48.

リズム音発生回路60に供給された信号(B)は楽器グルー
プナンバ信号ＩＧＮの示す特定の楽器グループに属する
８つのリズム楽器について時分割的な波形データ読出し
を可能にする。この場合、リズム音発生回路60は特定の
楽器グループ中の８つのリズム楽器のうち発音すべき１
又は複数のリズム楽器について波形データを読出すべく
波形メモリ56に時分割的にアドレス信号ＡＤを供給す
る。発音すべき１又は複数のリズム楽器はシリアルデー
タＯＰＣ中の発音命令信号ＮＫＯＮ及びピツチ指定信号
ＰＩＴによつて指定される。波形メモリ56から時分割的
に読出されたパラレル波形データＷＤＴはリズム音発生
回路60に供給され、パラレル(P)／シリアル(S)変換の後
音量制御処理を受ける。The signal (B) supplied to the rhythm sound generation circuit 60 enables time-divisional waveform data reading of eight rhythm musical instruments belonging to a specific musical instrument group indicated by the musical instrument group number signal IGN. In this case, the rhythm sound generation circuit 60 should output one of the eight rhythm musical instruments in the specific musical instrument group.
Alternatively, the address signal AD is time-divisionally supplied to the waveform memory 56 to read the waveform data of a plurality of rhythm musical instruments. One or a plurality of rhythm musical instruments to be sounded are designated by the tone generation command signal NKON and the pitch designation signal PIT in the serial data OPC. The parallel waveform data WDT read out from the waveform memory 56 in a time division manner is supplied to the rhythm sound generating circuit 60, and subjected to volume control processing after parallel (P) / serial (S) conversion.

音量制御処理は音量制御信号ＬＶと、シリアルデータＯ
ＰＣ中の音量レベル指定信号ＬＥＶ、信号(A)中の音量
レベル制御信号ＶＬＣとに基づいて行なわれ、この結果
として、発音すべきリズム音の音量が、ボリユーム24及
び26の設定と、１音毎の強弱設定と、波形記録時のレベ
ル調整度との関連において制御されることになる。The volume control processing is performed by the volume control signal LV and the serial data O.
This is performed based on the sound volume level designation signal LEV in the PC and the sound volume level control signal VLC in the signal (A). As a result, the sound volume of the rhythm sound to be generated is set by the volumes 24 and 26 and one sound. It is controlled in relation to the strength setting for each time and the level adjustment degree at the time of waveform recording.

音量制御されたシリアル波形データは中央スピーカ40C
及び左スピーカ40Lのいずれによつて発音されるべきか
指定される。各リズム楽器音をいずれのスピーカで発音
させるかは楽器グループ毎に第２図「Ｃ」又は「Ｌ」に
示すように予め定められており、その指定内容はリズム
音発生回路60内のＲＯＭに予め記憶されている。なお、
第２図において、「Ｃ」及び「Ｌ」はそれぞれ中央スピ
ーカ及び左スピーカから発音すべきことを示す。Volume controlled serial waveform data is in the center speaker 40C
And the left speaker 40L is designated. Which speaker is used to generate each rhythm instrument sound is predetermined for each instrument group as shown in FIG. 2 “C” or “L”, and the specified contents are stored in the ROM in the rhythm sound generation circuit 60. It is stored in advance. In addition,
In FIG. 2, "C" and "L" indicate that the central speaker and the left speaker should produce sound.

上記の結果、リズム音発生回路60からは時分割多重形式
のシリアルなデイジタルリズム音信号ＲＴＳが送出さ
れ、Ｓ／Ｐ変換・分配回路34に供給される。Ｓ／Ｐ変換
・分配回路34はリズム音信号ＲＴＳをＳ／Ｐ変換すると
共に、前述のスピーカ指定処理に対応していずれかのＤ
／Ａ変換回路36又は64に分配する。このため、Ｄ／Ａ変
換回路36からのアナログリズム音信号は出力アンプ38を
介して中央スピーカ40Cに供給され、音響変換される一
方、Ｄ／Ａ変換回路64からのアナログリズム音信号は出
力アンプ66を介して左スピーカ40Lに供給され、音響変
換される。As a result, the rhythm sound generating circuit 60 outputs the serial digital rhythm sound signal RTS in the time division multiplex format and supplies it to the S / P conversion / distribution circuit 34. The S / P conversion / distribution circuit 34 S / P-converts the rhythm sound signal RTS and, in response to the above-mentioned speaker designation processing, either D
It is distributed to the / A conversion circuit 36 or 64. Therefore, the analog rhythm sound signal from the D / A conversion circuit 36 is supplied to the central speaker 40C via the output amplifier 38 and acoustically converted, while the analog rhythm sound signal from the D / A conversion circuit 64 is output to the output amplifier. It is supplied to the left speaker 40L via 66 and converted into sound.

次に、第６図を参照して上記電子楽器の動作を更に詳し
く説明する。Next, the operation of the electronic musical instrument will be described in more detail with reference to FIG.

まず、電源スイツチをオンすると、イニシヤライズのた
めのイニシヤルクリア信号が発生され、これに応じて各
レジスタがクリアされる。そして、楽器毎レベルメモリ
54から楽器毎の音量レベル制御データが読出され、各読
出データはパネルデータインターフエース62を介して第
５図ＰＡＮ(A)に示すような信号としてリズム音発生回
路60に供給される。この結果、回路60内のＲＡＭには28
楽器分の音量レベル制御信号ＶＬＣが書込まれ、これに
よつて楽器毎音量レベルが初期セツトされたことにな
る。First, when the power switch is turned on, an initial clear signal for initialization is generated, and each register is cleared in response to this. And each instrument level memory
Volume level control data for each musical instrument is read from 54, and each read data is supplied to the rhythm sound generating circuit 60 via the panel data interface 62 as a signal as shown in PAN (A) of FIG. As a result, the RAM in the circuit 60 has 28
The volume level control signal VLC for the musical instrument is written, whereby the volume level of each musical instrument is initially set.

次に、鍵盤10及びパネル操作子18A及び18Bの走査が開始
され、鍵情報及び操作情報が検知される。そして、イベ
ントの有無（イエスＹ又はノーＮ）が判定され、イベン
トがなければ（Ｎならば）走査がくりかえされる。Next, scanning of the keyboard 10 and the panel operators 18A and 18B is started, and key information and operation information are detected. Then, the presence or absence of an event (yes Y or no N) is determined, and if there is no event (if N), the scanning is repeated.

ここで、リズム選択スイツチ20の１つを押して特定のリ
ズムを選択したものとすると、選択されたリズムを指定
するリズム指定データがワーキングエリア44のレジスタ
RHYPTNに記憶される。また、リズム選択に関するイベン
トが検知されるので、イベント有り(Y)となり、リズム
セツトのサブルーチンが実行される。このリズムセツト
のサブルーチンは選択されたリズム種類に応じてリズム
パターンメモリ48の先頭アドレスセツト等の処理を行な
うもので、第９図について後述される。Here, if one of the rhythm selection switches 20 is pressed to select a specific rhythm, the rhythm specification data for specifying the selected rhythm is stored in the register of the working area 44.
It is stored in RHYPTN. Further, since an event relating to rhythm selection is detected, it means that there is an event (Y), and the rhythm set subroutine is executed. This rhythm set subroutine performs processing such as the start address set of the rhythm pattern memory 48 according to the selected rhythm type, and will be described later with reference to FIG.

次に、リズム音量設定のためにノイズ系／ドラム系バラ
ンス調整用ボリユーム24及びトータル音量調整用ボリユ
ーム26を適宜位置に設定すると、ノイズ系音量データは
レジスタRHCLEVに、ドラム系音量データはレジスタRHDL
EVに、トータル音量データはレジスタTOTLEVにそれぞれ
記憶される。この場合に記憶される各音量データは対応
するボリユームの操作量に応じて０〜15のいずれかの値
を示すものである。また、リズム音量設定に関するイベ
ントが検知されるので、イベント有り(Y)となり、前述
したようにレジスタRHCLEV、RHDLEV及びTOTLEVと対数音
量テーブル52とを用いて音量制御信号ＬＶを発生するた
めの処理が行なわれる。Next, when the volume 24 for noise / drum system balance adjustment and the volume 26 for total volume adjustment are set to appropriate positions for rhythm volume setting, noise volume data is stored in register RHCLEV and drum volume data is stored in register RHDL.
EV and total volume data are stored in the register TOTLEV. Each volume data stored in this case indicates any value of 0 to 15 depending on the operation amount of the corresponding volume. Further, since an event related to rhythm volume setting is detected, there is an event (Y), and the processing for generating the volume control signal LV using the registers RHCLEV, RHDLEV and TOTLEV and the logarithmic volume table 52 is performed as described above. Done.

次に、リズムテンポ設定のためにリズムテンポ調整用ボ
リユーム28を適宜位置に設定すると、設定値に対応した
リズムテンポデータがレジスタTEMPOに記憶される。ま
た、リズムテンポ設定に関するイベントが検知されるの
で、イベント有り(Y)となり、レジスタTEMPOのリズムテ
ンポデータがリズムインターフエース58に出力される。
すなわち、第８図のリズムインターフエース58におい
て、アドレスバス70からの信号をデコードするデコーダ
72がタイミング信号RHYDEC１を発生すると、この信号は
テンポレジスタ74にロード信号Ｌとして供給されるの
で、レジスタ74にはデータバス76からデータビツト０〜
５（６ビツト）のリズムテンポデータがロードされる。
レジスタ74からのリズムテンポデータはテンポROM78に
よつてカウンタ80のためのプリセツトデータＰＳＤに変
換される。Next, when the rhythm tempo adjusting volume 28 is set at an appropriate position for setting the rhythm tempo, the rhythm tempo data corresponding to the set value is stored in the register TEMPO. Further, since an event related to rhythm tempo setting is detected, the event is present (Y), and the rhythm tempo data of the register TEMPO is output to the rhythm interface 58.
That is, in the rhythm interface 58 of FIG. 8, a decoder for decoding the signal from the address bus 70.
When 72 generates the timing signal RHYDEC1, this signal is supplied to the tempo register 74 as the load signal L, so that the register 74 receives the data bits 0 to 0 from the data bus 76.
Rhythm tempo data of 5 (6 bits) is loaded.
The rhythm tempo data from the register 74 is converted by the tempo ROM 78 into preset data PSD for the counter 80.

次に、リズムスタート／ストツプスイツチ22をスタート
位置にセツトすると、リズムスタートに関するイベント
が検知され、イベント有り(Y)となつてリズムランフラ
グがセツトされる。すなわち、レジスタRHYRUNに16進法
表示で「８０」（２進法表示で「１０００００００」）
がセツトされる。そして、第８図のリズムインターフエ
ースではリズムテンポ同期動作が行なわれる。詳しくい
うと、デコーダ72からのタイミング信号RHYDEC４に応じ
てフアンクシヨンレジスタ82に16進法表示で「０１」が
ロードされ、これに応じてレジスタ82はスタート信号Ｓ
ＴＲＴを発生し、しかる後自動的にクリアされる。スタ
ート信号ＳＴＲＴはＯＲゲート84を介して分周カウンタ
86をリセツトさせるので、カウンタ86はリセツトの後、
同期信号ＳＹＮを受信するクロツク源88からのクロツク
信号φの計数を開始する。カウンタ86はクロツク信号φ
を計数して一定値に達するとキヤリイアウト信号ＣＯ_１
を発生し、この信号ＣＯ_１はＯＲゲート84を介してカウ
ンタ86をリセツトさせる。このため、カウンタ86からは
一定周期で反復的にキヤリイアウト信号ＣＯ_１が送出さ
れ、カウンタ80に被計数入力ＣＫとして供給される。Next, when the rhythm start / stop switch 22 is set to the start position, an event related to the rhythm start is detected, and the rhythm run flag is set with an event present (Y). That is, "80" in hexadecimal notation in register RHYRUN ("10000000" in binary notation)
Is set. Then, in the rhythm interface shown in FIG. 8, a rhythm tempo synchronizing operation is performed. More specifically, the function register 82 is loaded with "01" in hexadecimal notation in response to the timing signal RHYDEC4 from the decoder 72, and accordingly, the register 82 is activated by the start signal S.
TRT is generated and then cleared automatically. The start signal STRT is supplied to the frequency division counter via the OR gate 84.
Since 86 is reset, the counter 86 resets after
The counting of the clock signal φ from the clock source 88 which receives the synchronizing signal SYN is started. Counter 86 is clock signal φ
When the count reaches a certain value, the carry-out signal CO ₁
This signal CO ₁ resets the counter 86 via the OR gate 84. Therefore, the carry-out signal CO ₁ is repeatedly sent from the counter 86 at a constant cycle and is supplied to the counter 80 as the counted input CK.

カウンタ80はＯＲゲート90からのスタート信号ＳＴＲＴ
に応じてプリセツトデータＰＳＤがロードされるもの
で、プリセツトデータＰＳＤに応じた分周比でカウンタ
86のキヤリイアウト信号ＣＯ_１を分周する。カウンタ80
からのキヤリイアウト信号ＣＯ_２はＯＲゲート90を介し
てカウンタ80にロード信号ＬＤとして供給されるように
なつているので、カウンタ80にはキヤリイアウト信号Ｃ
Ｏ_２の発生のたびにプリセツトデータＰＳＤがプリセツ
トされ、カウンタ80からは設定テンポに対応した周期で
反復的にキヤリイアウト信号ＣＯ_２が送出される。The counter 80 is the start signal STRT from the OR gate 90.
The preset data PSD is loaded in accordance with the above, and the counter is divided by the division ratio corresponding to the preset data PSD.
The carry-out signal CO _{1 of} 86 is divided. Counter 80
Since the carry-out signal CO ₂ from the counter is supplied to the counter 80 as the load signal LD via the OR gate 90, the carry-out signal C ₂ is supplied to the counter 80.
The preset data PSD is preset each time O ₂ is generated, and the carry-out signal CO ₂ is repeatedly sent from the counter 80 at a cycle corresponding to the set tempo.

ＯＲゲート90は最初にスタート信号ＳＴＲＴに応じて割
込命令信号ＩＮＴを発生した後、キヤリイアウト信号Ｃ
Ｏ_２の発生のたびに割込命令信号ＩＮＴを発生するよう
になつている。割込命令信号ＩＮＴは拍内タイミング０
〜11に対応して１拍内で12回発生されるようになつてお
り、割込命令信号ＩＮＴが発生されるたびに第７図に示
すようなリズム音発生のためのサブルーチンが割込処理
として実行される。従つて、分周カウンタ86がスタート
信号ＳＴＲＴによつてリセツトされた直後から設定テン
ポにしたがつたリズム音発生が可能になる。１拍内の12
回の割込タイミングのうちどのタイミングからリズム音
を発生させるかはリズム種類によつて異なり、具体的に
はリズムパターンメモリ48から読出されるリズムパター
ンデータに応じて決まる。The OR gate 90 first generates the interrupt command signal INT in response to the start signal STRT, and then the carry-out signal C.
The interrupt command signal INT is generated every time O ₂ is generated. The interrupt command signal INT is 0 within the beat
Corresponding to ~ 11, it is generated 12 times in one beat, and every time the interrupt command signal INT is generated, a subroutine for generating a rhythm sound as shown in FIG. Run as. Therefore, immediately after the frequency division counter 86 is reset by the start signal STRT, rhythm sound can be generated according to the set tempo. 12 in 1 beat
The timing at which the rhythm sound is generated among the interrupt timings depends on the rhythm type, and is specifically determined according to the rhythm pattern data read from the rhythm pattern memory 48.

上記のようにしてリズム音発生が開始された後は、自動
リズム音に合わせて鍵盤演奏を開始することができる。
通常、鍵盤演奏に先立つて、リズムスタートより前に楽
音選択用操作子18Aにより音色設定、音量設定等を含む
楽音選択操作がなされる。このような楽音選択操作はそ
の都度パネル走査により検知され、イベント有り(Y)と
なる。このため、楽音選択操作データの処理が行なわ
れ、処理されたデータは鍵楽音インターフエース16に供
給される。そして、鍵盤演奏が開始されると、押鍵がな
されるためにイベント有り(Y)となる。このため、押鍵
データの処理が行なわれ、処理された押鍵データはイン
ターフエース16に供給される。従つて、前述したように
してマニアル演奏音信号ＫＴＳが形成され、スピーカ40
Cからはマニアル演奏音が奏出される。After the rhythm sound is generated as described above, the keyboard performance can be started in synchronization with the automatic rhythm sound.
Usually, prior to the keyboard performance, a musical tone selection operation including a tone color setting and a volume setting is performed by the musical tone selection operator 18A before the rhythm start. Such a musical sound selection operation is detected by the panel scanning each time, and an event occurs (Y). Therefore, the musical tone selection operation data is processed, and the processed data is supplied to the key musical tone interface 16. Then, when the keyboard performance is started, there is an event (Y) because a key is pressed. Therefore, the key depression data is processed, and the processed key depression data is supplied to the interface 16. Therefore, the manual performance sound signal KTS is formed as described above, and the speaker 40
A manual performance sound is played from C.

鍵盤演奏中において、第６図の鍵盤・パネルの走査以降
の処理はイベントがあるたびになされるものであるが、
割込命令信号ＩＮＴが発生されるたびに（１拍内で12
回）割込処理のために中断され、割込処理完了のたびに
再開されるものである。While the keyboard is playing, the processing after the scanning of the keyboard and panel shown in FIG. 6 is performed every time there is an event.
Each time the interrupt command signal INT is generated (12 in 1 beat)
Times) interrupted for interrupt processing and restarted each time interrupt processing is completed.

鍵盤演奏中又は鍵盤演奏終了後にリズムスタート／スト
ツプスイツチ22をストツプ位置にセツトすると、リズム
ストツプに関するイベントが検知される。このため、イ
ベント有り(Y)となり、バツフアクリア等のリズムスト
ツプ処理が行なわれる。すなわち、第８図において、フ
アンクシヨンレジスタ82には、タイミング信号RHYDEC４
に応じて16進法表示で「０４」がロードされ、これに応
じてレジスタ82はバツフアクリア信号BUFCLを発生す
る。この信号ＢＵＦＣＬはＯＲゲート92を介してシフト
レジスタ（Ｓ／Ｒ）94に供給される一方、ＯＲゲート96
を介してシフトレジスタ98に供給される。シフトレジス
タ94及び98はいずれも８ステージ／１ビツトのもので、
クロツク信号φを同期信号ＳＹＮに応じて分周するチヤ
ンネル分周回路100からのチヤンネルタイミング信号Ｃ
ｈＴによつて調時されている。バツフアクリア信号ＢＵ
ＦＣＬはシフトレジスタ94及び98の内容を８チヤンネル
（８楽器）分すべて“１”にし、この後レジスタ82が自
動的にクリアされる。When the rhythm start / stop switch 22 is set to the stop position during the performance of the keyboard or after the end of the performance of the keyboard, an event relating to the rhythm stop is detected. For this reason, there is an event (Y), and rhythm stop processing such as buffer clear is performed. That is, in FIG. 8, the function register 82 stores the timing signal RHYDEC4.
In response to this, "04" is loaded in hexadecimal notation, and in response to this, the register 82 generates the buffer clear signal BUFCL. This signal BUFCL is supplied to the shift register (S / R) 94 via the OR gate 92, while the OR gate 96
Is supplied to the shift register 98 via. The shift registers 94 and 98 are both 8 stages / 1 bit,
A channel timing signal C from a channel frequency dividing circuit 100 that divides the clock signal φ according to the synchronization signal SYN.
It is timed by hT. Buffer clear signal BU
The FCL sets the contents of the shift registers 94 and 98 to "1" for all eight channels (eight musical instruments), and then the register 82 is automatically cleared.

次に、レジスタ82には、タイミング信号ＲＨＹＤＥＣ４
に応じて16進法表示で「２０」がロードされ、これに応
じてレジスタ82はデータ転送命令信号ＴＲＡＮを発生す
る。この信号ＴＲＡＮは、Ｐ／Ｓ変換回路102に供給さ
れる。このため、Ｐ／Ｓ変換回路102はシフトレジスタ9
4からの発音命令信号ＮＫＯＮ、シフトレジスタ98から
の消音命令信号ＮＫＯＦ、後述するシフトレジスタ118
からのピツチ及び音量レベル信号ＰＩＴ及びＬＥＶをそ
れぞれチヤンネルタイミング信号ChTに応じて１チヤン
ネル分づつロードして、クロツク信号φに応じて送出
し、それを８回くり返すことにより全８チヤンネル分の
各信号を順次シリアルデータＯＰＣとして送出する。こ
の場合、信号ＮＫＯＮ及びＮＫＯＦが各チヤンネル毎に
ともに“１”であるので、後述するように、この結果、
リズム音が強制的に減衰される。なお、レジスタ82は信
号ＴＲＡＮによるデータＯＰＣの送出の後自動的にクリ
アされる。Next, the register 82 stores the timing signal RHYDEC4.
Is loaded with "20" in hexadecimal notation, and in response, the register 82 generates the data transfer command signal TRAN. This signal TRAN is supplied to the P / S conversion circuit 102. For this reason, the P / S conversion circuit 102 operates in the shift register 9
The tone generation command signal NKON from 4, the mute command signal NKOF from the shift register 98, and the shift register 118 described later.
Pitch and volume level signals PIT and LEV from each are loaded one channel at a time according to the channel timing signal ChT, and are sent out according to the clock signal φ, and are repeated eight times to obtain a total of eight channels. The signals are sequentially transmitted as serial data OPC. In this case, since the signals NKON and NKOF are both "1" for each channel, this results in
The rhythm sound is forcibly attenuated. The register 82 is automatically cleared after sending the data OPC by the signal TRAN.

また、シフトレジスタ94及び98は、インバータ122及び1
24を介してＡＮＤゲート126及び128に供給されるデータ
転送命令信号ＴＲＡＮにより８チヤンネル分すべて
“０”になる。Further, the shift registers 94 and 98 include inverters 122 and 1
By the data transfer command signal TRAN supplied to the AND gates 126 and 128 via 24, all eight channels become "0".

この後は、リズム関係のレジスタをクリアすることによ
りイニシヤライズがなされる。After that, initialization is performed by clearing the rhythm-related registers.

次に、第９図を参照してリズムセツトのサブルーチンを
説明する。Next, the rhythm set subroutine will be described with reference to FIG.

まず、リズムランフラグRHYRUNの内容からリズムランか
判定される。フラグRHYRUNが０であればリズムラン（リ
ズム演奏中）でなく、０でなければリズムランである。
リズムスタート前はリズムランでない（Ｎである）の
で、進行拍数セツトの処理に移る。進行拍数は３拍子な
らば０〜２のいずれかであり、４拍子ならば０〜３のい
ずれかである。３拍子の場合の拍数０、１、２は小節内
タイミング（カウンタTIMINGのカウント値）の０〜11、
12〜23、24〜35にそれぞれ対応しており、４拍子の場合
の拍数０、１、２、３は小節内タイミングの０〜11、12
〜23、24〜35、36〜47にそれぞれ対応している。リズム
スタート前はいずれにしても拍数０であり、レジスタHK
PEに０が書込まれる。First, it is determined from the contents of the rhythm run flag RHYRUN whether the rhythm run. If the flag RHYRUN is 0, it is not a rhythm run (during rhythm playing), and if it is not 0, it is a rhythm run.
Before the rhythm starts, since it is not a rhythm run (it is N), it proceeds to the processing of the set number of progressive beats. The number of progressive beats is any of 0 to 2 if it is 3 beats, and is any of 0 to 3 if it is 4 beats. The number of beats 0, 1, 2 in the case of 3 beats is 0-11 of the timing within the bar (count value of the counter TIMING),
It corresponds to 12 to 23 and 24 to 35 respectively, and the number of beats 0, 1, 2, 3 in the case of 4 beats is 0 to 11 and 12 of the intra-bar timing.
It corresponds to ~ 23, 24-35, 36-47 respectively. Before the rhythm starts, the number of beats is 0 in any case, and the register HK
0 is written in PE.

次に、再びリズムランか判定される。リズムスタート前
はリズムランでないので、リズムパターンメモリ48のた
めの先頭アドレスセツトの処理に移る。この処理は、レ
ジスタRHYPTNからのリズム指定データに基づいてパター
ン先頭アドレスメモリ50の内容を読出し、先頭アドレス
メモリRHYROMにセツトするもので、メモリ50からはリズ
ム指定データの指示する特定のリズムに対応した先頭ア
ドレスデータが読出され、メモリRHYROMに書込まれる。Next, it is determined again whether or not the rhythm run. Since the rhythm run is not performed before the rhythm start, the process goes to the processing of the start address set for the rhythm pattern memory 48. This processing reads the contents of the pattern head address memory 50 based on the rhythm designation data from the register RHYPTN and sets it in the head address memory RHYROM. From the memory 50, it corresponds to the specific rhythm designated by the rhythm designation data. The head address data is read and written in the memory RHYROM.

次に、メモリRHYROMからの先頭アドレスデータに基づい
てリズムパターンデータ読出し及びアドレスポインタセ
ツトの処理が行なわれる。すなわち、この処理では、リ
ズムパターンメモリ48から特定のリズムに対応したリズ
ムパターンデータが読出され、レジスタＨＫＰＥ及びカ
ウンタTIMINGの内容に応じて次の割込処理時に最初に読
出されるべきチヤンネル・タイミングデータ（イベント
データの１バイト目のデータ）がサーチされ、そのチヤ
ンネル・タイミングデータのアドレスがアドレスポイン
タＲＨＰＮＴにセツトされる。リズムスタート前はレジ
スタＨＫＰＥ及びカウンタTIMINGの内容がいずれも０で
あるのでアドレスポインタＲＨＰＮＴには先頭アドレス
の次のアドレスを示すべく１が書込まれる。Next, rhythm pattern data reading and address pointer set processing are performed based on the head address data from the memory RHYROM. That is, in this process, the rhythm pattern data corresponding to a specific rhythm is read from the rhythm pattern memory 48, and the channel timing data to be read first in the next interrupt process according to the contents of the register HKPE and the counter TIMING. The (first byte data of the event data) is searched, and the address of the channel timing data is set in the address pointer RHPNT. Before the rhythm starts, the contents of the register HKPE and the counter TIMING are both 0, so 1 is written in the address pointer RHPNT to indicate the address next to the start address.

次に、リズムパターンメモリ48から読出された特定のリ
ズムに対応する楽器グループナンバデータがパネルデー
タインターフエース62に送出され、これに応じてインタ
ーフエース62は第５図ＰＡＮ(B)に示すようなリズム制
御信号をリズム音発生回路60に供給する。Next, the instrument group number data corresponding to the specific rhythm read from the rhythm pattern memory 48 is sent to the panel data interface 62, and the interface 62 responds to this as shown in PAN (B) of FIG. The rhythm control signal is supplied to the rhythm sound generation circuit 60.

この後、リズム指定データの示す特定のリズムが３拍子
であるか判定され、３拍子であればレジスタTMPMAXに最
大タイミング値35がセツトされ、３拍子でない（４拍子
である）ならばレジスタTMPMAXに最大タイミング値47が
セツトされる。After this, it is determined whether or not the specific rhythm indicated by the rhythm designation data has three beats. If it is three beats, the maximum timing value 35 is set, and if it is not three beats (four beats), the register TMPMAX is set. The maximum timing value 47 is set.

上記したのは、リズムスタート前のリズムセツト処理の
流れであるが、リズムスタート後にリズム変更があつた
場合のリズムセツト処理の流れは次のようになる。この
場合、リズムがスタートしているので、リズムランであ
る(Y)と判定され、パターンチエンジフラグPCHNGFがセ
ツトされる。すなわち、フラグPCHNGFには16進法表示で
「０１」が書込まれ、これによつて次の割込タイミング
で前のリズム音を強制的に減衰させることが可能にな
る。The above is the flow of the rhythm set processing before the rhythm start, but the flow of the rhythm set processing when the rhythm is changed after the rhythm start is as follows. In this case, since the rhythm has started, it is determined to be a rhythm run (Y), and the pattern change flag PCHNGF is set. That is, "01" is written in the flag PCHNGF in hexadecimal notation, which allows the previous rhythm sound to be forcibly attenuated at the next interrupt timing.

次に、進行拍数セツトの処理に移り、レジスタＨＫＰＥ
にはリズム変更時の進行拍数、例えば２（３拍目に対
応）が書込まれる。このとき、小節タイミングカウンタ
TIMINGの内容はレジスタＨＫＰＥの内容が２であれば24
〜35のいずれかの値であり、例えば29である。Next, move to the processing of the set number of beats, and register HKPE.
The number of progressing beats when changing the rhythm, for example, 2 (corresponding to the third beat) is written in. At this time, the bar timing counter
The content of TIMING is 24 if the content of register HKPE is 2.
It is any value from 35 to 35, for example, 29.

この後、再びリズムランであるか判定され、リズムラン
であるので、拍エンド／リターンフラグRHHENDクリアの
処理に移る。この処理はフラグRHHENDに０を書込むもの
で、この後アドレスポインタＲＨＰＮＴを新たにセツト
するので、後述の割込処理を進行させるために必要なも
のである。After this, it is judged again whether or not the rhythm run, and since it is the rhythm run, the process moves to the beat end / return flag RHHEND clear processing. This processing writes 0 to the flag RHHEND, and after that, the address pointer RHPNT is newly set, which is necessary for advancing the interrupt processing described later.

次に、リズムパターンメモリ48のための先頭アドレスセ
ツトの処理がなされる。この場合、レジスタRHYPTNには
新たに選択されたリズムに対応するリズム指定データが
入つているので、パターン先頭アドレスメモリ50からは
新たに選択されたリズムに対応する先頭アドレスデータ
が読出され、先頭アドレスメモリRHYROMに書込まれる。Next, processing of the head address set for the rhythm pattern memory 48 is performed. In this case, since the register RHYPTN contains the rhythm designating data corresponding to the newly selected rhythm, the leading address data corresponding to the newly selected rhythm is read from the pattern leading address memory 50 and the leading address is read. Written to memory RHYROM.

次に、メモリRHYROMからの先頭アドレスデータに基づい
てリズムパターンメモリ48から新たに選択されたリズム
に対応するリズムパターンデータが順次読出され、アド
レスポインタセツト処理がなされる。この処理におい
て、レジスタＨＫＰＥの内容が０であれば（１拍目であ
れば）カウンタTIMINGのデータと拍内タイミングデータ
ＴＭＧとを直接比較するが、レジスタHKPEの内容が１以
上（２拍目以降）であれば、リズムパターンデータを順
次読出し、拍変化フラグRDISPFが“１”になるたびに
（拍エンドになるたびに）カウンタTIMINGのデータから
12を差引いて拍内タイミングデータＴＭＧと比較する。
そして、この比較において両者が一致したときのチヤン
ネル・タイミングデータのアドレスがアドレスポインタ
ＲＨＰＮＴにセツトされる。Next, the rhythm pattern data corresponding to the newly selected rhythm is sequentially read from the rhythm pattern memory 48 based on the head address data from the memory RHYROM, and the address pointer set process is performed. In this process, if the content of the register HKPE is 0 (if it is the first beat), the data of the counter TIMING is directly compared with the in-beat timing data TMG, but the content of the register HKPE is 1 or more (after the second beat). ), The rhythm pattern data is sequentially read, and the counter TIMING data is read each time the beat change flag RDISPF becomes “1” (at the end of the beat).
Subtract 12 and compare with in-beat timing data TMG.
Then, in this comparison, the address of the channel timing data when the both coincide with each other is set in the address pointer RHPNT.

例えば、前述したようにレジスタＨＫＰＥに２が、カウ
ンタTIMINGに29がそれぞれ入つているものとすると、拍
変化フラグRDISPFが１拍目の終りと２拍目の終りとでそ
れぞれ“１”になるので、タイミング値29から12が２回
差引かれる。そして、この結果得られた値５と３拍目の
拍内タイミングデータＴＭＧの値とが比較され、３拍目
のタイミング値５のチヤンネル・タイミングデータの読
出時に一致が得られる。従つて、アドレスポインタＲＨ
ＰＮＴにはかかる一致が得られたときのアドレスがセツ
トされ、次の割込タイミングでは新たに選択されたリズ
ムに対応するリズムパターンデータが３拍目のタイミン
グ値５のものから読出開始されることになる。For example, if 2 is stored in the register HKPE and 29 is stored in the counter TIMING as described above, the beat change flag RDISPF becomes "1" at the end of the first beat and the end of the second beat, respectively. , Timing values 29 to 12 are subtracted twice. Then, the value 5 obtained as a result is compared with the value of the in-beat timing data TMG of the third beat, and a match is obtained when the channel timing data of the timing value 5 of the third beat is read. Therefore, the address pointer RH
The address when such a match is obtained is set in the PNT, and at the next interrupt timing, the reading of the rhythm pattern data corresponding to the newly selected rhythm is started from the timing value 5 of the third beat. become.

上記のようなアドレスポインタセツトの後は、新たに選
択されたリズムに関して楽器グループナンバデータの送
出、３拍子か４拍子かの判定、最大タイミングセツトの
各処理が前述のリズムスタート前の場合と同様にして行
なわれる。After the address pointer set as described above, the instrument group number data is transmitted for the newly selected rhythm, and whether the time signature is 3 beats or 4 beats and the maximum timing set are the same as before the rhythm start. Will be done.

次に、第10図を参照して割込処理のサブルーチンを説明
する。Next, the interrupt processing subroutine will be described with reference to FIG.

割込命令信号ＩＮＴが発生されると、各レジスタの内容
をメモリに転送し、セーブする。そして、前述したと同
様にしてリズムランフラグRHYRUNの内容からリズムラン
か判定される。リズムスタート／ストツプスイツチ22を
スタート位置にセツトした後はフラグRHYRUNの内容が０
でないので、リズムラン(Y)と判定される。When the interrupt command signal INT is generated, the contents of each register are transferred to the memory and saved. Then, similarly to the above, it is determined from the contents of the rhythm run flag RHYRUN whether the rhythm run. After the rhythm start / stop switch 22 is set to the start position, the content of the flag RHYRUN is 0.
Therefore, it is determined to be a rhythm run (Y).

次に、パターンチエンジフラグPCHNGFの内容からリズム
変更か判定される。フラグPCHNGFが０であればリズム変
更でなく、０でなければリズム変更である。通常、リズ
ムスタート直後はリズム変更しないので、この場合は第
11図のリズムパターン処理のサブルーチンに移る。Next, it is determined from the contents of the pattern change flag PCHNGF whether the rhythm has been changed. If the flag PCHNGF is 0, it means that the rhythm is not changed, and if it is not 0, it means that the rhythm is changed. Normally, the rhythm is not changed immediately after the rhythm starts.
11 Moves to the rhythm pattern processing subroutine shown in FIG.

第11図においては、まず拍エンド／リターンフラグRHHE
NDの内容から拍エンドか判定される。リズムスタート直
後は拍エンドでない（フラグRHHENDは１でない）ので、
アドレスポインタＲＨＰＮＴの内容をＹレジスタに移
す。そして、先頭アドレスメモリRHYROMとＹレジスタと
を加算した値をアドレスとして用いて、選択されたリズ
ムに対応する最初のイベントデータＥＶＴから１バイト
目のデータすなわちチヤンネルナンバＣＨＮ及び拍内タ
イミングＴＭＧからなるチヤンネル・タイミングデータ
をリズムパターンメモリ48から読出し、Ａレジスタに入
れる。In FIG. 11, first, beat end / return flag RHHE
It is determined from the contents of ND whether it is the end of the beat. Immediately after the rhythm starts, there is no beat end (flag RHHEND is not 1), so
The content of the address pointer RHPNT is moved to the Y register. Then, using the value obtained by adding the head address memory RHYROM and the Y register as an address, the first byte data from the first event data EVT corresponding to the selected rhythm, that is, the channel number CHN and the channel consisting of the beat timing TMG. -Read the timing data from the rhythm pattern memory 48 and put it in the A register.

次に、Ａレジスタのチヤンネル・タイミングデータをＸ
レジスタに転送した後、Ｘレジスタのチヤンネル・タイ
ミングデータからその下位４ビツトの拍内タイミングデ
ータＴＭＧを抽出してＡレジスタに入れる。すなわち、
この状態では、Ａレジスタに拍内タイミングデータＴＭ
Ｇが、ＸレジスタにはチヤンネルナンバデータＣＨＮと
拍内タイミングデータＴＭＧとが入つていることにな
る。Next, set the channel timing data of the A register to X.
After transferring to the register, the in-beat timing data TMG of the lower 4 bits is extracted from the channel timing data of the X register and placed in the A register. That is,
In this state, the in-beat timing data TM is stored in the A register.
G, the channel number data CHN and the in-beat timing data TMG are stored in the X register.

次に、Ａレジスタの内容すなわち拍内タイミングデータ
ＴＭＧと拍内タイミングカウンタＴＭＰＣＮＴの内容と
を比較することによつてタイミング一致か判定される。
このとき、タイミング一致が得られないものとすると、
このことは最初の拍内タイミング（カウンタTMPCNTのカ
ウント値０）では発音すべきイベントデータがないこと
を意味する。この場合には、Ａレジスタの拍内タイミン
グデータＴＭＧの値が16進の「ＯＤ」以上か、すなわち
拍エンド／リターンか判定される。今は拍エンド／リタ
ーンでないので、Ｙレジスタの内容をアドレスポインタ
ＲＨＰＮＴに転送してリズムパターン処理を終る。Next, by comparing the contents of the A register, that is, the in-beat timing data TMG with the contents of the in-beat timing counter TMPCNT, it is determined whether the timings match.
At this time, assuming that timing agreement cannot be obtained,
This means that there is no event data to be sounded at the first in-beat timing (count value of counter TMPCNT is 0). In this case, it is determined whether the value of the in-beat timing data TMG in the A register is hexadecimal "OD" or more, that is, the end / return of the beat. Since it is not the beat end / return now, the contents of the Y register are transferred to the address pointer RHPNT and the rhythm pattern processing is ended.

次に、第10図のデータ転送命令出力の処理に移る。この
処理は、先にリズムストツプに関して述べたと同様に行
なわれ、第８図のＰ／Ｓ変換回路102は全ビツト“０”
のシリアルデータＯＰＣを８楽器分順次に送出する。従
つて、この場合は、選択されたリズムについていずれの
楽器音も発生されない。Next, the process for outputting the data transfer instruction in FIG. 10 is started. This processing is performed in the same manner as described above for the rhythm stop, and the P / S conversion circuit 102 in FIG. 8 outputs all bits "0".
Serial data OPC of 8 musical instruments are sequentially transmitted. Therefore, in this case, no musical instrument sound is generated for the selected rhythm.

この後、カウンタTMPCNTを１カウント歩進してから、カ
ウンタTMPCNTのカウント値が11を越えたか、すなわち拍
オーバーか判定される。今は拍オーバーでないので、小
節内タイミングカウンタTIMINGを１カウント歩進してか
ら、先にセーブされているレジスタ内容を復帰させる。
これで最初の割込処理を終り、第６図の鍵盤・パネルの
走査等の通常処理に戻る。After that, after the counter TMPCNT is incremented by 1 count, it is determined whether the count value of the counter TMPCNT exceeds 11, that is, whether the beat is over. Since it is not over beat now, the timing counter TIMING in the bar is incremented by one count, and then the previously saved register contents are restored.
This completes the first interrupt process and returns to the normal process such as the keyboard / panel scanning shown in FIG.

２回目以降の割込処理もタイミング一致が得られない限
り上記と同様に行なわれる。The second and subsequent interrupt processes are also performed in the same manner as above unless timing agreement is obtained.

ところで、最初の拍内タイミングデータＴＭＧがタイミ
ング値５を示しているものとすると、６回目の割込処理
の際に第11図の処理でタイミング一致が得られる。この
場合には、Ｙレジスタの内容に１が加算され、読出アド
レスが１つ進む。そして、先頭アドレスメモリRHYROMと
Ｙレジスタとを用いて、最初のイベントデータＥＶＴか
ら２バイト目のデータすなわちピツチＰＩＴ及び音量レ
ベルＬＥＶからなるピツチ・レベルデータがリズムパタ
ーンメモリ48から読出され、Ａレジスタに書込まれる。By the way, assuming that the first intra-beat timing data TMG indicates the timing value 5, the timing coincidence is obtained by the processing of FIG. 11 during the sixth interrupt processing. In this case, 1 is added to the contents of the Y register and the read address is advanced by 1. Then, using the head address memory RHYROM and the Y register, the data of the second byte from the first event data EVT, that is, the pitch level data consisting of the pitch PIT and the volume level LEV is read from the rhythm pattern memory 48 and stored in the A register. Written.

次に、データ出力の処理が行なわれる。すなわち、Ａレ
ジスタのピツチ・レベルデータのうち、レベルデータＬ
ＥＶはデータビツト０〜２の３ビツトの信号として第８
図のデータバス76に送出されると共にピツチデータＰＩ
Ｔはデータビツト４〜７の４ビツトの信号としてデータ
バス76に送出される。そして、これら合計７ビツトのピ
ツチ・レベルデータはタイミング信号ＲＨＹＤＥＣ２に
応じてデータレジスタ104にロードされる。Next, a data output process is performed. That is, of the pitch / level data of the A register, the level data L
EV is the 8th bit as a 3-bit signal of data bits 0-2.
The data is sent to the data bus 76 in the figure and the pitch data PI
T is sent to the data bus 76 as a 4-bit signal of data bits 4-7. Then, the 7-bit total of the pitch level data is loaded into the data register 104 in response to the timing signal RHYDEC2.

また、ＸレジスタのチヤンネルナンバデータＣＨＮはデ
ータビツト４〜６の３ビツトの信号としてデータバス76
に送出され、タイミング信号RHYDEC３に応じてチヤンネ
ルレジスタ106にロードされる。このとき、タイミング
信号ＲＨＹＤＥＣ３はＲ−Ｓフリツプフロツプ108をセ
ツトさせるので、フリツプフロツプ108の出力Ｑ＝
“１”によりＡＮＤゲート110が導通状態となる。比較
回路112はチヤンネルタイミング信号ＣｈＴを計数する
チヤンネルカウンタ114の計数出力とチヤンネルレジス
タ106からのチヤンネルナンバデータＣＨＮとを比較し
て両者が一致すると、一致信号ＥＱ＝“１”を発生す
る。この一致信号ＥＱはＡＮＤゲート110を介してフリ
ツプフロツプ108をリセツトさせる一方、ＡＮＤゲート1
10からセレクタ116に入力Ｂを選択するための選択信号
ＳＢとして供給される。このため、データレジスタ104
からのピツチ・レベルデータはセレクタ116を介して８
ステージ／５ビツトのシフトレジスタ118に供給され、
ストアされる。The channel number data CHN of the X register is used as a 3-bit signal of data bits 4 to 6 on the data bus 76.
And is loaded into the channel register 106 according to the timing signal RHYDEC3. At this time, since the timing signal RHYDEC3 sets the RS flip-flop 108, the output Q of the flip-flop 108 =
The "1" makes the AND gate 110 conductive. The comparison circuit 112 compares the count output of the channel counter 114 for counting the channel timing signal ChT with the channel number data CHN from the channel register 106, and when they match, a coincidence signal EQ = "1" is generated. This coincidence signal EQ resets the flip-flop 108 via the AND gate 110, while the AND gate 1
It is supplied from 10 to the selector 116 as a selection signal SB for selecting the input B. Therefore, the data register 104
Pitch level data from 8 via selector 116
It is supplied to the stage / 5-bit shift register 118,
Stored.

ＡＮＤゲート110からの一致信号ＥＱはまた、ＯＲゲー
ト92を介してシフトレジスタ94に供給され、ストアされ
ると共に、インバータ120及びＡＮＤゲート128を介して
信号“０”としてシフトレジスタ98に供給され、ストア
される。シフトレジスタ94、98及び118はチヤンネルタ
イミング信号ＣｈＴで互いに同期して動作しており、各
々の対応するステージにストアされた特定のリズム楽器
（例えばハイハツトシンバル）に関するデータはチャン
ネルタイミング信号ＣｈＴに応じて循環的に記憶され
る。この場合に記憶される信号ＮＫＯＮ及びＮＫＯＦは
それぞれ“１”及び“０”である。The coincidence signal EQ from the AND gate 110 is also supplied to the shift register 94 via the OR gate 92 and stored therein, and is also supplied to the shift register 98 as the signal “0” via the inverter 120 and the AND gate 128, Stored. The shift registers 94, 98 and 118 operate in synchronization with each other with the channel timing signal ChT, and the data regarding a specific rhythm instrument (for example, a hi-hat cymbal) stored in each corresponding stage depends on the channel timing signal ChT. It is memorized cyclically. The signals NKON and NKOF stored in this case are "1" and "0", respectively.

上記のようなデータ出力処理の後は、Ｙレジスタ内容に
さらに１を加えて読出アドレスが歩進される。そして、
先頭アドレスメモリRHYROM及びＹレジスタを用いて、２
番目のイベントデータＥＶＴのチヤンネル・タイミング
データがリズムパターンメモリ48から読出され、Ａレジ
スタに書込まれる。After the data output processing as described above, the read address is incremented by adding 1 to the contents of the Y register. And
2 using the start address memory RHYROM and Y register
The channel timing data of the th event data EVT is read from the rhythm pattern memory 48 and written in the A register.

次に、前述したと同様に、Ａレジスタの内容をＸレジス
タに転送してから拍内タイミングデータＴＭＧを抽出
し、Ａレジスタに入れる。そして、前述したと同様にＡ
レジスタの内容とカウンタTMPCNTの内容とを比較するこ
とによりタイミング一致か判定され、もしタイミング一
致であれば前回同様にピツチ・レベルデータの読出しが
行なわれ、以下同様の動作がくりかえされる。この結
果、拍内タイミング「５」で発音すべきすべての楽器
（最大で８つの楽器）に関するデータが第８図のシフト
レジスタ94、98及び118にストアされる。なお、レジス
タ94、98及び118において、発音しない楽器に対応する
チヤンネルは全ビツト“０”である。Next, in the same manner as described above, the contents of the A register are transferred to the X register, and then the in-beat timing data TMG is extracted and placed in the A register. Then, as described above, A
By comparing the contents of the register and the contents of the counter TMPCNT, it is judged whether or not the timing coincides. If the timing coincides, the pitch level data is read out in the same manner as the previous time, and the same operation is repeated thereafter. As a result, data concerning all musical instruments (up to eight musical instruments) to be sounded at the in-beat timing "5" are stored in the shift registers 94, 98 and 118 of FIG. In the registers 94, 98, and 118, the channels corresponding to musical instruments that do not produce sound are all bits "0".

拍内タイミング５のイベントデータがすべて読出された
後は、５より大きい拍内タイミング値を示すタイミング
データＴＭＧが読出され、Ａレジスタに書込まれるの
で、タイミング一致が得られなくなり、拍エンド／リタ
ーンかの判定に移る。今は拍エンド／リターンでないの
で、Ｙレジスタの内容をアドレスポインタＲＨＰＮＴに
移してリズムパターン処理を終る。なお、このときアド
レスポインタＲＨＰＮＴには、先にＡレジスタに書込ま
れたタイミングデータＴＭＧのアドレスが書込まれ、こ
のアドレスから次回のイベントデータ読出しが開始され
る。After all the event data of in-beat timing 5 is read out, timing data TMG indicating an in-beat timing value larger than 5 is read out and written in the A register. Move to the decision. Since it is not the beat end / return now, the contents of the Y register are moved to the address pointer RHPNT and the rhythm pattern processing is ended. At this time, the address of the timing data TMG previously written in the A register is written in the address pointer RHPNT, and the next event data reading is started from this address.

次に、第10図のデータ転送命令出力の処理に移り、前述
したと同様に第８図のシフトレジスタ94、98、118の内
容が１楽器分毎にＰ／Ｓ変換回路102にロードされ、こ
の変換回路102からシリアルデータＯＰＣが１楽器分毎
に８楽器分順次に送出され、この送出データのうち発音
命令信号ＮＫＯＮが“１”になつているデータに基づい
て対応するリズム音が奏出される。なお、シリアルデー
タＯＰＣの送出動作中、転送命令信号ＴＲＡＮ＝“１”
はそれぞれインバータ122及び124を介してＡＮＤゲート
126及び128を非導通制御するので、シフトレジスタ94及
び98はクリアされる。また、インバータ120の出力信号
“１”はセレクタ116に入力Ａを選択するための信号Ｓ
Ａとして供給されるので、シフトレジスタ118のデータ
はセレクタ116を介して循環的に記憶される。Next, the processing shifts to the output of the data transfer instruction of FIG. 10, and the contents of the shift registers 94, 98, 118 of FIG. 8 are loaded into the P / S conversion circuit 102 for each musical instrument in the same manner as described above. From this conversion circuit 102, serial data OPC is sequentially transmitted for each one musical instrument for eight musical instruments, and a corresponding rhythm sound is produced based on the data in which the tone generation command signal NKON is "1" among the transmitted data. Be done. During the operation of transmitting the serial data OPC, the transfer command signal TRAN = "1"
AND gates via inverters 122 and 124, respectively
The shift registers 94 and 98 are cleared because they control the non-conduction of 126 and 128. Further, the output signal “1” of the inverter 120 is the signal S for selecting the input A to the selector 116.
Since it is supplied as A, the data in the shift register 118 is cyclically stored through the selector 116.

この後は、第10図において、前述したと同様にカウンタ
TMPCNT及びTIMINGをそれぞれ１カウント歩進させてから
各レジスタ内容を復帰させて６回目の割込処理を終る。After this, in FIG. 10, in the same way as described above, the counter
After incrementing TMPCNT and TIMING by one count, the contents of each register are restored and the sixth interrupt processing is completed.

１拍目において、上記のような発音を伴う又は伴わない
割込処理が何回かくりかえされると、Ａレジスタに最初
の拍エンドデータＢＥの下位４ビツトが書込まれる。こ
のため、第11図の拍エンド／リターンかの判定結果が肯
定的(Y)となり、リターンかの判定が行なわれる。今は
リターンではないので、拍エンド／リターンフラグRHHE
NDセツトの処理に移り、フラグRHHENDにはＡレジスタの
内容（拍エンドリターンＢＥの下位４ビツト）が書込ま
れる。そして、Ｙレジスタ内容が変更される。この場
合、拍エンドであるので、Ｙレジスタの内容は最初の拍
エンドデータＢＥの次のデータ（２拍目の最初のチヤン
ネル・タイミングデータ）のアドレスに変更される。When the interrupt process with or without the above-described sound generation is repeated several times at the first beat, the lower 4 bits of the first beat end data BE are written in the A register. Therefore, the determination result of beat end / return in FIG. 11 is affirmative (Y), and determination of return is made. Since it is not a return now, beat end / return flag RHHE
Moving to the processing of the ND set, the contents of the A register (the lower 4 bits of the beat end return BE) are written in the flag RHHEND. Then, the contents of the Y register are changed. In this case, since it is the beat end, the content of the Y register is changed to the address of the data next to the first beat end data BE (the first channel timing data of the second beat).

この後は、Ｙレジスタの内容をアドレスポインタＲＨＰ
ＮＴに移してリズムパターン処理を終る。After this, the contents of the Y register are changed to the address pointer RHP.
Move to NT and finish rhythm pattern processing.

次に、第10図のデータ転送命令出力以降の処理に移り、
前述したと同様にしてリズム音が奏出され、この回の割
込処理が終る。Next, move on to the processing after the data transfer instruction output in FIG.
A rhythm sound is produced in the same manner as described above, and this interrupt processing ends.

次の割込処理では、上記のように拍エンド／リターンフ
ラグRHHENDが拍エンドにセツトされているので、第11図
の拍エンドかの判定結果が肯定的(Y)となり、第11図の
ルーチンは直ちにエンドとなる。そして、第10図のデー
タ転送命令出力以降の処理がなされるが、ＮＫＯＮ及び
ＮＫＯＦがともに“０”であるのでリズム音は発生され
ない。In the next interrupt processing, the beat end / return flag RHHEND is set to the beat end as described above, so the judgment result of the beat end in FIG. 11 becomes positive (Y), and the routine in FIG. Will end immediately. Then, the processing after the output of the data transfer command in FIG. 10 is performed, but since NKON and NKOF are both "0", no rhythm sound is generated.

このようにリズム音が発生されない割込処理が何回かく
りかえされると、カウンタTMPCNTのカウント値が12にな
る。すると、第10図の拍オーバーかの判定結果が肯定的
(Y)となり、小節内タイミングカウンタTIMINGが１カウ
ント歩進されて、カウント値12になる。When the interrupt processing in which the rhythm sound is not generated is repeated several times, the count value of the counter TMPCNT becomes 12. Then, the judgment result of whether the beat is over in Fig. 10 is positive.
(Y) is reached, and the intra-bar timing counter TIMING is incremented by 1 to reach the count value 12.

次に小節オーバーか判定されるが、今は小節オーバーで
ないので、拍エンド／リターンフラグRHHENDリセツトの
処理に移る。すなわち、フラグRHHENDには０が書込まれ
る。そして、カウンタTMPCNTをリセツトさせてから各レ
ジスタ内容を復帰させて１拍目の最後の割込処理を終
る。Next, it is judged whether the measure is over. However, since it is not over the measure now, the process moves to the beat end / return flag RHHEND reset. That is, 0 is written in the flag RHHEND. Then, after resetting the counter TMPCNT, the contents of each register are restored and the final interrupt processing of the first beat is completed.

２拍目の最初の割込処理では、先にフラグRHHENDがリセ
ツトされているので、第11図の拍エンドかの判定結果が
否定的(N)となり、Ｙレジスタには、アドレスポインタ
ＲＨＰＮＴから、最初の拍エンドデータＢＥの次のデー
タのアドレスがセツトされる。このため、イベントデー
タ読出しは２拍目の最初のチヤンネル・タイミングデー
タから開始される。In the first interrupt processing of the second beat, since the flag RHHEND has been reset first, the judgment result as to whether it is the beat end in FIG. 11 is negative (N), and in the Y register, from the address pointer RHPNT, The address of the next data of the first beat end data BE is set. Therefore, the event data reading is started from the first channel timing data of the second beat.

２拍目の最初の割込処理が終つた後は、前述したと同様
にして発音を伴う又は伴わない割込処理が第３図のフオ
ーマツトの最終拍までくりかえされる。そして、最終拍
において、割込処理が何回かくりかえされると、Ａレジ
スタにはリターンデータＲＴＮの下位４ビツトが書込ま
れる。このため、第11図の拍エンド／リターンかの判定
結果が肯定的(Y)となり、リターンかの判定がなされ
る。今はリターンであるので、Ｙレジスタがリセツトさ
れる。すなわち、Ｙレジスタに16進法表示で「００」が
書込まれる。After the first interrupt processing of the second beat is completed, the interrupt processing with or without sounding is repeated until the final beat of the format shown in FIG. 3 in the same manner as described above. When the interrupt process is repeated several times at the last beat, the lower 4 bits of the return data RTN are written in the A register. Therefore, the determination result of beat end / return in FIG. 11 is affirmative (Y), and determination of return is made. Since it is a return now, the Y register is reset. That is, "00" is written in the Y register in hexadecimal notation.

次に、拍エンド／リターンフラグRHHENDセツトの処理が
なされ、フラグRHHENDにはＡレジスタの内容（リターン
データＲＴＮの下位４ビツト）が書込まれる。そして、
Ｙレジスタ内容が変更される。この場合、リターンであ
るので、Ｙレジスタの内容は先頭アドレスの次のアドレ
ス（最初のチヤンネル・タイミングデータに対応）に変
更される。Next, the beat end / return flag RHHEND set is processed, and the contents of the A register (lower 4 bits of return data RTN) are written in the flag RHHEND. And
The Y register contents are changed. In this case, since it is a return, the contents of the Y register are changed to the address next to the start address (corresponding to the first channel timing data).

この後は、Ｙレジスタの内容をアドレスポインタＲＨＰ
ＮＴに転送してリズムパターン処理を終る。After this, the contents of the Y register are changed to the address pointer RHP.
Transfer to NT to finish rhythm pattern processing.

次に、第10図のデータ転送命令出力以降の処理に移り、
前述したと同様にしてリズム音が奏出され、この回の割
込処理が終る。Next, move on to the processing after the data transfer instruction output in FIG.
A rhythm sound is produced in the same manner as described above, and this interrupt processing ends.

次の割込処理では、上記のように拍エンド／リターンフ
ラグRHHENDがリターンにセツトされているので、第11図
の拍エンドかの判定結果が肯定的(Y)となり、第11図の
ルーチンはエンドとなる。そして、第10図のデータ転送
命令出力以降の処理がなされるが、リズム音は発生され
ない。In the next interrupt processing, since the beat end / return flag RHHEND is set to return as described above, the judgment result of the beat end in FIG. 11 becomes affirmative (Y), and the routine in FIG. It will be the end. Then, the processing after the output of the data transfer command in FIG. 10 is performed, but no rhythm sound is generated.

このようにリズム音が発生されない割込処理が何回かく
りかえされると、カウンタTIMINGのカウント値が３拍子
ならば36、４拍子ならば48になる。そして、第10図で小
節オーバーかの判定がなされる。この判定はカウンタTI
MINGの内容と最大タイミングレジスタTMPMAXの内容とを
比較して前者の値が後者の値を越えたか調べるもので、
今は越えた（Ｙ）と判定される。In this way, if the interrupt processing in which the rhythm sound is not generated is repeated several times, the count value of the counter TIMING becomes 36 if the count value is 3 beats and 48 if the count value is 4 beats. Then, in FIG. 10, it is judged whether the bar is over. This judgment is counter TI
It compares the contents of MING with the contents of the maximum timing register TMPMAX to check if the former value exceeds the latter value.
It is now judged to have exceeded (Y).

次に、拍エンド／リターンフラグRHHENDがリセツトされ
る。そして、カウンタTIMING及びTMPCNTをリセツトさせ
てから各レジスタ内容を復帰させて最終拍の最後の割込
処理を終る。Next, the beat end / return flag RHHEND is reset. Then, after resetting the counters TIMING and TMPCNT, the contents of each register are restored to complete the last interrupt processing of the final beat.

この後は、アドレスポインタＲＨＰＮＴに先頭アドレス
の次のアドレスがセツトされているので、第３図のフオ
ーマツトの最初の拍から上記したと同様の割込処理がく
りかえされ、記憶したリズムパターンに従つて反復的に
リズム音が奏出される。After this, since the address next to the start address is set in the address pointer RHPNT, the same interrupt processing as described above is repeated from the first beat of the format shown in FIG. 3, and according to the stored rhythm pattern. Rhythm sounds are played repeatedly.

上記したのは、リズムスタート／ストツプスイツチ22を
スタート位置にセツトした直後からのリズム音発生動作
であるが、リズムスタート後にリズム変更した場合の動
作は次のようになる。すなわち、この場合は、前述した
ように第９図の処理においてパターンチエンジフラグPC
HNGFがセツトされているので、第10図のリズム変更かの
判定結果が肯定的(Y)となり、バツフアクリアの処理に
移る。この処理は前述したリズムストツプの場合と同様
に行なわれ、第８図のシフトレジスタ94及び98は８チヤ
ンネル分すべて“１”となる。The above is the rhythm sound generation operation immediately after the rhythm start / stop switch 22 is set to the start position. The operation when the rhythm is changed after the rhythm start is as follows. That is, in this case, as described above, in the process of FIG. 9, the pattern change flag PC
Since the HNGF has been set, the determination result of rhythm change in FIG. 10 becomes affirmative (Y), and the process proceeds to buffer clear processing. This processing is performed in the same manner as in the case of the rhythm stop described above, and the shift registers 94 and 98 in FIG. 8 are all "1" for 8 channels.

次に、パターンチエンジフラグPCHNGFをリセツトしてか
ら第11図のリズムパターン処理に移る。この場合のリズ
ムパターン処理は、新たに選択されたリズムに関して実
行される。すなわち、第９図について前述したようにア
ドレスポインタＲＨＰＮＴには新たに選択されたリズム
に対応したリズムパターンデータの読出開始アドレスが
前のアドレスの進行状態との関連においてセツトされて
いるので、リズム変更後最初のチヤンネル・タイミング
データはアドレスポインタＲＨＰＮＴの示すアドレスか
ら読出される。この後は、前述したと同様にして第11図
及び第10図の処理が行なわれ、新たに選択されたリズム
のパターンに従つてリズム音が奏出される。この場合、
先のバツフアクリア処理でＮＫＯＮ及びＮＫＯＦがとも
に“１”とされたままのチヤンネルのリズム音は強制的
に減衰される。Next, after resetting the pattern change flag PCHNGF, the process moves to the rhythm pattern processing of FIG. The rhythm pattern processing in this case is executed for the newly selected rhythm. That is, as described above with reference to FIG. 9, since the read start address of the rhythm pattern data corresponding to the newly selected rhythm is set in the address pointer RHPNT in relation to the progress state of the previous address, the rhythm change is made. The first subsequent channel timing data is read from the address indicated by the address pointer RHPNT. After this, the processes of FIGS. 11 and 10 are performed in the same manner as described above, and a rhythm sound is produced in accordance with the newly selected rhythm pattern. in this case,
In the previous buffer clear processing, the rhythm sound of the channel in which both NKON and NKOF are set to "1" is forcibly attenuated.

次に、第12図を参照してリズム音発生回路60の詳細動作
を述べる。この回路60はリズム制御回路130、減衰制御
回路132、アドレス発生回路134及び音量制御・データ出
力回路136を含んでおり、図示しないタイミング信号発
生器から第13図に示すようなタイミング信号φ、Ｙ_１〜
₂₄、φ_AB等を受信して動作するようになつている。ただ
し、第12図でタイミング信号φの記入は省略してある。Next, the detailed operation of the rhythm sound generating circuit 60 will be described with reference to FIG. This circuit 60 includes a rhythm control circuit 130, an attenuation control circuit 132, an address generation circuit 134, and a volume control / data output circuit 136. From a timing signal generator (not shown), timing signals φ, Y as shown in FIG. ₁ ~
_It receives ₂₄ , φ _AB, etc. and operates. However, the entry of the timing signal φ is omitted in FIG.

リズム制御回路130には、電源スイツチのオン操作に基
づくイニシヤライズの後、パネルデータインターフエー
ス62（第１図）から28楽器分のリズム制御信号ＰＡＮ
(A)が供給される。この信号ＰＡＮ(A)はＳ／Ｐ変換回路
138によつてパラレル信号に変換され、このパラレル信
号のうち下位５ビツトのアドレス信号はデコーダ140で
デコードされる。The rhythm control circuit 130 sends a rhythm control signal PAN for 28 musical instruments from the panel data interface 62 (FIG. 1) after initialization based on the operation of turning on the power switch.
(A) is supplied. This signal PAN (A) is the S / P conversion circuit
It is converted into a parallel signal by 138, and the address signal of the lower 5 bits of this parallel signal is decoded by the decoder 140.

デコーダ140の31本の出力ラインのうち、１〜28番目の
ラインの信号は楽器毎レベルメモリとしてのＲＡＭ142
に書込アドレス信号ＷＡＤとして供給され、ＲＡＭ142
のデータ入力としてはS/P変換回路138から音量レベル制
御信号ＶＬＣ（パラレル信号の上位５ビツト）が供給さ
れる。このため、ＲＡＭ142には、28楽器分の音量レベ
ル制御信号ＶＬＣが順次に書込まれ、これによつて楽器
毎の音量レベルが初期セツトされたことになる。なお、
このようにＲＡＭ142に楽器毎の音量レベルを初期セツ
トする代りに、予め楽器毎音量レベルがセツトされてい
るＲＯＭを設けてもよい。Of the 31 output lines of the decoder 140, the signals of the 1st to 28th lines are the RAM 142 as the musical instrument level memory.
Is supplied as a write address signal WAD to the RAM 142.
The volume level control signal VLC (upper 5 bits of the parallel signal) is supplied from the S / P conversion circuit 138 as the data input of the. Therefore, the volume level control signal VLC for 28 musical instruments is sequentially written in the RAM 142, whereby the volume level of each musical instrument is initially set. In addition,
As described above, instead of initially setting the volume level of each musical instrument in the RAM 142, a ROM in which the volume level of each musical instrument is set in advance may be provided.

この後、前述したようにリズムセツトの処理がなされる
と、パネルデータインターフエース62からリズム制御回
路130には、リズム制御信号PAN(B)が供給される。この
信号ＰＡＮ(B)はS/P変換回路138によつてパラレル信号
に変換され、このパラレル信号のうちの下位５ビツトの
アドレス信号はデコーダ140でデコードされる。After that, when the rhythm set processing is performed as described above, the rhythm control signal PAN (B) is supplied from the panel data interface 62 to the rhythm control circuit 130. This signal PAN (B) is converted into a parallel signal by the S / P conversion circuit 138, and the address signal of the lower 5 bits of this parallel signal is decoded by the decoder 140.

デコーダ140の出力ラインのうち、29番目のラインの信
号はラツチ回路144にロード信号ＬＤとして供給され、
ラツチ回路144のデータ入力としてはＳ／Ｐ変換回路138
から楽器グループナンバ信号ＩＧＮ（パラレル信号の上
位５ビツトのうち下位３ビツト）が供給される。このた
め、ラツチ回路144はロード信号ＬＤに応じて楽器グル
ープナンバ信号ＩＧＮをラツチし、ＲＯＭ146に供給す
る。Of the output lines of the decoder 140, the signal of the 29th line is supplied to the latch circuit 144 as a load signal LD,
The S / P conversion circuit 138 is used as the data input of the latch circuit 144.
The instrument group number signal IGN (the lower 3 bits of the upper 5 bits of the parallel signal) is supplied from the instrument. Therefore, the latch circuit 144 latches the musical instrument group number signal IGN according to the load signal LD and supplies it to the ROM 146.

ＲＯＭ146は、各楽器グループ毎に８つの楽器に対応し
た楽器名データを記憶すると共に、各楽器グループの各
楽器毎にノイズ系／ドラム系指定データと中央スピーカ
／左スピーカ指定データとを記憶したもので、これらの
データは、ラツチ回路144からの楽器グループナンバ信
号ＩＧＮと、タイミング信号φ_ABを計数するカウンタ14
8の３ビツトの計数出力とをアドレス信号としてＲＯＭ1
46から読出されるようになつている。The ROM 146 stores musical instrument name data corresponding to eight musical instruments for each musical instrument group, and also stores noise system / drum system designation data and center speaker / left speaker designation data for each musical instrument of each musical instrument group. Then, these data are the counter 14 for counting the musical instrument group number signal IGN from the latch circuit 144 and the timing signal φ _AB.
ROM1 with 3 bit count output of 8 as address signal
It comes to be read from 46.

例えば楽器グループナンバ信号ＩＧＮの値が１で第２図
のワルツ、バラードのリズム種類を指定したとすると、
ＲＯＭ146からはカウンタ148のカウント値（チヤンネル
ナンバＣＨＮ）が０のとき楽器名ＴＣＹを示す５ビツト
のデータと、この楽器ＴＣＹがノイズ系であることを示
す１ビツトのデータと、楽器ＴＣＹを左スピーカから発
音させるべきことを示す１ビツトのデータとの組合せか
らなるパラレル７ビツトのデータが読出され、このよう
なデータ読出しはカウンタ148のカウント値が１、２、
３……７と変化するにつれて他の７つの楽器名について
も同様に行なわれる。そして、カウンタ148が８チヤン
ネル（８楽器）分の計数動作をくりかえすのに伴つてＲ
ＯＭ146からのデータ読出しもくりかえされる。For example, if the value of the instrument group number signal IGN is 1 and the rhythm types of waltz and ballad shown in FIG. 2 are specified,
From the ROM 146, when the count value (channel number CHN) of the counter 148 is 0, 5 bit data indicating the instrument name TCY, 1 bit data indicating that this instrument TCY is a noise system, and the instrument TCY are left speakers. The parallel 7-bit data, which is a combination with the 1-bit data indicating that the sound should be produced, is read out. In such data reading, the count value of the counter 148 is 1, 2,
As the number of musical instruments changes from 3 to 7, the other 7 musical instrument names are similarly processed. Then, as the counter 148 repeats the counting operation for 8 channels (8 musical instruments), R
Data reading from the OM146 is repeated.

リズムインターフエース58（第８図）から、発音命令を
含む最初の８楽器分のシリアルデータＯＰＣがリズム制
御回路130に供給されると、このデータＯＰＣはＳ／Ｐ
変換・ラツチ回路150においてＳ／Ｐ変換され、一時記
憶される。When the rhythm interface 58 (FIG. 8) supplies the serial data OPC for the first eight musical instruments including the pronunciation command to the rhythm control circuit 130, the data OPC is S / P.
S / P conversion is performed in the conversion / latch circuit 150 and is temporarily stored.

ここで、簡単のため、最初の８楽器分のシリアルデータ
ＯＰＣが第２図の楽器グループナンバ１のトツプシンバ
ルＴＣＹ（チヤンネルナンバ０）についてのみ発音命令
を含んでいるものとすると、Ｓ／Ｐ変換・ラツチ回路15
0からはチヤンネルナンバ０のタイミングで発音命令信
号ＮＫＯＮ＝“１”と消音命令信号ＮＫＯＦ＝“０”と
が送出され、チヤンネルナンバ１〜７のタイミングでは
信号ＮＫＯＮ及びＮＫＯＦとしていずれも“０”が送出
される。これらの信号ＮＫＯＮ及びＮＫＯＦは減衰制御
回路132に供給され、信号ＮＫＯＮはＡＮＤゲート152の
第１の入力端に、信号ＮＫＯＦはインバータ154を介し
てＡＮＤゲート152の第２の入力端にそれぞれ加えられ
る。このとき、ＡＮＤゲート152の第３の入力端にはイ
ンバータ156から信号“１”が供給されている。従つ
て、ＡＮＤゲート152はチヤンネルナンバ０のタイミン
グで信号ＮＫＯＮ及びＮＫＯＦに応じて出力信号“１”
を発生する。Here, for the sake of simplicity, if the serial data OPC for the first eight musical instruments includes the pronunciation command only for the top cymbal TCY (channel number 0) of the musical instrument group number 1 in FIG. 2, S / P conversion is performed.・ Latch circuit 15
From 0, the tone generation command signal NKON = "1" and the mute command signal NKOF = "0" are sent at the timing of channel number 0, and at the timing of the channel numbers 1 to 7, both "0" are output as the signals NKON and NKOF. Sent out. These signals NKON and NKOF are supplied to the attenuation control circuit 132, the signal NKON is applied to the first input terminal of the AND gate 152, and the signal NKOF is applied to the second input terminal of the AND gate 152 via the inverter 154. . At this time, the signal “1” is supplied from the inverter 156 to the third input terminal of the AND gate 152. Therefore, the AND gate 152 outputs the output signal "1" according to the signals NKON and NKOF at the timing of the channel number 0.
To occur.

この出力信号“１”はＯＲゲート158を介して８ステー
ジ／１ビツトのシフトレジスタ160に供給される一方、
ＯＲゲート162を介してＮＡＮＤゲート164に供給され
る。このとき、インバータ166及び168はＮＡＮＤゲート
164に信号“１”を供給しているのでＮＡＮＤゲート164
はＯＲゲート162の出力信号“１”に応じて出力信号
“０”を発生する。This output signal "1" is supplied to the 8-stage / 1-bit shift register 160 through the OR gate 158, while
It is supplied to the NAND gate 164 via the OR gate 162. At this time, the inverters 166 and 168 are NAND gates.
Since the signal “1” is supplied to the 164, the NAND gate 164
Generates an output signal "0" in response to the output signal "1" of the OR gate 162.

この出力信号“０”はＡＮＤゲート170を介して８ステ
ージ／１ビツトのシフトレジスタ172に供給される。こ
のため、シフトレジスタ172のチヤンネルナンバ０に対
応したステージには、タイミング信号φ_ABに応じて信号
“０”が書込まれる。これと同時に、シフトレジスタ16
0のチヤンネルナンバ０に対応したステージには、タイ
ミング信号φ_ABに応じて信号“１”が書込まれる。そし
て、シフトレジスタ160及び172はタイミング信号φ_ABに
応じて同期的にシフト動作を行ない、この結果として、
シフトレジスタ160のチヤンネルナンバ１〜７に対応し
たステージにはいずれも“０”が、シフトレジスタ172
のチヤンネルナンバ１〜７に対応したステージにはいず
れも“１”が書込まれる。The output signal "0" is supplied to the 8-stage / 1-bit shift register 172 through the AND gate 170. Therefore, the signal "0" is written in the stage corresponding to the channel number 0 of the shift register 172 according to the timing signal φ _AB . At the same time, the shift register 16
In the stage corresponding to the channel number 0 of 0, the signal "1" is written according to the timing signal φ _AB . Then, the shift registers 160 and 172 synchronously perform the shift operation according to the timing signal φ _AB, and as a result,
“0” is assigned to each of the stages corresponding to the channel numbers 1 to 7 of the shift register 160 and the shift register 172.
"1" is written in each of the stages corresponding to the channel numbers 1 to 7.

シフトレジスタ172の出力端に信号“０”が現われる
と、この信号“０”はゲート回路174を導通状態にす
る。このため、８ステージ／７ビツトのシフトレジスタ
176のチヤンネルナンバ０に対応したステージは、同シ
フトレジスタ176の出力（全ビツト“０”）の最下位ビ
ツト（ＬＳＢ）に“１”を加える加算回路178の出力デ
ータがタイミング信号φ_ABに応じて書込まれる。When a signal "0" appears at the output terminal of the shift register 172, this signal "0" makes the gate circuit 174 conductive. For this reason, an 8-stage / 7-bit shift register
In the stage corresponding to the channel number 0 of 176, the output data of the adder circuit 178, which adds "1" to the least significant bit (LSB) of the output (all bits "0") of the shift register 176, responds to the timing signal φ _AB . Is written.

シフトレジスタ160の出力はＡＮＤゲート180及びＯＲゲ
ート158を介して入力側に帰還され、信号ＮＫＯＮ＝
“１”が循環的に記憶されるようになつている。このた
め、シフトレジスタ160の出力が“１”になるたびにシ
フトレジスタ172にはＯＲゲート182及びＡＮＤゲート17
0を介して“０”が書込まれ、シフトレジスタ172の出力
が“０”になるたびにシフトレジスタ176のチヤンネル
ナンバ０に対応したステージのデータの値は１ずつ増加
する。The output of the shift register 160 is fed back to the input side via the AND gate 180 and the OR gate 158, and the signal NKON =
"1" is stored cyclically. Therefore, every time the output of the shift register 160 becomes “1”, the OR gate 182 and the AND gate 17 are provided in the shift register 172.
“0” is written via 0, and every time the output of the shift register 172 becomes “0”, the value of the stage data corresponding to the channel number 0 of the shift register 176 increases by one.

シフトレジスタ176から送出されるデータの値が所定値
に達すると、終了検知回路184が減衰終了信号ＤＰＥ＝
“１”を発生する。この信号ＤＰＥはインバータ156を
介してＡＮＤゲート180を非導通にするので、シフトレ
ジスタ160を含む循環路の記憶データはクリアされる。
また、信号ＤＰＥはＯＲゲート182を介してＡＮＤゲー
ト170に供給されるため、ＡＮＤゲート170の出力信号は
“１”となり、この信号“１”はシフトレジスタ172の
チヤンネルナンバ０に対応したステージの内容を“１”
にする。このため、シフトレジスタ172の出力側にチヤ
ンネルナンバ０に対応したデータ“１”が現れると、ゲ
ート回路174が導通しないので、シフトレジスタ176の計
数データはクリアされることになる。When the value of the data transmitted from the shift register 176 reaches a predetermined value, the end detection circuit 184 causes the attenuation end signal DPE =
Generates "1". This signal DPE makes the AND gate 180 non-conductive via the inverter 156, so that the data stored in the circuit including the shift register 160 is cleared.
Further, since the signal DPE is supplied to the AND gate 170 via the OR gate 182, the output signal of the AND gate 170 becomes "1", and this signal "1" corresponds to the channel number 0 of the shift register 172. The content is "1"
To Therefore, when the data "1" corresponding to the channel number 0 appears on the output side of the shift register 172, the gate circuit 174 does not conduct, and the count data of the shift register 176 is cleared.

ところで、信号ＤＰＥはリズム制御回路130のセレクタ1
86及び188にいずれも入力Ｂを選択するための信号ＳＢ
として供給される。このため、８ステージ／７ビツトの
シフトレジスタ190にはＲＯＭ146から７ビツトの楽器名
・ノイズ系／ドラム系・中央スピーカ／左スピーカ指定
データが、８ステージ／５ビツトのシフトレジスタ192
にはＳ／Ｐ変換・ラツチ回路150から５ビツトのピツチ
・レベル指定データがそれぞれ供給される。シフトレジ
スタ190及び192はそれぞれタイミング信号φ_ABに応じて
チヤンネルナンバ０に対応したステージに供給データを
取込み、順次シフトする。By the way, the signal DPE is the selector 1 of the rhythm control circuit 130.
Signal SB for selecting input B for both 86 and 188
Supplied as. Therefore, the 8-stage / 7-bit shift register 190 stores the 8-bit instrument name, noise system / drum system, center speaker / left speaker designation data from the ROM 146 in the 8-stage / 5-bit shift register 192.
The S / P conversion / latch circuit 150 supplies the 5-bit pitch / level designating data to each. The shift registers 190 and 192 respectively take in the supplied data to the stage corresponding to the channel number 0 according to the timing signal φ _AB and sequentially shift the data.

セレクタ186及び188はそれぞれシフトレジスタ190及び1
92へのデータ供給の後信号ＤＰＥ＝“０”により入力Ａ
を選択する状態になり、シフトレジスタ190及び192の内
容はそれぞれセレクタ186及び188を介して循環的に記憶
される。Selectors 186 and 188 are shift registers 190 and 1 respectively.
Input A by signal DPE = "0" after supplying data to 92
, And the contents of the shift registers 190 and 192 are cyclically stored via the selectors 186 and 188, respectively.

シフトレジスタ190から時分割的に送出されるチヤンネ
ルナンバ０に対応した５ビツトのトツプシンバルＴＣＹ
を表わす楽器名指定信号ＧＳはＲＡＭ142に読出アドレ
ス信号ＲＡＤとして供給されるので、ＲＡＭ142から
は、トツプシンバルＴＣＹのチヤンネルナンバ０に対応
した５ビツトの音量レベル制御信号ＶＬＣが時分割的に
読出される。A 5-bit top cymbal TCY corresponding to the channel number 0 sent from the shift register 190 in a time-division manner
A musical instrument name designating signal GS indicating "1" is supplied to the RAM 142 as a read address signal RAD. Therefore, a 5-bit volume level control signal VLC corresponding to the channel number 0 of the top cymbal TCY is read from the RAM 142 in a time division manner. .

また、シフトレジスタ190からの５ビツトの楽器名指定
信号ＧＳはシフトレジスタ192からの２ビツトのピツチ
指定信号ＰＩＴと共に、アドレス発生回路134内のスタ
ート／エンドアドレスデータＲＯＭ194にアドレス信号
として供給される。このため、ＲＯＭ194からは、第１
図の波形メモリ56においてピツチ指定信号ＰＩＴの示す
音高を有するトツプシンバルの波形を読出すに必要なス
タートアドレスデータＳＡＤ及びエンドアドレスデータ
ＥＡＤがそれぞれ時分割的に読出される。The 5-bit musical instrument name designating signal GS from the shift register 190 is supplied as an address signal to the start / end address data ROM 194 in the address generating circuit 134 together with the 2-bit pitch designating signal PIT from the shift register 192. Therefore, from the ROM 194, the first
In the waveform memory 56 shown in the figure, the start address data SAD and the end address data EAD necessary for reading the waveform of the top cymbal having the pitch indicated by the pitch designation signal PIT are read in a time division manner.

８ステージ／１ビツトのシフトレジスタ196は電源スイ
ツチオン時に発生されるイニシヤルクリア信号ＩＣ＝
“１”をＯＲゲート198を介して受信し、タイミング信
号φ_ABに応じて全ステージに“１”が書込まれているも
のであり、シフトレジスタ196の内容はＯＲゲート200、
ＡＮＤゲート202及びＯＲゲート198を介して循環的に記
憶されるようになつている。The 8-stage / 1-bit shift register 196 is an initial clear signal IC = generated when the power switch is turned on.
"1" is received via the OR gate 198, and "1" is written in all stages according to the timing signal φ _AB. The contents of the shift register 196 are the OR gate 200,
The data is cyclically stored via the AND gate 202 and the OR gate 198.

減衰制御回路132において、前述したように信号ＤＰＥ
が発生されると、ＡＮＤゲート204の３入力がいずれも
“１”になり、ＡＮＤゲート204は読出命令信号▲
▼＝“０”をアドレス発生回路134のＡＮＤゲート202に
供給する。このため、ＡＮＤゲート202は非導通にな
り、シフトレジスタ196のチヤンネルナンバ０に対応し
たステージにはタイミング信号φ_ABに応じて“０”が書
込まれる。そして、この信号“０”がシフトレジスタ19
6の出力側に現われると、この信号“０”はＯＲゲート2
06を介してゲート回路208を導通状態にする。In the attenuation control circuit 132, as described above, the signal DPE
Is generated, all three inputs of the AND gate 204 become "1", and the AND gate 204 outputs the read command signal ▲
▼ = “0” is supplied to the AND gate 202 of the address generation circuit 134. Therefore, the AND gate 202 becomes non-conductive, and "0" is written in the stage corresponding to the channel number 0 of the shift register 196 according to the timing signal φ _AB . Then, this signal “0” is applied to the shift register 19
When it appears on the output side of 6, this signal "0" is output by OR gate 2
The gate circuit 208 is made conductive via 06.

ゲート回路208が導通すると、８ステージ／15ビツトの
シフトレジスタ210のチヤンネルナンバ０に対応したス
テージには、同シフトレジスタ210の出力（全ビツト
“０”）の最下位ビツト（ＬＳＢ）に“１”を加える加
算回路212の出力データがタイミング信号φ_ABに応じて
書込まれる。そして、ゲート回路208はシフトレジスタ1
96の出力が“０”になるたびに導通するので、シフトレ
ジスタ210のチヤンネルナンバ０に対応したステージの
データの値はゲート回路208の導通のたびに１ずつ増加
する。When the gate circuit 208 is turned on, in the stage corresponding to the channel number 0 of the 8-stage / 15-bit shift register 210, the least significant bit (LSB) of the output of the shift register 210 (all bits “0”) is set to “1”. The output data of the adder circuit 212 for adding "" is written according to the timing signal φ _AB . The gate circuit 208 is the shift register 1
Since the output of 96 becomes "0" every time, the value of the data of the stage corresponding to the channel number 0 of the shift register 210 increases by 1 every time the gate circuit 208 becomes conductive.

ＲＯＭ194からの７ビツトのスタートアドレスデータＳ
ＡＤは上位ビツトの信号として、シフトレジスタ210か
らの15ビツトのデータは下位ビツトの信号としてそれぞ
れ加算回路214に供給され、互いに加算される。この結
果、加算回路214からはチヤンネルナンバ０に対応した1
8ビツトのアドレス信号ＡＤが時分割的に送出され、第
１図の波形メモリ56に供給される。7-bit start address data S from ROM 194
AD is supplied to the adder circuit 214 as the high-order bit signal, and the 15-bit data from the shift register 210 is supplied to the adder circuit 214 as the low-order bit signal to be added to each other. As a result, 1 corresponding to the channel number 0 is added from the adder circuit 214.
The 8-bit address signal AD is sent out in a time division manner and supplied to the waveform memory 56 shown in FIG.

このため、メモリ56からは、ピツチ指定信号ＰＩＴの指
定する音高を有するトツプシンバルの波形データがアド
レス信号ＡＤに応じて時分割的に読出される。このとき
読出される波形データＷＤＴは各サンプル毎に８ビツト
のもので、音量制御・データ出力回路136に順次に供給
される。Therefore, the waveform data of the top cymbal having the pitch designated by the pitch designation signal PIT is read out from the memory 56 in a time division manner according to the address signal AD. The waveform data WDT read at this time is 8 bits for each sample and is sequentially supplied to the volume control / data output circuit 136.

加算回路212からの５ビツトの出力データは比較回路216
においてＲＯＭ194からの５ビツトのエンドアドレスデ
ータＥＡＤと比較されるようになつており、比較回路21
6は両比較入力が一致すると一致信号ＥＱ＝“１”を発
生する。この一致信号ＥＱはＯＲゲート218及び206を介
してゲート回路208を非導通にすると共に、ＯＲゲート2
18及び200を介してＡＮＤゲート202を導通にする。この
ため、シフトレジスタ210のチヤンネルナンバ０に対応
したステージの内容はクリアされ、シフトレジスタ196
のチヤンネルナンバ０に対応したステージには“１”が
書込まれる。この結果、波形メモリ56からの波形データ
読出しはエンドデータＥＡＤの示すアドレスより１アド
レス前に終了することになる。The output data of 5 bits from the adder circuit 212 is the comparison circuit 216.
In the comparison circuit 21, it is compared with the 5-bit end address data EAD from the ROM 194.
6 generates a coincidence signal EQ = "1" when both comparison inputs coincide. This coincidence signal EQ makes the gate circuit 208 non-conductive via the OR gates 218 and 206, and also makes the OR gate 2
The AND gate 202 is made conductive through 18 and 200. Therefore, the contents of the stage corresponding to the channel number 0 of the shift register 210 are cleared and the shift register 196
"1" is written on the stage corresponding to the channel number 0 of. As a result, the reading of the waveform data from the waveform memory 56 ends one address before the address indicated by the end data EAD.

波形メモリ56から音量制御・データ出力回路136に供給
される各サンプル毎に８ビツトの波形データＷＤＴは、
指数部ビツト及び仮数部ビツトからなるもので、ＲＯＭ
220によつてログ／リニア変換される。ＲＯＭ220からの
各サンプル毎に18ビツトの波形データはＰ／Ｓ変換回路
222によつてＰ／Ｓ変換され、乗算回路224に供給され
る。The 8-bit waveform data WDT for each sample supplied from the waveform memory 56 to the volume control / data output circuit 136 is
ROM consisting of exponent part bit and mantissa part bit
Log / linear conversion is performed by 220. 18-bit waveform data for each sample from ROM 220 is a P / S conversion circuit
It is P / S converted by 222 and supplied to the multiplication circuit 224.

Ｓ／Ｐ変換・ラツチ回路226はパネルデータインターフ
エース62（第１図）からの音量制御信号ＬＶをＳ／Ｐ変
換し、一時記憶するもので、８ビツトのノイズ系音量レ
ベル指定信号ＮＬＥＶ及び８ビツトのドラム系音量レベ
ル指定信号ＤＬＥＶをセレクタ228に供給するようにな
つている。The S / P conversion / latch circuit 226 performs S / P conversion of the volume control signal LV from the panel data interface 62 (FIG. 1) and temporarily stores it. The 8-bit noise system volume level designation signals NLEV and 8 The bit-drum system volume level designation signal DLEV is supplied to the selector 228.

セレクタ228はシフトレジスタ190からのノイズ系／ドラ
ム系指定信号ＢＡＬに応じて信号ＮＬＥＶ又はＤＬＥＶ
を選択するもので、選択された信号は加算回路230に供
給され、ＲＡＭ142からの音量レベル制御信号ＶＬＣと
加算される。すなわち、上述のようにトツプシンバルの
波形データが読出された場合、加算回路230では、セレ
クタ228からのノイズ系音量レベル指定信号ＮＬＥＶと
ＲＡＭ142からのトツプシンバルに関する音量レベル制
御信号ＶＬＣとが加算され、これによつてボリユーム24
によるノイズ系／ドラム系音量バランスと、ボリユーム
26によるトータル音量と、録音時の音量レベル調整度と
を考慮した音量制御が可能になる。The selector 228 outputs the signal NLEV or DLEV according to the noise / drum system designation signal BAL from the shift register 190.
The selected signal is supplied to the adder circuit 230 and added to the volume level control signal VLC from the RAM 142. That is, when the top cymbal waveform data is read as described above, the adder circuit 230 adds the noise system volume level designation signal NLEV from the selector 228 and the volume level control signal VLC relating to the top cymbal from the RAM 142, This will help you
Noise-based / drum-based volume balance and volume
It is possible to control the volume in consideration of the total volume of 26 and the adjustment level of the volume level during recording.

加算回路230からの加算出力信号は加算回路232に一方の
加算入力として加えられ、加算回路232の他方の加算入
力としてはシフトレジスタ192からの音量レベル指定信
号ＬＥＶをＲＯＭ234で対数変換した信号が加えられ
る。このため、加算回路232からは、１音毎の強弱を加
味した音量制御データが送出される。An addition output signal from the addition circuit 230 is added to the addition circuit 232 as one addition input, and a signal obtained by logarithmically converting the volume level designation signal LEV from the shift register 192 by the ROM 234 is added to the other addition input of the addition circuit 232. To be Therefore, the addition circuit 232 outputs the volume control data in which the strength of each sound is added.

加算回路236は、加算回路232からの音量制御データと、
シフトレジスタ176からの減衰制御データＤＵＭとを加
算するためのもので、シフトレジスタ176のカウント値
増大中はそれに伴つてリズム音量を強制的に低下させる
ように音量制御データを送出するが、シフトレジスタ17
6のクリア中には減衰制御データＤＵＭが全ビツト
“０”であるため加算回路232からの音量制御データを
そのまま送出するようになつている。The adder circuit 236 includes the volume control data from the adder circuit 232.
This is for adding the attenuation control data DUM from the shift register 176. While the count value of the shift register 176 is increasing, the volume control data is sent so as to forcibly reduce the rhythm volume. 17
During the clearing of 6, since the attenuation control data DUM is all bits "0", the volume control data from the adder circuit 232 is sent as it is.

加算回路236からの音量制御データは上位４ビツトが指
数部ビツト、下位５ビツトが仮数部ビツトになつてお
り、仮数部ビツトの信号は変換回路238でログ／リニア
変換されて８ビツトの信号として乗算回路224に供給さ
れる。In the volume control data from the adder circuit 236, the upper 4 bits are the exponent part bit and the lower 5 bits are the mantissa part bit. The signal of the mantissa part bit is log / linear converted by the conversion circuit 238 and is converted into an 8 bit signal. It is supplied to the multiplication circuit 224.

乗算回路224はＰ／Ｓ変換回路222からの各サンプル毎の
シリアル波形データと変換回路238からの音量制御デー
タとを乗算するもので、各サンプル毎の乗算出力データ
はレベルシフト回路240に供給される。レベルシフト回
路240は加算回路236の出力データのうち上位４ビツトの
指数部データに応じて乗算回路224からの波形データの
トータル音量レベルを変更制御するもので、この回路24
0からの各サンプル毎に24ビツトのシリアル波形データ
は分配回路242に供給される。The multiplication circuit 224 multiplies the serial waveform data for each sample from the P / S conversion circuit 222 by the volume control data from the conversion circuit 238. The multiplication output data for each sample is supplied to the level shift circuit 240. It The level shift circuit 240 changes and controls the total volume level of the waveform data from the multiplication circuit 224 according to the exponent part data of the upper 4 bits of the output data of the addition circuit 236.
The 24-bit serial waveform data for each sample from 0 is supplied to the distribution circuit 242.

上記したのは、最初の発音タイミングにおける１音の波
形データ読出・音量制御動作であるが、同様にして複数
音（最大で８音）の波形データ読出・音量制御動作がな
される。この場合、レベルシフト回路240から分配回路2
42には複数のリズム音に対応したシリアル波形データが
時分割的に供給される。また、次の発音タイミングで
は、前に発音されている１又は複数の楽器音を減衰制御
データＤＵＭにより強制的に減衰させてから上記と同様
な波形データ読出・音量制御動作が行なわれ、以下発音
タイミング毎に同様な動作がくりかえされる。The above is the one-tone waveform data read / volume control operation at the first tone generation timing, but the waveform data read / volume control operation for a plurality of tones (maximum eight tones) is performed in the same manner. In this case, from level shift circuit 240 to distribution circuit 2
Serial waveform data corresponding to a plurality of rhythm sounds is supplied to 42 in a time division manner. At the next sounding timing, one or more previously sounded musical instrument sounds are forcibly damped by the damping control data DUM, and then the same waveform data reading / volume control operation as described above is performed. The same operation is repeated at each timing.

分配回路242は、中央スピーカ用レジスタ246_Ｃ、左スピ
ーカ用レジスタ246_Ｌ及びセレクタ248と共にデータ出力
回路を構成するものであり、次に第14図を参照してデー
タ出力動作を述べる。The distribution circuit 242 constitutes a data output circuit together with the center speaker register 246 _C , the left speaker register 246 _L and the selector 248. Next, the data output operation will be described with reference to FIG.

第14図には、タイミング信号φ_ABと、タイミング信号Ｙ
_１〜₂₄（セレクタ248の制御入力Ｇ）との関連におい
て、中央スピーカ用データが連続する場合(1)と、中央
スピーカ用データ及び左スピーカ用データが交互に来る
場合(2)とが示されている。最初に(1)の場合について説
明すると、分配回路242のデータ入力Ａとしては中央ス
ピーカで発音すべき４つのシリアル波形データ〜が
順次に供給される。これらのデータ〜はそれぞれ異
なる楽器に対応するもので、いずれも特定のサンプル
（例えば１番目のサンプル）に関する24ビツトのデータ
である。FIG. 14 shows the timing signal φ _AB and the timing signal Y.
_In relation to ₁ to ₂₄ (control input G of selector 248), the case where the data for the center speaker is continuous (1) and the case where the data for the center speaker and the data for the left speaker alternate (2) are shown. ing. First, the case (1) will be described. As the data input A of the distribution circuit 242, four serial waveform data items to be sounded by the central speaker are sequentially supplied. These data items 1 to 4 correspond to different musical instruments, and are all 24-bit data items regarding a specific sample (for example, the first sample).

分配回路242は制御入力Ｂとしてシフトレジスタ190から
の中央スピーカ／左スピーカ指定信号ＣＨＡを受信し、
これに応じて分配動作するもので、この場合、信号ＣＨ
Ａはいずれのチヤンネルについても“１”として供給さ
れる。このため、データ〜はいずれも出力Ｃとして
レジスタ246_Ｃに分配供給される。The distribution circuit 242 receives the center speaker / left speaker designation signal CHA from the shift register 190 as the control input B,
The distribution operation is performed according to this, and in this case, the signal CH
A is supplied as "1" for any channel. Therefore, all of the data items 1 to ₃ are distributed and supplied as the output C to the register 246C.

レジスタ246_Ｃは内部でデータをサーキユレイトするよ
うになつているので、セレクタ248の入力Ｅとしては第1
4図(1)Ｅに示すように同一データが２回連続して供給さ
れる。セレクタ248は制御入力Ｇとしてのタイミング信
号Ｙ_１〜₂₄が“１”又は“０”になるのに応じてそれぞ
れ入力Ｅ又はＦを選択するので、選択出力Ｈ（リズム音
信号ＲＴＳ）としては、信号Ｙ_１〜₂₄が“１”になる期
間（1/2チヤンネル時間）に対応してレジスタ246_Ｃのデ
ータ、、、が順次に送出される。Since register 246 _C is summer to Sakiyureito data internally, as the input E of the selector 248 first
As shown in FIG. 4 (1) E, the same data is continuously supplied twice. Since the selector 248 selects the input E or F, respectively, in response to the timing signals Y ₁ to ₂₄ as the control input G becoming “1” or “0”, the selection output H (rhythm sound signal RTS) is as follows. The data of the register 246 _C , ... Are sequentially transmitted in correspondence with the period (1/2 channel time) when the signals Y ₁ to ₂₄ are “1”.

次に、中央スピーカ用データと左スピーカ用データとが
交互に来る(2)の場合について述べる。この場合、分配
回路242の入力Ａとしてのデータ〜は、及びが
中央スピーカ用、及びが左スピーカ用であるとする
と、制御入力Ｂ(CHA)は中央スピーカに対応するチヤン
ネルについて“１”、左スピーカに対応するチヤンネル
について“０”として供給される。このため、データ
及びは出力Ｃとしてレジスタ246_Ｃに、データ及び
は出力Ｄとしてレジスタ246_Ｌにそれぞれ分配供給さ
れる。Next, the case (2) in which the data for the central speaker and the data for the left speaker alternate (2) will be described. In this case, assuming that the data ~ as the input A of the distribution circuit 242 are and for the central speaker and for the left speaker, the control input B (CHA) is "1" for the channel corresponding to the central speaker, the left. It is supplied as "0" for the channel corresponding to the speaker. Therefore, the data and the data are distributed and supplied as the output C to the register 246 _C and the data and the data are output as the output D to the register 246 _L.

レジスタ246_Ｃ及び246_Ｌは前述したと同様にして第14図
(2)Ｅ及びＦに示すように同一データを２回ずつセレク
タ248に供給し、セレクタ248はタイミング信号Ｙ_１〜₂₄
に応じて入力Ｅ又はＦを交互に選択する。このため、セ
レクタ248の出力Ｈ（ＲＴＳ）としては、中央スピーカ
用データが送出された後信号Ｙ_１〜₂₄の１周期（１チ
ヤンネル時間に対応）経てから左スピーカ用データ及
び中央スピーカ用データが順次に送出され、しかる後
信号Ｙ_１〜₂₄の１周期経て左スピーカ用データが送出
される。Registers 246 _C and 246 _L are similar to those described above and are shown in FIG.
(2) As shown in E and F, the same data is supplied to the selector 248 twice, and the selector 248 outputs the timing signals Y ₁ to _24.
The input E or F is alternately selected according to Therefore, as the output H (RTS) of the selector 248, the left speaker data and the center speaker data are transmitted one cycle (corresponding to one channel time) of the signals Y ₁ to ₂₄ after the center speaker data is transmitted. The data is sequentially sent out, and then the left speaker data is sent out after one cycle of the signals Y ₁ to ₂₄ .

なお、実際のデータ出力動作としては、上記(1)及び(2)
の場合を組合わせた形のものもありうること勿論であ
る。The actual data output operation is as described in (1) and (2) above.
Of course, there may be a combination of the above cases.

上記のようにしてセレクタ248から時分割的に送出され
るシリアルリズム音信号ＲＴＳに基づいてリズム音が奏
出されているときに、前述したようにリズムストツプ又
はリズム変更の操作がなされると、第12図においてＳ／
Ｐ変換・ラツチ回路150は信号ＮＫＯＮ＝“１”及び信
号ＮＫＯＦ＝“１”を８チヤンネル分順次に送出し、Ａ
ＮＤゲート250に供給する。このとき、ＡＮＤゲート250
はインバータ156の出力信号“１”を受信している。こ
のため、ＡＮＤゲート250は出力信号“１”を発生し、
この信号“１”はＯＲゲート162を介してＮＡＮＤゲー
ト164に供給される一方、ＯＲゲート252を介して８ステ
ージ／１ビツトのシフトレジスタ254に供給される。そ
して、シフトレジスタ254の８つのステージにはタイミ
ング信号φ_ABに応じていずれも信号“１”が書込まれ
る。また、この信号“１”の書込中ＮＡＮＤゲート164
の出力信号は“０”であり、この信号“０”はＡＮＤゲ
ート170を介してシフトレジスタ172に供給される。この
ため、シフトレジスタ172の８つのステージにはタイミ
ング信号φ_ABに応じていずれも信号“０”が書込まれ
る。When the rhythm stop or the rhythm change operation is performed as described above while the rhythm sound is produced based on the serial rhythm sound signal RTS sent from the selector 248 in a time division manner as described above, In Figure 12, S /
The P conversion / latch circuit 150 sequentially outputs the signal NKON = "1" and the signal NKOF = "1" for 8 channels, and
Supply to the ND gate 250. At this time, AND gate 250
Receives the output signal "1" of the inverter 156. Therefore, the AND gate 250 generates the output signal "1",
This signal "1" is supplied to the NAND gate 164 via the OR gate 162, and is also supplied to the 8-stage / 1-bit shift register 254 via the OR gate 252. Then, the signal "1" is written in each of the eight stages of the shift register 254 according to the timing signal φ _AB . Further, the NAND gate 164 during the writing of this signal “1”
Output signal of "0" is "0", and this signal "0" is supplied to the shift register 172 through the AND gate 170. Therefore, the signal “0” is written in each of the eight stages of the shift register 172 according to the timing signal φ _AB .

シフトレジスタ172から送出される信号“０”はゲート
回路174を導通させるので、シフトレジスタ176の８つの
ステージには順次に加算回路178の出力データが書込ま
れる。そして、シフトレジスタ254の内容はＡＮＤゲー
ト256及びＯＲゲート252を介して循環的に記憶されると
共にシフトレジスタ172の内容もＯＲゲート182及びＡＮ
Ｄゲート170を介して循環的に記憶されるので、シフト
レジスタ176の各ステージのデータの値は前述したよう
に１ずつ増大する。The signal "0" sent from the shift register 172 makes the gate circuit 174 conductive, so that the output data of the adder circuit 178 is sequentially written in the eight stages of the shift register 176. The contents of the shift register 254 are cyclically stored via the AND gate 256 and the OR gate 252, and the contents of the shift register 172 are also OR gates 182 and AN.
Since the data is cyclically stored through the D gate 170, the data value of each stage of the shift register 176 increases by 1 as described above.

シフトレジスタ176の各ステージのデータの値が所定値
に達すると、終了検知回路184が減衰終了信号ＤＰＥ＝
“１”を８チヤンネル分順次に送出する。信号ＤＰＥの
発生までのシフトレジスタ176の出力データは減衰制御
データＤＵＭとして加算回路236に供給され、発音中に
すべてのリズム音を強制的に減衰させるように作用す
る。When the data value of each stage of the shift register 176 reaches a predetermined value, the end detection circuit 184 causes the attenuation end signal DPE =
"1" is sequentially sent for 8 channels. The output data of the shift register 176 until the generation of the signal DPE is supplied to the adder circuit 236 as attenuation control data DUM, and acts to forcibly attenuate all rhythm sounds during sound generation.

減衰終了信号ＤＰＥはインバータ156を介してＡＮＤゲ
ート256を非導通にするので、シフトレジスタ254を含む
循環路の記憶データはクリアされる。また、信号ＤＰＥ
はＯＲゲート182及びＡＮＤゲート170を介してシフトレ
ジスタ172の各ステージの内容を“１”にし、シフトレ
ジスタ172からの出力信号“１”はゲート回路174を非導
通にする。この結果、シフトレジスタの計数データは各
ステージ毎にクリアされる。Since the decay end signal DPE makes the AND gate 256 non-conductive via the inverter 156, the data stored in the circuit including the shift register 254 is cleared. Also, the signal DPE
Sets the content of each stage of the shift register 172 to "1" via the OR gate 182 and the AND gate 170, and the output signal "1" from the shift register 172 makes the gate circuit 174 non-conductive. As a result, the count data of the shift register is cleared for each stage.

なお、リズム変更の場合には、この後、発音命令を含む
シリアルデータＯＰＣが供給されるので、前述したと同
様にして新たに選択されたリズムパターンに従つてリズ
ム音が奏出される。すなわち、この場合には、前のリズ
ムパターンに従うすべての楽器音を強制的に減衰させた
後、新たなリズムパターンに従う楽器音が奏出されるこ
とになる。In the case of changing the rhythm, thereafter, the serial data OPC including the sounding command is supplied, so that the rhythm sound is produced in accordance with the newly selected rhythm pattern in the same manner as described above. That is, in this case, after all the instrumental sounds according to the previous rhythm pattern are forcibly attenuated, the musical instrument sound according to the new rhythm pattern is produced.

以上のように、この発明によれば、Ｓ／Ｎ比を改善する
ことができ、音質の良いリズム音が得られる。また、発
生されるリズム音毎に音量制御を行えるので、音量変化
に富んだリズム演奏を行うことができる。さらに、リズ
ム音毎に音量制御を行う際に、パターンデータ中の音量
制御情報の作成を容易に行うことができる。As described above, according to the present invention, the S / N ratio can be improved, and a rhythm sound with good sound quality can be obtained. Further, since the volume control can be performed for each generated rhythm sound, a rhythm performance rich in volume change can be performed. Furthermore, when the volume control is performed for each rhythm sound, the volume control information in the pattern data can be easily created.

【図面の簡単な説明】[Brief description of drawings]

第１図は、この発明の一実施例による自動リズム演奏装
置をそなえた電子楽器のブロツク図、 第２図は、上記自動リズム演奏装置で奏出可能なリズム
楽器音を楽器グループ（リズム種類）毎に分類して示す
図表、 第３図は、リズムパターンデータのフオーマツトを示す
図、 第４図(a)〜(c)は、記憶されるべきリズム音波形を例示
する波形図、 第５図は、自動リズム演奏に用いられるデータのフオー
マツトを示す図、 第６図は、第１図の電子楽器の動作を説明するためのフ
ローチヤート、 第７図は、割込処理のフローチヤート、 第８図は、リズムインターフエースの回路図、 第９図は、リズムセツトのサブルーチンを示すフローチ
ヤート、 第10図は、割込処理の詳細を示すフローチヤート、 第11図は、リズムパターン処理のサブルーチンを示すフ
ローチヤート、 第12図は、リズム音発生回路の回路図、 第13図及び第14図は、第12図の回路の動作を説明するた
めのタイムチヤートである。 18B……リズム用操作子、42……中央処理装置、48……
リズムパターンメモリ、54，142……楽器毎レベルメモ
リ、56……リズム音波形メモリ、58……リズムインター
フエース、60……リズム音発生回路、62……パネルデー
タインターフエース、130……リズム制御回路、132……
減衰制御回路、134……アドレス発生回路、136……音量
制御・データ出力回路。FIG. 1 is a block diagram of an electronic musical instrument having an automatic rhythm playing device according to an embodiment of the present invention, and FIG. 2 is a musical instrument group (rhythm type) of rhythm instrument sounds that can be produced by the automatic rhythm playing device. FIG. 3 is a diagram showing the rhythm pattern data, FIG. 3 is a diagram showing the format of the rhythm pattern data, and FIGS. 4 (a) to 4 (c) are waveform diagrams exemplifying the rhythm sound waveforms to be stored. 6 is a diagram showing a format of data used for automatic rhythm performance, FIG. 6 is a flow chart for explaining the operation of the electronic musical instrument of FIG. 1, FIG. 7 is a flow chart of interrupt processing, FIG. FIG. 9 is a circuit diagram of the rhythm interface, FIG. 9 is a flow chart showing a rhythm set subroutine, FIG. 10 is a flow chart showing the details of the interrupt processing, and FIG. 11 is a rhythm pattern processing subroutine. To the flow chart, FIG. 12 is a circuit diagram of a rhythm sound generating circuit, Figure 13 and Figure 14 is a Taimuchiyato for explaining the operation of the circuit of Figure 12. 18B …… Rhythm controller, 42 …… Central processing unit, 48 ……
Rhythm pattern memory, 54, 142 ... Instrument level memory, 56 ... Rhythm sound waveform memory, 58 ... Rhythm interface, 60 ... Rhythm sound generation circuit, 62 ... Panel data interface, 130 ... Rhythm control Circuit, 132 ……
Attenuation control circuit, 134 ... Address generation circuit, 136 ... Volume control / data output circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−140895（ＪＰ，Ａ) 特開 昭52−99807（ＪＰ，Ａ) 特開 昭56−24398（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-55-140895 (JP, A) JP-A-52-99807 (JP, A) JP-A-56-24398 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数音色のリズム音の経時的な発生パター
ンを表すパターンデータを記憶した第１の記憶手段であ
って、該パターンデータとしては、該リズム音を発生す
べきタイミング毎の音色制御情報および音量制御情報を
記憶したものと、 前記複数の音色にそれぞれ対応した複数の波形データを
所定の振幅で記憶した第２の記憶手段と、 前記複数の音色毎にリズム音信号の音量を制御するため
の音量制御データを記憶した第３の記憶手段と、 テンポクロック信号を発生する手段と、 前記テンポクロック信号に基づいて前記パターンデータ
を読み出す読出手段であって、前記リズム音を発生すべ
きタイミング毎に該タイミングに対応する音色制御情報
および音量制御情報を出力するものと、 前記読出手段から音色制御情報および音量制御情報が出
力されるたびに、 (a)該音色制御情報が指示するリズム音の音色に対応す
る波形データを前記第２の記憶手段から読み出すことに
よりリズム音信号を発生する処理と、 (b)前記音色制御情報が指示するリズム音の音色に対応
する音量制御データを前記第３の記憶手段から読み出
し、該音量制御データに応じて前記リズム音信号の音量
を制御する処理と、 (c)前記音量制御情報に応じて前記リズム音信号の音量
を制御する処理と を行なうリズム音発生手段と をそなえた自動リズム演奏装置。1. A first storage means for storing pattern data representing a chronological generation pattern of a plurality of timbres, wherein the pattern data is a timbre control for each timing at which the rhythm sound should be generated. Information and volume control information are stored, second storage means stores a plurality of waveform data corresponding to the plurality of tones with a predetermined amplitude, and the volume of the rhythm sound signal is controlled for each of the plurality of tones. Means for generating the tempo clock signal, read means for reading the pattern data based on the tempo clock signal, and the rhythm sound. Outputting the tone color control information and the volume control information corresponding to the timing at each timing, and the tone color control information and the volume control from the reading means. (A) a process of generating a rhythm sound signal by reading from the second storage means waveform data corresponding to the timbre of the rhythm sound designated by the timbre control information each time the information is output; A process of reading volume control data corresponding to the tone color of the rhythm sound designated by the tone color control information from the third storage means, and controlling the volume of the rhythm sound signal according to the volume control data; An automatic rhythm playing device comprising: rhythm sound generating means for controlling the sound volume of the rhythm sound signal according to the sound volume control information.