JPH06309882A - Circuit for controlling continuous writing of prom writer - Google Patents
Circuit for controlling continuous writing of prom writerInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】一般に、複数のＰＲＯＭに同時に
書き込む装置をギャングライタと称しているが、この発
明は、ギャングライタにおける連続書き込み制御回路に
ついてのものである。BACKGROUND OF THE INVENTION Generally, a device for simultaneously writing into a plurality of PROMs is called a gang writer, but the present invention relates to a continuous write control circuit in the gang writer.
【０００２】[0002]
【従来の技術】次に、従来技術によるＰＲＯＭライタの
複数同時書き込み回路の構成を図３に示す。図３の１Ａ
〜１ＣはＰＲＯＭ接続部、２は指示入力手段、３は制御
手段、４はメモリ、５はデータ出力回路、６はアドレス
出力回路、７Ａ〜７Ｃは書き込みパルス発生回路、８は
終了表示手段である。2. Description of the Related Art Next, FIG. 3 shows a configuration of a plurality of simultaneous writing circuits of a PROM writer according to the prior art. 1A of FIG.
1C is a PROM connection part, 2 is an instruction input means, 3 is a control means, 4 is a memory, 5 is a data output circuit, 6 is an address output circuit, 7A to 7C are write pulse generation circuits, and 8 is an end display means. .
【０００３】図３は、例として同時に３個のＥＰＲＯＭ
に書き込みができるギャングライタの構成を示してお
り、ＰＲＯＭ接続部１Ａ〜１Ｃは書き込みを行うＥＰＲ
ＯＭを実装する部分であり、ＩＣソケットまたはコネク
タ等により構成される。指示入力手段２は装置を取り扱
う作業者が、実装されたＥＰＲＯＭに対して書き込み開
始の指示を与えるもので、スイッチまたはＲＳ−２３２
Ｃのような回線を使用する。FIG. 3 shows, by way of example, three EPROMs simultaneously.
1 shows a configuration of a gang writer capable of writing data to the PROM connecting portions 1A to 1C, and an EPR to which writing is performed.
This is a part for mounting the OM, and is configured by an IC socket or a connector. The instruction input means 2 is used by an operator who handles the device to give an instruction to start writing to the mounted EPROM, and is a switch or RS-232.
Use a line like C.
【０００４】制御手段３はＣＰＵとプログラム等で構成
され、ギャングライタ全体を制御するものである。メモ
リ４はＥＰＲＯＭに書き込むデータが記憶された回路で
ある。データ出力回路５は制御手段３から与えられたデ
ータを保持し、ＰＲＯＭ接続部１に書き込みデータを与
えるもので、フリップフロップ等により構成される。ア
ドレス出力回路６は、制御手段３から与えられたアドレ
スを保持し、ＰＲＯＭ接続部１に書き込み番地を与える
ものであり、フリップフロップあるいはカウンタ等によ
り構成される。The control means 3 is composed of a CPU and a program and controls the entire gang writer. The memory 4 is a circuit in which data to be written in the EPROM is stored. The data output circuit 5 holds the data given from the control means 3 and gives the write data to the PROM connection section 1, and is constituted by a flip-flop or the like. The address output circuit 6 holds the address given from the control means 3 and gives a write address to the PROM connection section 1, and is composed of a flip-flop, a counter or the like.
【０００５】書き込みパルス発生回路７Ａ〜７Ｃは制御
手段３から与えられた１回の指示で書き込みに必要な電
気パルス１個をＰＲＯＭ接続部１に与える回路である。
終了表示手段８は書き込みの終了を作業者に示すもの
で、ＬＥＤ等のランプやＬＣＤのような表示器あるいは
ＲＳ−２３２Ｃのような回線を使用することができる。The write pulse generation circuits 7A to 7C are circuits which give one electric pulse required for writing to the PROM connection section 1 by one instruction given from the control means 3.
The end display means 8 indicates the end of writing to the operator, and a lamp such as an LED, a display such as an LCD, or a line such as RS-232C can be used.
【０００６】つぎに、図３を参照して動作を説明する。
図３で、まず作業者はＰＲＯＭ接続部１Ａ〜１ＣにＥＰ
ＲＯＭを実装し、実装が終わると指示入力手段２により
ギャングライタに書き込み開始の指示を行う。Next, the operation will be described with reference to FIG.
In FIG. 3, first, the worker makes an EP on the PROM connecting portions 1A to 1C.
The ROM is mounted, and when the mounting is completed, the instruction input means 2 instructs the gang writer to start writing.
【０００７】制御手段３は指示入力手段２からの書き込
み開始の指示を入力すると、最初の番地である０番地用
の書き込みデータをメモリ４から読み出してデータ出力
回路５に書き込むとともに、アドレス出力回路６に書き
込み番地である０を書き込む。さらに、書き込みパルス
発生回路７Ａ〜７Ｃに書き込みパルスを出すように指示
を出すことにより、０番地のデータをＰＲＯＭ接続部１
に実装された全数のＥＰＲＯＭに書き込む。When the control means 3 receives the write start instruction from the instruction input means 2, the write data for the first address, address 0, is read from the memory 4 and written in the data output circuit 5, and at the same time, the address output circuit 6 is read. Write 0, which is the write address, to. Further, by instructing the write pulse generation circuits 7A to 7C to output the write pulse, the data at the address 0 is transferred to the PROM connection unit 1.
Write to all EPROMs installed in.
【０００８】次に、制御手段３は１番地用の書き込みデ
ータをメモリ４から読み出してデータ出力回路５に書き
込み、アドレス出力回路６に書き込み番地である１を書
き込み、書き込みパルス発生回路７Ａ〜７Ｃに書き込み
パルスを出すように指示を出すことにより、１番地のデ
ータをＥＰＲＯＭに書き込む。Next, the control means 3 reads the write data for the first address from the memory 4 and writes it in the data output circuit 5, writes 1 as the write address in the address output circuit 6, and writes it in the write pulse generating circuits 7A to 7C. By issuing an instruction to issue a write pulse, the data at address 1 is written to the EPROM.
【０００９】以下、同様の手順でＥＰＲＯＭに書き込み
を行い、最上位アドレスのデータの書き込みが終わる
と、制御手段３は終了表示手段８に書き込みが終了した
ことを示すように指示を出し、終了表示手段８は書き込
みが終了したことを表示する。Thereafter, writing is performed in the EPROM in the same procedure, and when the writing of the data of the highest address is completed, the control means 3 gives an instruction to the end display means 8 to indicate that the writing is completed, and the end display is made. The means 8 indicates that the writing is completed.
【００１０】[0010]
【発明が解決しようとする課題】従来のギャングライタ
は、複数のＰＲＯＭ接続部に実装されるＥＰＲＯＭに対
して、一斉に同じ番地のデータの書き込みを行っている
ので、書き込みを行っている間、作業者は書き込みが終
了するのを待たなくてはならず作業効率が悪い。この発
明は、ＰＲＯＭ接続部に実装されたＥＰＲＯＭから順次
データの書き込みを開始するＰＲＯＭライタの連続書き
込み制御回路の提供を目的とする。Since the conventional gang writer simultaneously writes the data of the same address to the EPROMs mounted in the plurality of PROM connection portions, during the writing, The worker has to wait until the writing is completed, and the work efficiency is poor. An object of the present invention is to provide a continuous write control circuit for a PROM writer that sequentially starts writing data from an EPROM mounted on a PROM connection section.
【００１１】[0011]
【課題を解決するための手段】この目的を達成するた
め、この発明は、複数のＰＲＯＭ接続部にＰＲＯＭを実
装し、指示入力手段２により制御手段３はメモリ４に書
き込まれたデータをデータ出力回路５に書き込むととも
に、書き込み番地をアドレス発生回路６に書き込み、各
ＰＲＯＭ接続部に設けられた複数の書き込みパルス発生
回路を駆動して発生するパルスにより、実装されたＰＲ
ＯＭにデータを書き込み、全てのデータの書き込みが終
了したら終了表示手段８に表示するＰＲＯＭライタにお
いて、各ＰＲＯＭ接続部に接続し、ＰＲＯＭの実装を検
出する複数の実装検出手段と、複数の実装検出手段の出
力を入力とし、制御手段３に各ＰＲＯＭ接続部の実装状
態を出力する実装状態読み込みポート１０と、制御手段
３の出力を入力とし、実装状態読み込みポート１０のデ
ータにより信号を出力する実装状態設定ポート１１と、
実装状態設定ポート１１の出力と制御手段３からの書き
込み指示信号を入力とし、各パルス信号発生回路に入力
する複数のゲートを備え、各ＰＲＯＭ接続部にＰＲＯＭ
が実装されたときから、順次ＰＲＯＭへの書き込みを開
始する。また、制御手段３は、各ＰＲＯＭ接続部に対す
る書き込み開始番地〜終了番地までの書き込みを続けて
繰り返し、２個目以降に実装されたＰＲＯＭは途中の番
地から書き込みを開始する。In order to achieve this object, the present invention mounts PROMs on a plurality of PROM connection parts, and the control means 3 outputs the data written in the memory 4 by the instruction input means 2. The written PR is written in the circuit 5 and the write address is written in the address generation circuit 6, and the mounted PR is driven by the pulses generated by driving the plurality of write pulse generation circuits provided in each PROM connection portion.
In the PROM writer which writes data to the OM and displays on the end display means 8 when all the data has been written, a plurality of mounting detection means that are connected to each PROM connection portion to detect mounting of the PROM, and a plurality of mounting detection means A mounting state read port 10 that outputs the mounting state of each PROM connection section to the control unit 3 and an output that outputs the signal of the mounting state read port 10 to the control unit 3 as an input. State setting port 11,
A PROM is provided at each PROM connection portion, which is provided with a plurality of gates which receive the output of the mounting state setting port 11 and the write instruction signal from the control means 3 and input to each pulse signal generating circuit.
The writing to the PROM is sequentially started from when the is mounted. Further, the control means 3 repeats the writing from the write start address to the end address for each PROM connection portion, and repeats, and the PROMs mounted after the second one start writing from the middle addresses.
【００１２】[0012]
【作用】つぎに、この発明による実施例の構成を図１に
示す。図１の９Ａ〜９Ｃは実装検出手段、１０は実装状
態読み出しポ−ト、１１は実装状態設定ポ−ト、１２Ａ
〜１２ＣはＡＮＤゲートであり、他は図３と同じであ
る。Next, the construction of the embodiment according to the present invention is shown in FIG. In FIG. 1, 9A to 9C are mounting detecting means, 10 is a mounting state reading port, 11 is a mounting state setting port, and 12A.
12C are AND gates, and the others are the same as those in FIG.
【００１３】図１で、実装検出手段９Ａ〜９ＣはＰＲＯ
Ｍ接続部１Ａ〜１Ｃにそれぞれ接続し、ＥＰＲＯＭが実
装されたことを検出する。実装検出手段９Ａ〜９Ｃは、
接触式のスイッチを使用したりフォトインタラプタ等で
光学的に検出したり、あるいはＰＲＯＭ接続部１Ａ〜１
ＣにＥＰＲＯＭを壊さない程度の弱い電気を印加するな
どにより、ＥＰＲＯＭの実装を検出する。In FIG. 1, the mounting detection means 9A to 9C are PRO.
It is connected to each of the M connection units 1A to 1C to detect that the EPROM is mounted. The mounting detection means 9A to 9C are
A contact switch is used, or it is optically detected by a photo interrupter or the like, or PROM connection sections 1A to 1
The mounting of the EPROM is detected by applying a weak electricity to C so that the EPROM is not destroyed.
【００１４】実装状態読み出しポ−ト１０は、実装検出
手段９Ａ〜９Ｃの出力を入力とし、ＰＲＯＭ接続部１Ａ
〜１Ｃに対するそれぞれの実装状態をまとめて読み出
し、制御手段３に出力する。The mounting state reading port 10 receives the outputs of the mounting detecting means 9A to 9C and receives the PROM connecting portion 1A.
The respective mounting states for 1C to 1C are collectively read and output to the control means 3.
【００１５】実装状態設定ポ−ト１１は、制御手段３の
指示によりＥＰＲＯＭが実装されているＰＲＯＭ接続部
１Ａ〜１Ｃに接続された書き込みパルス発生回路７Ａ〜
７Ｃのみをイネーブルにするための情報を保持する。The mounting state setting port 11 is instructed by the control means 3 to write pulse generating circuits 7A to 7C connected to PROM connecting portions 1A to 1C in which EPROMs are mounted.
Holds information for enabling 7C only.
【００１６】ＡＮＤゲート１２Ａ〜１２Ｃは、実装状態
設定ポ−ト１１の出力と制御手段３からの書き込み指示
信号の論理積をとり、ＥＰＲＯＭが実装されているＰＲ
ＯＭ接続部１Ａ〜１Ｃの書き込みパルス発生回路７Ａ〜
７Ｃのみに書き込みの指示を与える。The AND gates 12A to 12C take the logical product of the output of the mounting state setting port 11 and the write instruction signal from the control means 3, and the PR in which the EPROM is mounted.
Write pulse generation circuits 7A to OM connecting sections 1A to 1C
A writing instruction is given only to 7C.
【００１７】次に、図１を参照して、この発明の動作を
説明する。図１で、作業者が指示入力手段２により書き
込み開始を指示すると、制御手段３は最初のＥＰＲＯＭ
がＰＲＯＭ接続部１Ａ〜１Ｃのどれに実装されたかを、
実装状態読み出しポ−ト１０を読み出すことにより識別
する。制御手段３は、ＥＰＲＯＭが実装されたＰＲＯＭ
接続部を、ＥＰＲＯＭに対する書き込み開始番地と共に
記憶し、実装状態設定ポ−ト１１に設定する。設定内容
は、実装されているＰＲＯＭ接続部１Ａ〜１Ｃの情報で
あり、書き込みパルス発生回路７Ａ〜７ＣによるＥＰＲ
ＯＭへの書き込みを可能にする情報である。Next, the operation of the present invention will be described with reference to FIG. In FIG. 1, when a worker gives an instruction to start writing by using the instruction inputting means 2, the controlling means 3 is the first EPROM.
Which PROM connection section 1A to 1C is mounted,
It is identified by reading the mounting state read port 10. The control means 3 is a PROM in which an EPROM is mounted.
The connection part is stored together with the write start address for the EPROM and set in the mounting state setting port 11. The setting contents are information of the mounted PROM connection portions 1A to 1C, and the EPR by the write pulse generation circuits 7A to 7C.
This is information that enables writing to the OM.
【００１８】次に、制御手段３は最初の番地である０番
地用の書き込みデータをメモリ４から読み出し、データ
出力回路５に書き込むとともに、アドレス出力回路６に
書き込み番地である０を書き込む。データ出力回路５の
出力はＰＲＯＭ接続部に入力し、実装状態設定ポート１
１と書き込み指示信号をＡＮＤゲート１２Ａ〜１２Ｃに
入力し、書き込みパルス発生回路７Ａ〜７Ｃに書き込み
パルスを出すように指示を出すことにより、実装されて
いるＥＰＲＯＭに０番地のデータを書き込む。Next, the control means 3 reads the write data for the first address 0 from the memory 4, writes it in the data output circuit 5, and writes 0 as the write address in the address output circuit 6. The output of the data output circuit 5 is input to the PROM connection part, and the mounting state setting port 1
By inputting 1 and the write instruction signal to the AND gates 12A to 12C and instructing the write pulse generating circuits 7A to 7C to issue the write pulse, the data of the address 0 is written in the mounted EPROM.
【００１９】次に、制御手段３は書き込みが終了したＥ
ＰＲＯＭがあるかどうかを、記憶していた情報、すなわ
ち書き込んでいるＥＰＲＯＭのアドレス数などを参照し
て調べる。この時点では、書き込みを始めたばかりなの
でまだ終了したＥＰＲＯＭはない。次に新たなＥＰＲＯ
Ｍが実装されていないかを、実装状態読みだしポ−ト１
１を用いて調べる。新たなＥＰＲＯＭが実装された場合
は、その実装されているＰＲＯＭ接続部１Ａ〜１Ｃの番
号と書き込み開始番地をともに制御手段３に記憶する。Next, the control means 3 returns E after the writing is completed.
Whether or not there is a PROM is checked by referring to the stored information, that is, the number of addresses of the EPROM being written. At this point, there is no EPROM that has been finished because the writing has just started. Next new EPRO
Read the mounting status to see if M is mounted.
Check with 1. When a new EPROM is installed, both the numbers of the installed PROM connection units 1A to 1C and the write start address are stored in the control means 3.
【００２０】制御手段３は、実装状態設定ポ−ト１１に
現在ＥＰＲＯＭが実装されているＰＲＯＭ接続部１Ａ〜
１Ｃと接続している書き込みパルス発生回路７Ａ〜７Ｃ
の書き込みを可能にする情報を設定する。The control means 3 includes PROM connecting portions 1A to 1A to which EPROMs are currently mounted in the mounting state setting port 11.
Write pulse generation circuits 7A to 7C connected to 1C
Set the information that enables writing.
【００２１】次に、ＥＰＲＯＭのアドレスの１番地にデ
ータを書き込むが、以後も同様の手順で行い、最上位ア
ドレスのデータの書き込みが終わると最初のＥＰＲＯＭ
の書き込みが終了したので制御手段３は実装状態設定ポ
−ト１１に最初のＥＰＲＯＭが実装されていたＰＲＯＭ
接続部１Ａ〜１Ｃの書き込みができないよう設定し、終
了表示手段８に最初のＥＰＲＯＭの書き込みが終了した
ことを示すように指示を出し、終了表示手段８は最初の
ＥＰＲＯＭ書き込みが終了したことを表示する。以下の
ＥＰＲＯＭに対しても、同様に書き込みから終了の表示
までの動作を行う。Next, the data is written to the address 1 of the EPROM, but the same procedure is performed thereafter, and when the writing of the data of the highest address is completed, the first EPROM is written.
Has been completed, the control means 3 is the PROM in which the first EPROM is mounted in the mounting state setting port 11.
The connection sections 1A to 1C are set so as not to be written, and an instruction is given to the end display means 8 to indicate that the writing of the first EPROM has been completed, and the end display means 8 displays that the writing of the first EPROM has been completed. To do. Similarly, for the following EPROMs, the operations from writing to displaying the end are performed.
【００２２】[0022]
【実施例】つぎに、図１の構成によるＥＰＲＯＭへの書
き込みの状態説明図を図２に示す。図２はＥＰＲＯＭが
０〜１５番地の書き込み番地をもつ場合についての説明
であり、ＰＲＯＭ接続部１Ａ〜１Ｃに順番にＥＰＲＯＭ
を実装していく場合の例を時間の経過に従って示したも
のである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, FIG. 2 shows an explanatory view of a state of writing to the EPROM having the configuration of FIG. FIG. 2 shows a case in which the EPROM has write addresses 0 to 15, and the EPROMs are sequentially arranged in the PROM connecting portions 1A to 1C.
The following is an example of how to implement.
【００２３】図２で、制御手段３はまずＰＲＯＭ接続部
１Ａに実装された第１のＥＰＲＯＭのアドレス０番地か
ら書き込み動作を開始し、書き込み途中でＰＲＯＭ接続
部１Ｂに第２のＥＰＲＯＭが実装されると、第２のＥＰ
ＲＯＭには、実装されたときに第１のＥＰＲＯＭに書き
込まれているアドレスから書き込みを開始する。同様
に、第１・第２のＥＰＲＯＭにデータを書き込み中にＰ
ＲＯＭ接続部１Ｃに第３のＥＰＲＯＭが実装されると、
第３のＥＰＲＯＭには、実装されたときに第２のＥＰＲ
ＯＭに書き込まれているアドレスから書き込みを開始す
る。In FIG. 2, the control means 3 first starts the write operation from the address 0 of the first EPROM mounted in the PROM connection section 1A, and the second EPROM is mounted in the PROM connection section 1B during the writing. Then, the second EP
Writing to the ROM starts from the address written in the first EPROM when mounted. Similarly, while writing data to the first and second EPROMs, P
When the third EPROM is mounted on the ROM connection unit 1C,
The third EPROM has a second EPR when mounted.
Writing is started from the address written in the OM.
【００２４】図２で、第２のＥＰＲＯＭにデータが書き
込まれている間に、第１のＥＰＲＯＭは全ての番地の書
き込みが終了している。ここで、図１の制御手段３は実
装状態設定ポート１１に対し、書き込みパルス発生回路
７Ａに対してパルスの発生を停止させるように設定し、
第１のＥＰＲＯＭに対してデータの書き込みを停止させ
るとともに、終了表示手段に、ＰＲＯＭ接続部１Ａに実
装された第１のＥＰＲＯＭに対する書き込みが終了した
ことを表示する。In FIG. 2, while the data is being written in the second EPROM, the writing of all addresses in the first EPROM is completed. Here, the control means 3 of FIG. 1 sets the mounting state setting port 11 to the write pulse generating circuit 7A so as to stop the generation of pulses,
The writing of data to the first EPROM is stopped, and the completion display means displays that the writing to the first EPROM mounted on the PROM connection section 1A is completed.
【００２５】ここで、作業者はＰＲＯＭ接続部１Ａに実
装された第１のＥＰＲＯＭを取り外し、新たに第４のＥ
ＰＲＯＭを実装する。新しいＥＰＲＯＭをＰＲＯＭ接続
部１Ａに実装すると、制御手段３は第４のＥＰＲＯＭを
認識し、第２・第３のＥＰＲＯＭと同様に途中の番地か
ら書き込みを開始する。この間に、第２・第３のＥＰＲ
ＯＭは、新たにアドレスが０番地から開始しているの
で、残りの部分の書き込みが順次進んでいる。Here, the worker removes the first EPROM mounted in the PROM connection section 1A and newly installs the fourth EROM.
Implement PROM. When a new EPROM is mounted on the PROM connection section 1A, the control means 3 recognizes the fourth EPROM and starts writing from an intermediate address in the same manner as the second and third EPROMs. During this time, the second and third EPR
Since the address of the OM is newly started from the address 0, the writing of the remaining part is proceeding in sequence.
【００２６】以下、第２・第３のＥＰＲＯＭの書き込み
も順次終了するので、新しいＥＰＲＯＭと交換して行く
ということを繰り返す。全てのＥＰＲＯＭが書き終わっ
たら制御手段３は書き込みの作業を停止し、指示入力手
段２から終了の指示がない場合新しいＥＰＲＯＭが実装
されるのを待ち、終了の指示が来ている場合は開始の指
示を待つ。After that, since the writing of the second and third EPROMs is also sequentially completed, the replacement with a new EPROM is repeated. When all EPROMs have been written, the control means 3 stops the writing work, waits for a new EPROM to be mounted if there is no end instruction from the instruction input means 2, and starts if there is an end instruction. Wait for instructions.
【００２７】なお、この実施例では制御手段３は一つの
番地の書き込みを行うごとにＥＰＲＯＭの実装状態を確
認しているが、何番地おきかでも何秒おきかでもよい
し、割り込みでも同様の効果が得られる。また、書き込
みの開始を０番地からインクリメントで行っているが、
途中の番地から始めるインクリメントでもデクリメント
でもよい。In this embodiment, the control means 3 confirms the mounted state of the EPROM every time one address is written, but it may be every other address, every few seconds, or even an interrupt. The effect is obtained. Also, writing is started from address 0 in increments,
It may be increment or decrement starting from an address on the way.
【００２８】[0028]
【発明の効果】この発明によれば、複数のＰＲＯＭ接続
部をもつ装置において、ＰＲＯＭへのデータの書き込み
をＰＲＯＭ接続部に実装されるごとに順次開始するの
で、ＥＰＲＯＭへの連続的な書き込み作業をすることが
でき、データの書き込みが終了したＥＰＲＯＭを順次交
換・実装することにより、作業者は待たされることな
く、作業時間を短縮することができる。According to the present invention, in a device having a plurality of PROM connection portions, data writing to the PROM is sequentially started each time the PROM connection portion is mounted, so that continuous writing operation to the EPROM is performed. By sequentially replacing and mounting the EPROMs in which the writing of data is completed, the worker can shorten the working time without waiting.
【図１】この発明による実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment according to the present invention.
【図２】図１の構成によるＥＰＲＯＭへの書き込みの状
態説明図である。FIG. 2 is an explanatory diagram of a state of writing to the EPROM according to the configuration of FIG.
【図３】従来技術によるＰＲＯＭライタの複数同時書き
込み回路の構成図である。FIG. 3 is a configuration diagram of a plurality of simultaneous writing circuits of a PROM writer according to a conventional technique.
１Ａ〜１Ｃ ＰＲＯＭ接続部 ２ 指示入力手段 ３ 制御手段 ４ メモリ ５ データ出力回路 ６ アドレス出力回路 ７Ａ〜７Ｃ 書き込みパルス発生回路 ８ 終了表示手段 ９Ａ〜９Ｃ 実装検出手段 １０ 実装状態読み出しポ−ト １１ 実装状態設定ポ−ト １２Ａ〜１２Ｃ ＡＮＤゲート 1A to 1C PROM connection part 2 instruction input means 3 control means 4 memory 5 data output circuit 6 address output circuit 7A to 7C write pulse generation circuit 8 end display means 9A to 9C mounting detection means 10 mounting state read port 11 mounting state Setting port 12A to 12C AND gate
Claims (2)
し、指示入力手段(2)により制御手段(3) はメモリ(4)
に書き込まれたデータをデータ出力回路(5) に書き込む
とともに、書き込み番地をアドレス発生回路(6) に書き
込み、各ＰＲＯＭ接続部に設けられた複数の書き込みパ
ルス発生回路を駆動して発生するパルスにより、実装さ
れたＰＲＯＭにデータを書き込み、全てのデータの書き
込みが終了したら終了表示手段(8) に表示するＰＲＯＭ
ライタにおいて、 各ＰＲＯＭ接続部に接続し、ＰＲＯＭの実装を検出する
複数の実装検出手段と、 複数の実装検出手段の出力を入力とし、制御手段(3) に
各ＰＲＯＭ接続部の実装状態を出力する実装状態読み込
みポート(10)と、 制御手段(3) の出力を入力とし、実装状態読み込みポー
ト(10)のデータにより信号を出力する実装状態設定ポー
ト(11)と、 実装状態設定ポート(11)の出力と制御手段(3) からの書
き込み指示信号を入力とし、各パルス信号発生回路に入
力する複数のゲートを備え、 各ＰＲＯＭ接続部にＰＲＯＭが実装されたときから、順
次ＰＲＯＭへの書き込みを開始することを特徴とするＰ
ＲＯＭライタの連続書き込み制御回路。1. PROMs are mounted on a plurality of PROM connection portions, and control means (3) is memory (4) by means of instruction input means (2).
The data written to the data output circuit (5) is written to the data output circuit (5), the write address is written to the address generation circuit (6), and a pulse is generated by driving a plurality of write pulse generation circuits provided in each PROM connection part. , PROM which writes data to the mounted PROM and displays on the end display means (8) when writing of all data is completed
In the writer, the mounting state of each PROM connection part is output to the control means (3) by inputting the outputs of the plurality of mounting detection parts connected to each PROM connection part and detecting the mounting of the PROM and the plurality of mounting detection parts. The mounting status reading port (10) and the mounting status setting port (11) that inputs the output of the control means (3) and outputs a signal according to the data of the mounting status reading port (10) ) Output and a write instruction signal from the control means (3) as input, and a plurality of gates for inputting to each pulse signal generation circuit are provided, and writing to the PROM is sequentially performed from the time when the PROM is mounted in each PROM connection section. P, characterized by starting
Continuous write control circuit for ROM writer.
する書き込み開始番地〜終了番地までの書き込みを続け
て繰り返し、２個目以降に実装されたＰＲＯＭは途中の
番地から書き込みを開始することを特徴とする請求項１
に記載のＰＲＯＭライタの連続書き込み制御回路。2. The control means (3) repeats writing from a write start address to an end address for each PROM connection section, and repeats the writing for the second and subsequent PROMs to start writing from an intermediate address. Claim 1 characterized by the above-mentioned.
The continuous write control circuit of the PROM writer according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12056993A JPH06309882A (en) | 1993-04-23 | 1993-04-23 | Circuit for controlling continuous writing of prom writer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12056993A JPH06309882A (en) | 1993-04-23 | 1993-04-23 | Circuit for controlling continuous writing of prom writer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309882A true JPH06309882A (en) | 1994-11-04 |
Family
ID=14789552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12056993A Pending JPH06309882A (en) | 1993-04-23 | 1993-04-23 | Circuit for controlling continuous writing of prom writer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309882A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243973A (en) * | 1999-11-10 | 2007-09-20 | Data I O Corp | Programming system and buffer circuit |
-
1993
- 1993-04-23 JP JP12056993A patent/JPH06309882A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243973A (en) * | 1999-11-10 | 2007-09-20 | Data I O Corp | Programming system and buffer circuit |
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