JPH06308170A - Comparator circuit - Google Patents
Comparator circuitInfo
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- JPH06308170A JPH06308170A JP10065093A JP10065093A JPH06308170A JP H06308170 A JPH06308170 A JP H06308170A JP 10065093 A JP10065093 A JP 10065093A JP 10065093 A JP10065093 A JP 10065093A JP H06308170 A JPH06308170 A JP H06308170A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は比較回路、特に入力信号
が広範囲に変動した場合においても、誤動作のない比較
作用を行うことのできる差動増幅器等に好適な比較回路
の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator circuit, and more particularly to an improvement of a comparator circuit suitable for a differential amplifier or the like which can perform a comparing operation without malfunction even when an input signal fluctuates over a wide range.
【0002】[0002]
【従来の技術】2信号入力を互いに比較して反転動作を
行う比較回路が広範囲に用いられており、例えば、レベ
ル比較回路、差動増幅器、あるいは一方の入力電位を固
定したスレッショルド比較回路等として用いられてい
る。2. Description of the Related Art A comparison circuit for comparing two signal inputs with each other and performing an inversion operation is widely used. For example, as a level comparison circuit, a differential amplifier, or a threshold comparison circuit with one input potential fixed. It is used.
【0003】図3には、従来における比較回路が示さ
れ、第1の入力端子10に供給される第1の入力信号V
1と第2の入力端子20に供給される第2の入力信号V
2とが比較される。FIG. 3 shows a conventional comparison circuit, which has a first input signal V supplied to a first input terminal 10.
The second input signal V supplied to the first and second input terminals 20
2 is compared.
【0004】第1の入力信号V1は、第1の入力トラン
ジスタ11のベースに供給され、この第1の入力トラン
ジスタ11のエミッタは、第1の制御トランジスタ12
のベースに接続されている。The first input signal V 1 is supplied to the base of the first input transistor 11, and the emitter of the first input transistor 11 has a first control transistor 12
Connected to the base of.
【0005】前記入力トランジスタ11のコレクタは直
接接地され、また、制御トランジスタ12のコレクタは
電流ミラー回路を構成するトランジスタ13のコレクタ
・エミッタを介して接地されている。このトランジスタ
13のコレクタ・ベースは導通され、後述する如く、電
流ミラー回路によって反対側の比較回路枝をオフ状態に
抑制する。The collector of the input transistor 11 is directly grounded, and the collector of the control transistor 12 is grounded via the collector / emitter of the transistor 13 forming a current mirror circuit. The collector-base of this transistor 13 is rendered conductive, and as will be described later, a current mirror circuit suppresses the opposite side comparison circuit branch to the off state.
【0006】一方、前記第2の入力端子20は、第2の
入力トランジスタ21のベースに接続され、この入力ト
ランジスタ21のエミッタは第2の制御トランジスタ2
2のベースに接続されている。入力トランジスタ21の
コレクタは接地され、また、制御トランジスタ22のコ
レクタはトランジスタ23のコレクタ・エミッタを介し
て接地されている。このトランジスタ23は前記トラン
ジスタ13とベースを共通にし、電流ミラー回路を構成
している。On the other hand, the second input terminal 20 is connected to the base of the second input transistor 21, and the emitter of this input transistor 21 is the second control transistor 2.
It is connected to the base of 2. The collector of the input transistor 21 is grounded, and the collector of the control transistor 22 is grounded via the collector / emitter of the transistor 23. The transistor 23 has a base in common with the transistor 13 and constitutes a current mirror circuit.
【0007】前記両制御トランジスタ12,22のエミ
ッタは共通接続され、定電流回路30から制御電流I1
の供給を受けている。The emitters of both control transistors 12 and 22 are commonly connected, and the constant current circuit 30 controls the control current I 1
Is being supplied.
【0008】前記第2の制御トランジスタ22のエミッ
タは、反転トランジスタ31のベースに接続されてお
り、この反転トランジスタ31はエミッタが接地され、
コレクタが定電流回路32を介して電源VCCに接続さ
れている。そして、反転トランジスタ31のコレクタは
出力トランジスタ33のベースに接続され、出力トラン
ジスタ33のエミッタは接地され、コレクタは出力端子
40に接続されている。図において、電源と出力端子4
0との間には必要に応じて負荷RLが接続される。The emitter of the second control transistor 22 is connected to the base of the inverting transistor 31, and the emitter of the inverting transistor 31 is grounded.
The collector is connected to the power supply V CC via the constant current circuit 32. The collector of the inverting transistor 31 is connected to the base of the output transistor 33, the emitter of the output transistor 33 is grounded, and the collector is connected to the output terminal 40. In the figure, power supply and output terminal 4
A load R L is connected between 0 and 0 as required.
【0009】以下、図4を参照しながら第1の入力信号
V1を一定値に固定した場合の比較作用を説明する。The comparison operation when the first input signal V 1 is fixed to a constant value will be described below with reference to FIG.
【0010】第2の入力信号V2が固定値V1より小さ
いとき(V2<V1)には、出力端子40に「H」信号
が出力される。When the second input signal V 2 is smaller than the fixed value V 1 (V 2 <V 1 ), the “H” signal is output to the output terminal 40.
【0011】すなわち、第2の入力信号V2が低いこと
から、入力トランジスタ21及び制御トランジスタ22
がオン状態となり、一方、第1の入力トランジスタ11
及び制御トランジスタ12はオフ状態となる。従って、
制御電流I1は第2の制御トランジスタ22側に流れ
る。この結果、反転トランジスタ31のベースに電流が
供給されトランジスタ31はオン作動し、この結果定電
流I2は反転トランジスタ31のコレクタ・エミッタに
流れるので、出力トランジスタ33がオフ状態となる。
従って、前述した如く出力端子40には「H」レベルが
出力される。That is, since the second input signal V 2 is low, the input transistor 21 and the control transistor 22 are
Is turned on, while the first input transistor 11
Also, the control transistor 12 is turned off. Therefore,
The control current I 1 flows to the second control transistor 22 side. As a result, a current is supplied to the base of the inverting transistor 31 and the transistor 31 is turned on. As a result, the constant current I 2 flows to the collector / emitter of the inverting transistor 31, so that the output transistor 33 is turned off.
Therefore, as described above, the "H" level is output to the output terminal 40.
【0012】一方、第2の入力信号V2が上昇して、第
1の入力信号V1を越えると、第1の入力トランジスタ
11及び制御トランジスタ12がオン作動する。そし
て、第2の入力トランジスタ21及び制御トランジスタ
22はオフ状態に反転し、この状態は電流ミラー回路に
よって確実に保持されることとなる。On the other hand, when the second input signal V 2 rises and exceeds the first input signal V 1 , the first input transistor 11 and the control transistor 12 are turned on. Then, the second input transistor 21 and the control transistor 22 are inverted to the off state, and this state is surely held by the current mirror circuit.
【0013】従って、反転トランジスタ31がオフ状態
に反転し、この結果出力トランジスタ33がオン作動し
て出力端子を「L」レベルに反転する。Therefore, the inverting transistor 31 is inverted to the off state, and as a result, the output transistor 33 is turned on to invert the output terminal to the "L" level.
【0014】[0014]
【発明が解決しようとする課題】以上のようにして従来
の比較回路によれば、所望の比較反転作用が得られる
が、入力信号が負入力レベルとなったときには、誤動作
を生じてしまうという問題があった。As described above, according to the conventional comparison circuit, a desired comparison and inverting action can be obtained, but when the input signal becomes a negative input level, a malfunction occurs. was there.
【0015】このような負入力信号は、例えば入力端子
にノイズが混入した場合等に生じ、一時的に入力信号が
負電位まで低下してしまうことが生じる。また、接地電
位の変動によってもこのような事態が生じ、前述した従
来の比較回路ではノイズあるいは接地電位の変動に弱い
という問題があった。Such a negative input signal is generated, for example, when noise is mixed in the input terminal, and the input signal may temporarily drop to a negative potential. Further, such a situation also occurs due to the fluctuation of the ground potential, and the conventional comparison circuit described above has a problem that it is weak against noise or fluctuation of the ground potential.
【0016】いま、図3において第2の入力トランジス
タ21及び制御トランジスタ22がオン状態(V2<V
1)であると仮定する。このとき、制御トランジスタ2
2のエミッタ電位(A点)は、V2+2VBEとなる
(VBE:ベース・エミッタ電圧)。Now, in FIG. 3, the second input transistor 21 and the control transistor 22 are in the ON state (V 2 <V
1 ). At this time, the control transistor 2
The emitter potential (point A) of 2 becomes V 2 + 2V BE (V BE : base-emitter voltage).
【0017】このとき反転トランジスタ31はオン状態
にあるので、制御トランジスタ22のコレクタ(B点)
電位はVBEである。なお、各トランジスタの特性はほ
ぼ一定なものと仮定する。At this time, since the inverting transistor 31 is in the ON state, the collector of the control transistor 22 (point B).
The potential is V BE . It is assumed that the characteristics of each transistor are almost constant.
【0018】従って、前記第2の入力信号V2が負にな
ると、前記V2+2VBEで示されるA点電位がVBE
であるB点電位に向かって低下し、この結果、AB間電
位差すなわち制御トランジスタ22のVCEが縮まり、
ある時点で制御トランジスタ22がカットオフしてしま
うという事態が生じる。Therefore, when the second input signal V 2 becomes negative, the potential at the point A indicated by V 2 + 2V BE becomes V BE.
The potential difference between points A and B, that is, V CE of the control transistor 22 is reduced.
At some point, the control transistor 22 will be cut off.
【0019】このような場合には、反転トランジスタ3
1のベースへの電流供給が遮断され、反転トランジスタ
31がオフ作動してしまうので、出力トランジスタ33
はオン状態となり、出力端子40には「L」レベルの信
号が出力される誤動作が生じる。In such a case, the inverting transistor 3
Since the current supply to the base of No. 1 is cut off and the inverting transistor 31 is turned off, the output transistor 33
Is turned on, and a malfunction occurs in which an “L” level signal is output to the output terminal 40.
【0020】このような問題を解決するために、例え
ば、特開平4−225618号公報には、入力トランジ
スタ及び制御トランジスタのベース端子に所定の抵抗を
接続した比較器が記載されている。In order to solve such a problem, for example, Japanese Unexamined Patent Publication No. 4-225618 discloses a comparator in which predetermined resistors are connected to the base terminals of the input transistor and the control transistor.
【0021】ここに記載されている比較器の回路図が図
5に示されている。図5に示されているように、この比
較器が前述した図3に示されている比較器と異なる点
は、入力抵抗14,24及びレベルアップ抵抗15,2
5が接続されていることである。A circuit diagram of the comparator described herein is shown in FIG. As shown in FIG. 5, the difference between this comparator and the comparator shown in FIG. 3 is that the input resistors 14 and 24 and the level-up resistors 15 and 2 are different.
5 is connected.
【0022】したがって、ここに記載されている比較器
によれば、負入力信号が印加されたときには入力トラン
ジスタのコレクタ・ベースが導通されて、そのベース電
位をコレクタ・ベース電位(VF)に固定する。そし
て、制御トランジスタ22がカットオフした場合に制御
トランジスタから入力トランジスタに流れる電流はレベ
ルアップ抵抗を通るので、制御トランジスタのエミッタ
電位を従来と異なり、そのコレクタ電位より十分に高い
値に保持することができ、前記入力トランジスタのベー
ス電位クランプとこの制御トランジスタのエミッタ電位
レベルアップの両者によって、制御トランジスタの一時
的な反転を確実に防止することが可能である。Therefore, according to the comparator described here, when the negative input signal is applied, the collector-base of the input transistor is made conductive, and the base potential is fixed to the collector-base potential (V F ). To do. Then, when the control transistor 22 is cut off, the current flowing from the control transistor to the input transistor passes through the level-up resistance, so that the emitter potential of the control transistor can be maintained at a value sufficiently higher than its collector potential, unlike the conventional case. It is possible to surely prevent the temporary reversal of the control transistor by both clamping the base potential of the input transistor and raising the emitter potential of the control transistor.
【0023】しかしながら、この比較器によれば、抵抗
素子が増えてしまうという問題がある。また、以下の理
由により、トランジスタ12、22の形成において、D
eep n+拡散工程が新たに必要となる。However, this comparator has a problem that the number of resistance elements increases. In addition, in forming the transistors 12 and 22, D
A new eep n + diffusion step is required.
【0024】すなわち、通常はトランジスタ12、22
には、L−PNPが用いられるが、飽和すると、エミッ
タから流れこんだ電流の多くは基板(GND)に流れ出
てしまう。そのため、負入力時に飽和したトランジスタ
22のベース端子から抵抗25に効率良く電流が供給で
きるように、トランジスタ12、22をDeep n+
で囲むことにより、寄生のPNPトランジスタのhfe
を下げて、基板(GND)に流れ出る電流を抑えてい
る。That is, normally, the transistors 12 and 22 are
For this purpose, L-PNP is used, but when saturated, most of the current flowing from the emitter flows out to the substrate (GND). Therefore, in order to efficiently supply current to the resistor 25 from the base terminal of the transistor 22 which is saturated at the time of negative input, the transistors 12 and 22 are deep n +.
Hfe of the parasitic PNP transistor
To lower the current flowing out to the substrate (GND).
【0025】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、負入力信号が印加された場合
においても、誤動作を生じることのない、安定性に優れ
た比較回路であって、製造が容易な比較回路を提供する
ことである。The present invention has been made in view of the above problems of the prior art, and an object thereof is to provide a comparator circuit which does not cause a malfunction even when a negative input signal is applied and is excellent in stability. And to provide a comparison circuit that is easy to manufacture.
【0026】[0026]
【課題を解決するための手段】上記目的を達成するため
に、第一の本発明は、第1の入力信号がベースに供給さ
れる第1の入力トランジスタと、前記第1の入力トラン
ジスタのエミッタにベースが接続された第1の制御トラ
ンジスタと、第2の入力信号がベースに供給される第2
の入力トランジスタと、前記第2の入力トランジスタの
エミッタにベースが接続された第2の制御トランジスタ
と、前記第1及び第2の制御トランジスタの共通接続さ
れたエミッタに制御電流を供給する定電流回路と、前記
第2の制御トランジスタのコレクタにベースが接続され
ており、グランドにエミッタが接続されている反転トラ
ンジスタと、前記反転トランジスタのコレクタにベース
が接続されており、グランドにエミッタが接続されてい
る出力トランジスタと、を含み、前記出力トランジスタ
のコレクタから、第1及び第2の入力信号の大きさの比
較結果を表す信号を出力する比較回路において、前記第
2の入力トランジスタのエミッタにベースが接続され、
前記出力トランジスタのベースにエミッタが接続され、
グランドにコレクタが接続されている補償トランジス
タ、を備えたことを特徴とする比較回路である。In order to achieve the above object, a first aspect of the present invention provides a first input transistor whose base is supplied with a first input signal, and an emitter of the first input transistor. A first control transistor having a base connected to the second control transistor, and a second control transistor having a second input signal supplied to the second control signal.
Constant current circuit for supplying a control current to the input transistor, the second control transistor whose base is connected to the emitter of the second input transistor, and the common-connected emitter of the first and second control transistors. A base connected to the collector of the second control transistor and an emitter connected to the ground; and an inversion transistor connected to the collector to the base and an emitter connected to the ground. An output transistor that outputs a signal indicating the comparison result of the magnitudes of the first and second input signals from the collector of the output transistor, and a base is provided at the emitter of the second input transistor. Connected,
An emitter is connected to the base of the output transistor,
It is a comparison circuit including a compensation transistor whose collector is connected to the ground.
【0027】上記目的を達成するために、第二の本発明
は、第1の入力信号がベースに供給される第1の入力ト
ランジスタと、前記第1の入力トランジスタのエミッタ
にベースが接続された第1の制御トランジスタと、第2
の入力信号がベースに供給される第2の入力トランジス
タと、前記第2の入力トランジスタのエミッタにベース
が接続された第2の制御トランジスタと、前記第1及び
第2の制御トランジスタの共通接続されたエミッタに制
御電流を供給する定電流回路と、前記第2の制御トラン
ジスタのコレクタにベースが接続されており、グランド
にエミッタが接続されている反転トランジスタと、前記
反転トランジスタのコレクタにベースが接続されてお
り、グランドにエミッタが接続されている出力トランジ
スタと、を含み、前記出力トランジスタのコレクタか
ら、第1及び第2の入力信号の大きさの比較結果を表す
信号を出力する比較回路において、前記出力トランジス
タのベースに一方端が接続され、電源電流端子に他方端
が接続されている抵抗と、前記第2の入力トランジスタ
のエミッタにベースが接続され、前記抵抗の他方端にエ
ミッタが接続され、グランドにコレクタが接続されてい
る補償トランジスタ、を備えたことを特徴とする比較回
路である。In order to achieve the above object, in the second aspect of the present invention, a base is connected to a first input transistor to which a first input signal is supplied to the base, and an emitter of the first input transistor. A first control transistor and a second
Second input transistor whose base is connected to the emitter of the second input transistor, a second control transistor whose base is connected to the emitter of the second input transistor, and common connection of the first and second control transistors. A constant current circuit for supplying a control current to the emitter, a base connected to the collector of the second control transistor, an emitter connected to the ground, and a base connected to the collector of the inversion transistor An output transistor having an emitter connected to ground, and a comparator circuit for outputting a signal representing the comparison result of the magnitudes of the first and second input signals from the collector of the output transistor, A resistor whose one end is connected to the base of the output transistor and whose other end is connected to the power supply current terminal The base to the emitter of the second input transistor is connected, an emitter connected to the other end of said resistor, a comparator circuit, characterized in that it comprises a compensation transistor, the collector is connected to ground.
【0028】[0028]
【作用】第一の本発明によれば、補償トランジスタによ
って、出力トランジスタのベース端子の電圧が上昇しな
いように構成したので、反転トランジスタがオフ動作し
ても、出力トランジスタがオン作動してしまうことがな
い。According to the first aspect of the present invention, the compensation transistor prevents the voltage of the base terminal of the output transistor from rising. Therefore, even if the inverting transistor is turned off, the output transistor is turned on. There is no.
【0029】第二の本発明によれば、補償トランジスタ
のコレクタ端子を抵抗を介して反転トランジスタのコレ
クタ端子に接続したので、出力トランジスタはさらにオ
ン作動しにくくなり、出力トランジスタの誤動作が防止
される。According to the second aspect of the present invention, since the collector terminal of the compensation transistor is connected to the collector terminal of the inverting transistor via the resistor, the output transistor is less likely to be turned on, and malfunction of the output transistor is prevented. .
【0030】[0030]
【実施例】以下、本発明の好適な実施例を、図面に基づ
いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings.
【0031】実施例1 図1には、本発明の好適な実施例である比較回路の回路
図が示されている。図1に示されているように、本実施
例に係る比較回路は、図3に示されている従来の比較回
路とほぼ同一の構成である。従来と同様に、トランジス
タQ1、Q2、Q3、Q4が差動増幅部を構成してお
り、トランジスタQ5、Q6が電流ミラー回路を構成し
ている。また、トランジスタQ3のコレクタの出力信号
が、出力反転トランジスタQ7を介して出力トランジス
タQ8に供給されている。Embodiment 1 FIG. 1 shows a circuit diagram of a comparison circuit which is a preferred embodiment of the present invention. As shown in FIG. 1, the comparison circuit according to this embodiment has almost the same configuration as the conventional comparison circuit shown in FIG. As in the conventional case, the transistors Q1, Q2, Q3 and Q4 form a differential amplifier section, and the transistors Q5 and Q6 form a current mirror circuit. Further, the output signal of the collector of the transistor Q3 is supplied to the output transistor Q8 via the output inverting transistor Q7.
【0032】本実施例において特徴的なことは、補償ト
ランジスタQ9を設けたことである。この補償トランジ
スタは、PNP型トランジスタであり、そのエミッタ端
子は出力トランジスタQ8のベース端子に接続されてい
る。また、補償トランジスタQ9のベース端子は制御ト
ランジスタQ3のベース端子に接続され、そのコレクタ
端子は接地されている。A feature of this embodiment is that the compensation transistor Q9 is provided. This compensation transistor is a PNP type transistor, the emitter terminal of which is connected to the base terminal of the output transistor Q8. The base terminal of the compensation transistor Q9 is connected to the base terminal of the control transistor Q3, and its collector terminal is grounded.
【0033】このように本実施例においては、入力トラ
ンジスタQ4のベース端子の電圧である入力信号Vin
−の電圧が低下し、反転トランジスタQ7がオフ動作を
しても、この反転トランジスタQ7のコレクタ端子は一
定の値の電圧以下になることはない。その理由は、以下
の通りである。入力トランジスタQ4のエミッタ端子の
電圧であるVin−´が上記補償トランジスタQ9のベ
ース端子に加えられているため、この補償トランジスタ
Q9のエミッタ端子は、Vin−´からおよそ0.6ボ
ルト高い電圧にしかならない。したがって、この補償ト
ランジスタQ9のエミッタ端子が接続されている反転ト
ランジスタQ7のコレクタ端子は、このトランジスタQ
7がオフ動作をしても、一定の電位以下にしかならず、
出力トランジスタQ8がオン動作することはない。As described above, in this embodiment, the input signal Vin which is the voltage at the base terminal of the input transistor Q4.
Even if the voltage of − is lowered and the inverting transistor Q7 is turned off, the collector terminal of the inverting transistor Q7 does not fall below a certain voltage. The reason is as follows. Since the voltage Vin- ', which is the voltage at the emitter terminal of the input transistor Q4, is applied to the base terminal of the compensating transistor Q9, the emitter terminal of this compensating transistor Q9 can only be at a voltage higher than Vin-' by approximately 0.6 volts. I won't. Therefore, the collector terminal of the inverting transistor Q7 to which the emitter terminal of the compensation transistor Q9 is connected is
Even if 7 is turned off, it is only below a certain potential,
The output transistor Q8 does not turn on.
【0034】以下、本発明の詳細な動作について説明す
る。The detailed operation of the present invention will be described below.
【0035】本実施例において特徴的な構成である補償
トランジスタQ9がオン動作する電圧VBEQ9(ON)(ベー
ス−エミッタ間電圧)は、出力トランジスタQ8がオン
動作する電圧VBEQ8(ON)(ベース−エミッタ間電圧)よ
り低く設定されている。例えば、図1に示されている本
実施例においては、出力トランジスタはNPN型であ
り、補償トランジスタQ9はL−PNP型であるが、一
般に、NPN型とL−PNP型とを比較した場合L−P
NP型のほうが一般にオン動作する電圧は低い。そのた
め、本実施例のように、補償トランジスタQ9のオン動
作する電圧を低く設定することは容易なことである。ま
た、補償トランジスタQ9のエミッタ面積を大きくすれ
ばさらにオン動作する電圧を低下させることが可能であ
る。The voltage V BEQ9 (ON) (base-emitter voltage) at which the compensation transistor Q9 is turned on, which is a characteristic feature of the present embodiment, is the voltage V BEQ8 (ON) at which the output transistor Q8 is turned on (base ). -Emitter voltage). For example, in the present embodiment shown in FIG. 1, the output transistor is an NPN type and the compensation transistor Q9 is an L-PNP type, but in general, when comparing the NPN type and the L-PNP type, -P
Generally, the NP type has a lower on-operation voltage. Therefore, as in the present embodiment, it is easy to set the voltage at which the compensation transistor Q9 turns on to be low. Further, by increasing the emitter area of the compensation transistor Q9, it is possible to further reduce the on-operation voltage.
【0036】本実施例において、2つある入力信号の間
に、Vin+>Vin−という関係が成立している場合
において、さらに、入力信号Vin−が接地電位より低
下することによりVin−´がおよそ「0」ボルトにな
ると、トランジスタQ7がオフ動作する。ここで、Vi
n−´は、入力トランジスタQ4のエミッタ端子の電
圧、すなわち制御トランジスタQ3のベース端子の電圧
である。In the present embodiment, when the relationship of Vin +> Vin− is established between two input signals, further, the input signal Vin− becomes lower than the ground potential, so that Vin− ′ becomes approximately. When the voltage reaches "0", the transistor Q7 is turned off. Where Vi
n− ′ is the voltage of the emitter terminal of the input transistor Q4, that is, the voltage of the base terminal of the control transistor Q3.
【0037】例えば、Vin−がおよそ「0.6」ボル
トになると、Vin−´はおよそ「0」ボルトとなり、
その結果、制御トランジスタQ3のエミッタ端子の電圧
は、ほぼ「0.6」ボルトとなる。したがって、制御ト
ランジスタQ3がON動作を維持するためには、少なく
とも、制御トランジスタQ3のコレクタ端子の電圧は、
エミッタ端子の電圧より低い必要があり、この結果反転
トランジスタQ7のベース端子の電圧は、およそ「0.
6」ボルト程度となる。For example, when Vin- becomes approximately "0.6" volts, Vin- 'becomes approximately "0" volts,
As a result, the voltage at the emitter terminal of the control transistor Q3 is approximately "0.6" volt. Therefore, in order for the control transistor Q3 to maintain the ON operation, at least the voltage at the collector terminal of the control transistor Q3 is
It must be lower than the voltage at the emitter terminal, so that the voltage at the base terminal of the inverting transistor Q7 is approximately "0.
It will be about 6 "volts.
【0038】このようにして、Vin−がおよそ「0.
6」ボルト未満になると、反転トランジスタQ7がオフ
動作してしまう。しかし、本実施例によれば、補償トラ
ンジスタQ9の働きにより、反転トランジスタQ7のコ
レクタ端子の電圧が上昇してしまうことを防止してい
る。すなわち、補償トランジスタQ9のベース端子が制
御トランジスタQ3のベース端子に接続されていること
から、制御トランジスタQ3のベース端子の電圧(すな
わち、Vin−´)がおよそ「0」ボルトとなっても、
トランジスタQ9はオフ動作せず、補償トランジスタQ
9のエミッタ端子はおよそ「0.6」ボルト程度に維持
される。In this way, Vin- is approximately "0.
Below 6 "volts, the inverting transistor Q7 will be turned off. However, according to this embodiment, the voltage of the collector terminal of the inverting transistor Q7 is prevented from rising due to the function of the compensation transistor Q9. That is, since the base terminal of the compensation transistor Q9 is connected to the base terminal of the control transistor Q3, even if the voltage of the base terminal of the control transistor Q3 (that is, Vin− ′) becomes about “0” volt,
The transistor Q9 does not turn off, and the compensation transistor Q9
The emitter terminal of 9 is maintained at about "0.6" volts.
【0039】本実施例において特徴的なことはまさにこ
の点である。このようにして反転トランジスタQ7がオ
フ動作をしても、そのコレクタ端子の電圧が上昇するの
を防止できるため、出力トランジスタQ8がオン動作し
その出力が「L」となることを防止することが可能であ
る。This is exactly what is characteristic of this embodiment. In this way, even if the inverting transistor Q7 turns off, the collector terminal voltage can be prevented from rising, so that it is possible to prevent the output transistor Q8 from turning on and its output becoming "L". It is possible.
【0040】本実施例において、出力信号が補償トラン
ジスタQ9の働きにより、「H」を維持できる範囲の入
力電圧Vin−は、以下のように計算される。In this embodiment, the input voltage Vin- in the range in which the output signal can be maintained at "H" by the function of the compensation transistor Q9 is calculated as follows.
【0041】VCEQ3(SAT) ≒「0」ボルトとし、V
BEQ1(ON)〜VBEQ8(ON)≒VBEとすると、 {VBEQ8(ON)−VBEQ9(ON)}−VBEQ4(ON) =−VBEQ9(ON) となる。すなわち、入力信号電圧Vin−<−V
BEQ9(ON)であるかぎり、出力信号は「H」を維持可能で
ある。このように、本実施例によれば、このコンパレー
タの目的であるグランドレベルまでの動作を十分に行う
ことが可能である。V CEQ3 (SAT) ≈ “0” volt, V
If BEQ1 (ON) to V BEQ8 (ON) ≈V BE , then {V BEQ8 (ON) -V BEQ9 (ON) }-V BEQ4 (ON) =-V BEQ9 (ON) . That is, the input signal voltage Vin-<-V
As long as it is BEQ9 (ON) , the output signal can maintain "H". As described above, according to this embodiment, it is possible to sufficiently perform the operation up to the ground level, which is the purpose of this comparator.
【0042】実施例2 図1に示された実施例においては、補償トランジスタQ
9のエミッタ端子を直接に反転トランジスタQ7(及び
出力トランジスタQ8のベース端子)のコレクタ端子に
接続したが、一定の大きさの抵抗を介して接続すること
も好適である。このように、抵抗を介して接続した場合
の回路図が、図2に示されている。図2には、補償トラ
ンジスタQ9と、反転トランジスタQ7と、出力トラン
ジスタQ8と、定電流源Iとを含む部分の回路図のみが
示されている。図2に示されているように、定電流源I
からの電流は、一定の大きさの抵抗Rを介して反転トラ
ンジスタQ7のコレクタ端子及び出力トランジスタQ8
のベース端子に接続されている。そして、補償トランジ
スタQ9のコレクタ端子は、この抵抗Rの上記定電流源
側(図中“B”で示されている点)に接続されている。Embodiment 2 In the embodiment shown in FIG. 1, the compensation transistor Q
Although the emitter terminal of 9 is directly connected to the collector terminal of the inverting transistor Q7 (and the base terminal of the output transistor Q8), it is also preferable to connect it through a resistor of a certain size. FIG. 2 shows a circuit diagram in the case where the connection is made through the resistors as described above. FIG. 2 shows only a circuit diagram of a portion including the compensation transistor Q9, the inverting transistor Q7, the output transistor Q8, and the constant current source I. As shown in FIG. 2, the constant current source I
The current from the output transistor Q8 and the collector terminal of the inverting transistor Q7 through the resistor R of a certain size.
It is connected to the base terminal of. The collector terminal of the compensation transistor Q9 is connected to the constant current source side of the resistor R (point indicated by "B" in the figure).
【0043】このように、補償トランジスタQ9のコレ
クタ端子を抵抗Rを介して、反転トランジスタQ7及び
出力トランジスタQ8のベース端子に接続したため、上
記実施例1と比較して、より確実に誤動作を防止可能で
ある。As described above, since the collector terminal of the compensation transistor Q9 is connected to the base terminals of the inverting transistor Q7 and the output transistor Q8 via the resistor R, malfunction can be prevented more reliably than in the first embodiment. Is.
【0044】図2に示されている回路においては、出力
トランジスタQ8がオン作動するためには、B点の電圧
がRI+VBEQ8(ON)まで上がる必要があり、図1に示さ
れている回路と比べて、補償トランジスタQ9は、出力
トランジスタQ8がオン作動するより十分低いベース電
圧でオン作動する。したがって、図1に示された回路に
比べて、確実に誤動作が防止できる。In the circuit shown in FIG. 2, the voltage at the point B must rise to RI + V BEQ8 (ON) in order for the output transistor Q8 to turn on. In comparison, the compensation transistor Q9 is turned on at a base voltage sufficiently lower than the output transistor Q8 is turned on. Therefore, as compared with the circuit shown in FIG. 1, malfunction can be surely prevented.
【0045】図2に示された回路の場合、出力信号が
「H」となる入力信号の電圧範囲は、以下のように計算
される。上述したように、VCEQ3(SAT) ≒「0」ボルト
とし、VBEQ1(ON)〜VBEQ8(ON)≒VBEとすると、 {VBEQ8(ON)+RI−VBEQ9(ON)}−VBEQ4(ON) =−VBEQ9(ON)+RI となる。つまり、 −VBEQ9(ON)+RI<0 R<VBEQ9(ON)/I を満たす抵抗Rであれば、グランドレベルまでの動作も
十分に可能である。このように、本実施例によれば、入
力信号の電圧がグランドレベルより下回った場合でも誤
動作を確実に防止することが可能である。In the case of the circuit shown in FIG. 2, the voltage range of the input signal at which the output signal is "H" is calculated as follows. As described above, if V CEQ3 (SAT) ≈ “0” volt and V BEQ1 (ON) to V BEQ8 (ON) ≈V BE , then {V BEQ8 (ON) + RI−V BEQ9 (ON) } − V BEQ4 (ON) =-V BEQ9 (ON) + RI. That is, if the resistance R satisfies −V BEQ9 (ON) + RI <0 R <V BEQ9 (ON) / I, the operation up to the ground level is sufficiently possible. As described above, according to the present embodiment, it is possible to reliably prevent malfunction even when the voltage of the input signal falls below the ground level.
【0046】また、上記実施例1及び実施例2の双方に
おいて、補償トランジスタQ9のベース端子は、入力ト
ランジスタQ4のエミッタ端子と、制御トランジスタQ
3のベース端子とを結ぶ点に接続されているため、補償
トランジスタQ9を設けたことによるリーク電流に起因
する入力電流オフセットは、ほとんど現れることがな
い。Further, in both the first and second embodiments, the base terminal of the compensation transistor Q9 is the emitter terminal of the input transistor Q4 and the control transistor Q9.
Since it is connected to the point connecting to the base terminal of No. 3, the input current offset caused by the leak current due to the provision of the compensation transistor Q9 hardly appears.
【0047】[0047]
【発明の効果】以上説明したように本発明によれば、補
償トランジスタを付加して、反転トランジスタがオフ動
作した場合でも出力トランジスタがオン動作しないよう
に構成したので、入力信号がグランドレベルより下回っ
た場合でも誤動作をすることのない、安定した比較回路
を提供可能である。As described above, according to the present invention, the compensation transistor is added so that the output transistor does not turn on even when the inverting transistor turns off. Therefore, the input signal is lower than the ground level. It is possible to provide a stable comparison circuit that does not malfunction even in the case of a failure.
【0048】また、補償トランジスタのエミッタ端子
を、抵抗を介して反転トランジスタのコレクタ端子に接
続することにより、より確実に誤動作を防止できる比較
回路を提供することが可能である。Further, by connecting the emitter terminal of the compensation transistor to the collector terminal of the inverting transistor via a resistor, it is possible to provide a comparison circuit which can prevent malfunction more reliably.
【図1】本発明に係る比較回路の実施例1を示す回路図
である。FIG. 1 is a circuit diagram showing a first embodiment of a comparison circuit according to the present invention.
【図2】本発明に係る比較回路の実施例2を示す回路図
である。FIG. 2 is a circuit diagram showing a second embodiment of a comparison circuit according to the present invention.
【図3】従来における比較回路の回路図である。FIG. 3 is a circuit diagram of a conventional comparison circuit.
【図4】従来の比較判定作用を示す説明図である。FIG. 4 is an explanatory diagram showing a conventional comparison / determination operation.
【図5】従来における改良された比較回路の回路図であ
る。FIG. 5 is a circuit diagram of a conventional improved comparison circuit.
Q1 第1の入力トランジスタ Q2 第1の制御トランジスタ Q3 第2の制御トランジスタ Q4 第2の入力トランジスタ Q5、Q6 電流ミラー回路を構成するトランジスタ Q7 反転トランジスタ Q8 出力トランジスタ Q9 補償トランジスタ Q1 First input transistor Q2 First control transistor Q3 Second control transistor Q4 Second input transistor Q5, Q6 Transistor forming current mirror circuit Q7 Inversion transistor Q8 Output transistor Q9 Compensation transistor
Claims (2)
1の入力トランジスタと、 前記第1の入力トランジスタのエミッタにベースが接続
された第1の制御トランジスタと、 第2の入力信号がベースに供給される第2の入力トラン
ジスタと、 前記第2の入力トランジスタのエミッタにベースが接続
された第2の制御トランジスタと、 前記第1及び第2の制御トランジスタの共通接続された
エミッタに制御電流を供給する定電流回路と、 前記第2の制御トランジスタのコレクタにベースが接続
されており、グランドにエミッタが接続されている反転
トランジスタと、 前記反転トランジスタのコレクタにベースが接続されて
おり、グランドにエミッタが接続されている出力トラン
ジスタと、 を含み、前記出力トランジスタのコレクタから、第1及
び第2の入力信号の大きさの比較結果を表す信号を出力
する比較回路において、 前記第2の入力トランジスタのエミッタにベースが接続
され、前記出力トランジスタのベースにエミッタが接続
され、グランドにコレクタが接続されている補償トラン
ジスタ、を備えたことを特徴とする比較回路。1. A first input transistor having a base supplied with a first input signal, a first control transistor having a base connected to an emitter of the first input transistor, and a second input signal A second input transistor supplied to the base, a second control transistor whose base is connected to the emitter of the second input transistor, and a commonly connected emitter of the first and second control transistors A constant current circuit for supplying a current, a base of the second control transistor is connected to the collector of the second control transistor, an inverting transistor of which the emitter is connected to the ground, and a base of the inverting transistor is connected to the collector of the inverting transistor, An output transistor whose emitter is connected to ground, and And a comparison circuit which outputs a signal indicating the comparison result of the magnitudes of the second input signals, wherein a base is connected to the emitter of the second input transistor, an emitter is connected to the base of the output transistor, and a collector is connected to the ground. And a compensation transistor to which is connected.
1の入力トランジスタと、 前記第1の入力トランジスタのエミッタにベースが接続
された第1の制御トランジスタと、 第2の入力信号がベースに供給される第2の入力トラン
ジスタと、 前記第2の入力トランジスタのエミッタにベースが接続
された第2の制御トランジスタと、 前記第1及び第2の制御トランジスタの共通接続された
エミッタに制御電流を供給する定電流回路と、 前記第2の制御トランジスタのコレクタにベースが接続
されており、グランドにエミッタが接続されている反転
トランジスタと、 前記反転トランジスタのコレクタにベースが接続されて
おり、グランドにエミッタが接続されている出力トラン
ジスタと、 を含み、前記出力トランジスタのコレクタから、第1及
び第2の入力信号の大きさの比較結果を表す信号を出力
する比較回路において、 前記出力トランジスタのベースに一方端が接続され、電
源電流端子に他方端が接続されている抵抗と、 前記第2の入力トランジスタのエミッタにベースが接続
され、前記抵抗の他方端にエミッタが接続され、グラン
ドにコレクタが接続されている補償トランジスタ、を備
えたことを特徴とする比較回路。2. A first input transistor having a base to which a first input signal is supplied, a first control transistor having a base connected to an emitter of the first input transistor, and a second input signal A second input transistor supplied to the base; a second control transistor whose base is connected to the emitter of the second input transistor; and a common control emitter of the first and second control transistors A constant current circuit for supplying a current, a base of the second control transistor is connected to the collector of the second control transistor, an inverting transistor of which the emitter is connected to the ground, and a base of the inverting transistor is connected to the collector of the inverting transistor, An output transistor whose emitter is connected to ground, and And a second output circuit that outputs a signal indicating the comparison result of the magnitudes of the input signals, the resistor having one end connected to the base of the output transistor and the other end connected to a power supply current terminal; A comparator circuit comprising a compensation transistor having a base connected to the emitter of the second input transistor, an emitter connected to the other end of the resistor, and a collector connected to the ground.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10065093A JPH06308170A (en) | 1993-04-27 | 1993-04-27 | Comparator circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10065093A JPH06308170A (en) | 1993-04-27 | 1993-04-27 | Comparator circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06308170A true JPH06308170A (en) | 1994-11-04 |
Family
ID=14279704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10065093A Pending JPH06308170A (en) | 1993-04-27 | 1993-04-27 | Comparator circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06308170A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6774680B2 (en) | 2002-05-29 | 2004-08-10 | Hitachi, Ltd. | Comparator including a differential transistor pair and a diode arrangement |
-
1993
- 1993-04-27 JP JP10065093A patent/JPH06308170A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6774680B2 (en) | 2002-05-29 | 2004-08-10 | Hitachi, Ltd. | Comparator including a differential transistor pair and a diode arrangement |
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